CN112259143B - 一种读写分离的14t抗辐照sram存储单元电路结构 - Google Patents

一种读写分离的14t抗辐照sram存储单元电路结构 Download PDF

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Abstract

本发明公开了一种读写分离的14T抗辐照SRAM存储单元电路结构，包括十个NMOS晶体管和四个PMOS晶体管，依次记为N1～N10，和P1～P4，PMOS晶体管P1和P2作为上拉管，外围存储节点由S1和S0控制，PMOS晶体管P3和P4交叉耦合；NMOS晶体管N3与N4作为下拉管，外围节点由NMOS晶体管N5和N6交叉耦合；NMOS晶体管N1与N2作为上拉管，外围存储节点S0和S1通过控制NMOS晶体管N3与N4对内部节点Q与QB进行加固，外围节点全部由NMOS晶体管包围，这种结构称为极性加固结构。该电路结构能有效优化单元稳定性，改善单元的读写能力，并提高存储单元的抗单粒子和多粒子翻转的能力。

Description

一种读写分离的14T抗辐照SRAM存储单元电路结构
技术领域
本发明涉及集成电路设计技术领域，尤其涉及一种读写分离的14T抗辐照SRAM存储单元电路结构。
背景技术
目前，在空间辐射环境中，高能粒子引起的存储电路中的单粒子翻转(SingleEvent Upset，SEU)是各种航天器面临的最主要的可靠性问题之一，对存储单元SEU方面的加固在长期以来都是研究的热点问题。随着半导体器件特征尺寸的不断减小以及片上集成的晶体管密度的不断增大，存储单元发生SEU的现象变得越来越严重，单粒子效应分为硬错误和软错误两大类，前者表现为器件本身永久性的损坏；后者表现为电路逻辑状态的翻转、存储数据的随机改变，而器件本身没有损坏，如单粒子翻转(Single Event Effect,缩写为SEU)。当空间中重离子入射到半导体材料上时，会在器件材料中淀积大量的电子空穴对，这些过量电荷将被器件的电极收集，导致存储器单元的数据发生错误进而使得电路节点的逻辑状态发生异常改变，最终导致集成电路系统中发生软错误(Soft Error Rat，缩写为SER)。
静态随机存取存储器(Static Random Access Memory，缩写为SRAM)，由于每比特灵敏度较高，节点电容较低，同时SRAM阵列模块在芯片中占据的面积最大，且具有较高的封装密度和缺乏错误屏蔽机制，因此其在空间环境中受到单粒子效应的影响出现软错误的概率最大，而现有技术中并没有有效的解决方案。
发明内容
本发明的目的是提供一种读写分离的14T抗辐照SRAM存储单元电路结构，该电路结构能有效优化单元稳定性，改善单元的读写能力，并提高存储单元的抗单粒子翻转及抗多粒子翻转的能力。
本发明的目的是通过以下技术方案实现的：
一种读写分离的14T抗辐照SRAM存储单元电路结构，所述电路包括十个NMOS晶体管和四个PMOS晶体管，十个NMOS晶体管依次记为N1～N10，四个PMOS晶体管依次记为P1～P4，其中：
PMOS晶体管P1和P2作为上拉管，PMOS晶体管P3和P4交叉耦合；NMOS晶体管N3与N4作为下拉管，外围存储节点S1、S0由NMOS晶体管N5和N6交叉耦合；NMOS晶体管N1与N2作为上拉管，外围存储节点S0和S1通过NMOS晶体管N3与N4对内部存储节点Q与QB进行加固，外围存储节点全部由NMOS晶体管包围，这种结构称为极性加固结构；
外围存储节点S1、S0通过NMOS晶体管N7～N8连接到两条位线BL和BLB，且NMOS晶体管N7～N8的开启由字线WL来控制，其中：
位线BL与传输NMOS晶体管N7的源极电连接，位线BLB与传输NMOS晶体管N8的源极电连接；
传输NMOS晶体管N7的漏极与NMOS晶体管N6的栅极电连接；
传输NMOS晶体管N8的漏极与NMOS晶体管N5的栅极电连接，字线WL与传输NMOS晶体管N7～N8的栅极电连接；
字线RWL与传输NMOS晶体管N9的栅极电连接；
电源VDD与PMOS晶体管P1、P2的源极，以及NMOS晶体管N1、N2的漏极电连接；
NMOS晶体管N3、N4、N5、N6、N10的源极接地。
由上述本发明提供的技术方案可以看出，上述电路结构能有效优化单元稳定性，改善单元的读写能力，并提高存储单元的抗单粒子翻转及抗多粒子翻转的能力。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域的普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他附图。
图1为本发明实施例提供的读写分离的14T抗辐照SRAM存储单元电路结构示意图；
图2为本发明实施例所提供的读写分离的14T抗辐照SRAM存储单元电路的时序波形图；
图3为本发明实施例所提供电路的单节点抗翻转示意图；
图4为本发明实施例所提供电路的双节点抗翻转示意图；
图5为本发明实施例所提供电路的读噪声容限示意图。
具体实施方式
下面结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明的保护范围。
下面将结合附图对本发明实施例作进一步地详细描述，如图1所示为本发明实施例提供的读写分离的14T抗辐照SRAM存储单元电路结构示意图，所述电路包括十个NMOS晶体管和四个PMOS晶体管，十个NMOS晶体管依次记为N1～N10，四个PMOS晶体管依次记为P1～P4，其中：
PMOS晶体管P1和P2作为上拉管，PMOS晶体管P3和P4交叉耦合；NMOS晶体管N3与N4作为下拉管，外围存储节点S1、S0由NMOS晶体管N5和N6交叉耦合；NMOS晶体管N1与N2作为上拉管，外围存储节点S0和S1通过NMOS晶体管N3与N4对内部存储节点Q与QB进行加固，外围存储节点全部由NMOS晶体管包围，这种结构称为极性加固结构；
外围存储节点S1、S0通过NMOS晶体管N7～N8连接到两条位线BL和BLB，且NMOS晶体管N7～N8的开启由字线WL来控制，其中：
位线BL与传输NMOS晶体管N7的源极电连接，位线BLB与传输NMOS晶体管N8的源极电连接；
传输NMOS晶体管N7的漏极与NMOS晶体管N6的栅极电连接；
传输NMOS晶体管N8的漏极与NMOS晶体管N5的栅极电连接，字线WL与传输NMOS晶体管N7～N8的栅极电连接；
字线RWL与传输NMOS晶体管N9的栅极电连接；
电源VDD与PMOS晶体管P1、P2的源极，以及NMOS晶体管N1、N2的漏极电连接；
NMOS晶体管N3、N4、N5、N6、N10的源极接地。
具体实现中，如图1所示，所述十个NMOS晶体管和四个PMOS晶体管的连接关系具体为：
PMOS晶体管P1的漏极与PMOS晶体管P3的源极电连接，并且PMOS晶体管P1的栅极与NMOS晶体管N3的栅极电连接；
PMOS晶体管P2的漏极与PMOS晶体管P4的源极电连接，并且PMOS晶体管P2的栅极与NMOS晶体管N4的栅极电连接；
PMOS晶体管P3的漏极与NMOS晶体管N3的漏极电连接，并且PMOS晶体管P3的栅极与NMOS晶体管N4的漏极电连接；
PMOS晶体管P4的漏极与NMOS晶体管N4的漏极电连接，并且PMOS晶体管P4的栅极与NMOS晶体管N3的漏极电连接；
NMOS晶体管N1的源极与NMOS晶体管N5的漏极电连接，并且NMOS晶体管N1的栅极与NMOS晶体管N4的漏极电连接；
NMOS晶体管N2的源极与NMOS晶体管N6的漏极电连接，并且NMOS晶体管N2的栅极与NMOS晶体管N3的漏极电连接；
NMOS晶体管N3的漏极与PMOS晶体管P3的漏极电连接，并且NMOS晶体管N3的栅极与NMOS晶体管N1的源极电连接；
NMOS晶体管N4的漏极与PMOS晶体管P4的漏极电连接，并且NMOS晶体管N4的栅极与NMOS晶体管N2的源极电连接；
NMOS晶体管N5的漏极与NMOS晶体管N1的源极电连接，并且NMOS晶体管N5的栅极与NMOS晶体管N6的漏极电连接；
NMOS晶体管N6的漏极与NMOS晶体管N2的源极电连接，并且NMOS晶体管N6的栅极与NMOS晶体管N5的漏极电连接；
NMOS晶体管N9的源极与NMOS晶体管N7的源极电连接，并且NMOS晶体管N9的漏极与NMOS晶体管N10的漏极电连接；
NMOS晶体管N10的漏极与NMOS晶体管N9的漏极电连接，并且NMOS晶体管N10的栅极与NMOS晶体管N3的漏极电连接。
具体实现中，当所述电路在保持阶段，位线BL和BLB都预充到高电平，字线WL、RWL均为低电平，电路内部保持初始的状态，电路不工作；
当所述电路在写入数据阶段，字线WL为高电平，字线RWL为低电平，如果位线BL为高电平，位线BLB为低电平，那么通过传输晶体管P2、P4和N7分别向存储节点Q点与S1点写‘1’；如果位线BL为低电平，位线BLB为高电平，那么通过传输晶体管P1、P3和N8分别向存储节点Q点与S1点写‘0’；
当所述电路在读数据阶段，位线BL为高电平，字线WL为低电平，字线RWL为高电平，如果所述电路存储的数据为‘1’，则存储节点QB为低电平，那么NMOS晶体管N10不导通，使得位线BL不放电；如果所述电路存储的数据为‘0’，存储节点QB为高电平，则NMOS晶体管N10打开，那么位线BL通过NMOS晶体管N9和N10向地放电。
当只考虑电路结构对抗辐照性能的提升时，如果电路的存储节点受到粒子轰击，由于电路存储节点S0和S1均由NMOS晶体管包围，根据本发明实施例所设计的极性加固结构，空间粒子轰击敏感节点NMOS管，在节点仅产生“1-0”的电压脉冲，而该脉冲由于栅电容的存在不能影响其他晶体管的状态，这使得外围存储节点S0和S1有效避免发生翻转，同时S0和S1节点数据的稳定保证了内部存储节点Q和QB可以在发生翻转后恢复至初始状态，从而使得电路抗SEU的能力得到了提高，如果是其他非关键节点受到粒子的轰击，那么存储单元更加不易受到影响。
由此可见，本发明实施例提供的读写分离的14T抗辐照SRAM存储单元电路可以在牺牲较小单元面积的情况下提高单元电路的抗SEU的能力，并且应用读写分离技术，提高存储单元的读写能力。
为了更加清晰地展现出本发明所提供的技术方案及所产生的技术效果，下面结合附图对本发明实施例所提供的读写分离的14T抗辐照SRAM存储单元电路进行仿真，并与现有技术电路进行对比，具体内容如下：
(1)如图2所示为本发明实施例所提供的读写分离的14T抗辐照SRAM存储单元电路的时序波形图，仿真条件为：1.2V电源电压、TT工艺角、25℃的仿真条件；
(2)如图3所示为本发明实施例所提供电路的单节点抗翻转示意图，仿真条件为：Corner：TT；Temperature：25℃；VDD：1.2V，从图3中可以看出单节点S1的翻转恢复；如图4所示为本发明实施例所提供电路的双节点抗翻转示意图，从图4中可以看出节点对Q和QB的自恢复，借助版图优化技术，可实现所有的双节点翻转恢复。由此可见，本申请具有较好的单节点和多节点翻转免疫特性。
(3)如图5所示为本发明实施例所提供电路的读噪声容限示意图，仿真条件为：Corner：TT；Temperature：25℃；VDD：1.2V。对于不对称单元结构来说，取两个正方形边长的最小值当做其静态噪声容限，从图5中可以看出：读写分离的14T电路的读静态噪声容限(RSNM)为0.2524V。
值得注意的是，本发明实施例中未作详细描述的内容属于本领域专业技术人员公知的现有技术。
综上所述，本发明实施例利用了不同类型晶体管在空间重离子轰击下具有单一翻转特性的极性加固原理进行设计，从而保证了外围存储节点S0,S1的稳定性，进而加强了电路内部节点的抗翻转能力；同时该电路使用读写分离技术，大大提高了单元的数据读写速度。
以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明披露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求书的保护范围为准。

Claims (2)

1.一种读写分离的14T抗辐照SRAM存储单元电路结构，其特征在于，所述电路包括十个NMOS晶体管和四个PMOS晶体管，十个NMOS晶体管依次记为N1～N10，四个PMOS晶体管依次记为P1～P4，其中：
PMOS晶体管P1和P2作为上拉管，PMOS晶体管P3和P4交叉耦合；NMOS晶体管N3与N4作为下拉管，外围存储节点S1、S0由NMOS晶体管N5和N6交叉耦合；NMOS晶体管N1与N2作为上拉管，外围存储节点S0和S1通过NMOS晶体管N3与N4对内部存储节点Q与QB进行加固，外围存储节点全部由NMOS晶体管包围，这种结构称为极性加固结构；
外围存储节点S1、S0通过NMOS晶体管N7～N8连接到两条位线BL和BLB，且NMOS晶体管N7～N8的开启由字线WL来控制，其中：
位线BL与传输NMOS晶体管N7的源极电连接，位线BLB与传输NMOS晶体管N8的源极电连接；
传输NMOS晶体管N7的漏极与NMOS晶体管N6的栅极电连接；
传输NMOS晶体管N8的漏极与NMOS晶体管N5的栅极电连接，字线WL与传输NMOS晶体管N7～N8的栅极电连接；
字线RWL与传输NMOS晶体管N9的栅极电连接；
电源VDD与PMOS晶体管P1、P2的源极，以及NMOS晶体管N1、N2的漏极电连接；
NMOS晶体管N3、N4、N5、N6、N10的源极接地；
其中，所述十个NMOS晶体管和四个PMOS晶体管的连接关系具体为：
PMOS晶体管P1的漏极与PMOS晶体管P3的源极电连接，并且PMOS晶体管P1的栅极与NMOS晶体管N3的栅极电连接；
PMOS晶体管P2的漏极与PMOS晶体管P4的源极电连接，并且PMOS晶体管P2的栅极与NMOS晶体管N4的栅极电连接；
PMOS晶体管P3的漏极与NMOS晶体管N3的漏极电连接，并且PMOS晶体管P3的栅极与NMOS晶体管N4的漏极电连接；
PMOS晶体管P4的漏极与NMOS晶体管N4的漏极电连接，并且PMOS晶体管P4的栅极与NMOS晶体管N3的漏极电连接；
NMOS晶体管N1的源极与NMOS晶体管N5的漏极电连接，并且NMOS晶体管N1的栅极与NMOS晶体管N4的漏极电连接；
NMOS晶体管N2的源极与NMOS晶体管N6的漏极电连接，并且NMOS晶体管N2的栅极与NMOS晶体管N3的漏极电连接；
NMOS晶体管N3的漏极与PMOS晶体管P3的漏极电连接，并且NMOS晶体管N3的栅极与NMOS晶体管N1的源极电连接；
NMOS晶体管N4的漏极与PMOS晶体管P4的漏极电连接，并且NMOS晶体管N4的栅极与NMOS晶体管N2的源极电连接；
NMOS晶体管N5的漏极与NMOS晶体管N1的源极电连接，并且NMOS晶体管N5的栅极与NMOS晶体管N6的漏极电连接；
NMOS晶体管N6的漏极与NMOS晶体管N2的源极电连接，并且NMOS晶体管N6的栅极与NMOS晶体管N5的漏极电连接；
NMOS晶体管N9的源极与NMOS晶体管N7的源极电连接，并且NMOS晶体管N9的漏极与NMOS晶体管N10的漏极电连接；
NMOS晶体管N10的漏极与NMOS晶体管N9的漏极电连接，并且NMOS晶体管N10的栅极与NMOS晶体管N3的漏极电连接。
2.根据权利要求1所述读写分离的14T抗辐照SRAM存储单元电路结构，其特征在于，所述电路在保持阶段，位线BL和BLB都预充到高电平，字线WL、RWL均为低电平，电路内部保持初始的状态，电路不工作；
当所述电路在写入数据阶段，字线WL为高电平，字线RWL为低电平，如果位线BL为高电平，位线BLB为低电平，那么通过传输晶体管P2、P4和N7分别向存储节点Q点与S1点写‘1’；如果位线BL为低电平，位线BLB为高电平，那么通过传输晶体管P1、P3和N8分别向存储节点Q点与S1点写‘0’；
当所述电路在读数据阶段，位线BL为高电平，字线WL为低电平，字线RWL为高电平，如果所述电路存储的数据为‘1’，则存储节点QB为低电平，那么NMOS晶体管N10不导通，使得位线BL不放电；如果所述电路存储的数据为‘0’，存储节点QB为高电平，则NMOS晶体管N10打开，那么位线BL通过NMOS晶体管N9和N10向地放电。
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