CN114999545A - Nrhc-14t抗辐照sram存储单元、芯片和模块 - Google Patents

Abstract

本发明涉及NRHC‑14T抗辐照SRAM存储单元、芯片和模块。NRHC‑14T抗辐照SRAM存储单元包括PMOS晶体管P1～P8和NMOS晶体管N1～N6。晶体管P1和P2交叉耦合，P1、P2、P3与P4作为上拉管，P5和P6作为下拉管，它们的状态分别由存储节点Q和QN控制，两个主存储节点Q与QN通过N5与N6分别与位线BL和BLB相连，两个冗余存储节点S0与S1通过P7与P8分别与位线BL和BLB相连，N5与N6由字线WL控制，P7与P8由字线WLB控制。本发明能够提高单元电路的抗SEU的能力，可以在牺牲较小单元面积的情况下大幅度提高单元的速度，并且降低了单元的功耗。

Description

NRHC-14T抗辐照SRAM存储单元、芯片和模块

技术领域

本发明涉及静态随机存储单元技术领域，特别是涉及NRHC-14T抗辐照SRAM存储单元、芯片和模块。

背景技术

随着互补金属氧化物半导体(Complementary Metal Oxide Semiconductor，缩写为CMOS)技术不断进步。电子器件的尺寸越来越小，它的集成度越来越高与其工作的太空辐射环境等因素都影响着器件的稳定性。太空中的辐射效应会对正在工作的静态随机存储(Static Random Access Memory，缩写为SRAM)引发单粒子效应(Single Event Effect，缩写为SEE)。单粒子效应会对电子器件造成硬错误与软错误。硬错误的发生会导致器件物理级的损坏，从而导致灾难性的后果；而软错误主要是影响器件的工作状态，使其无法传递正确的信息。由于空间辐射粒子的能量有限，其造成器件发生软错误的几率要远远大于其导致器件发生硬错误的几率。而在软错误中，单粒子翻转(Single Event Upset，缩写为SEU)发生的概率远远大于其它类型错误发生的概率。为了提高单元抗SEU的能力，现有技术中主要包括以下几种方案：

1.如图1所示是一种抗单粒子翻转的DICE 12T电路。它拥有4个存储节点以及4个传输管。当每个单存储节点上发生SEU时，该节点终究都会被剩余节点所恢复。但是，当其中任意两个存储节点发生SEU时，该电路节点的存储信息将会发生翻转且无法自我恢复，从而导致错误数据发生。

2.如图2所示是一种Soft Error Tolerant 10T SRAM BitCell(QUATRO 10T)电路。它相比于传统六管单元结构有更好的抗SEU的能力，但是该单元的写能力较差，并且其保持噪声容限(Hold Static Noise Margin，缩写为HSNM)与读静态噪声容限(Read StaticNoise Margin,缩写为RSNM)较差。

3.如图3所示是一种SAR14T电路，该电路利用4个NMOS晶体管向单元内部写入数据，但是却用2个NMOS晶体管通过外部节点进行读取，由此导致单元有着较大的读取延迟时间。

4.如图4所示是一种RSP14T电路，该电路利用源隔离技术，当单元存“1”时，堆叠的PMOS结构使晶体管P2连接着信号弱“1”，因此晶体管P2的漏极收集电荷量将被减少，节点QB对SEU的抵抗能力得到提高，该单元变得更加稳定。

5.如图5所示是一种Radiation Hardened By Polar Design(RHPD-12T)电路，该电路在抵抗单节点翻转基础上还可以抵抗部分双节点翻转。但其以较低的HSNM与RSNM为代价。

6.如图6所示是一种Radiation Hardened By Design SRAM bit-cell(RHBD14T)电路。该电路采用极性加固技术，虽然减少了敏感节点的个数，但是却导致了较大的读写延迟，以及较低的噪声容限(SNM)数值。

基于上述现有方案，需要一种提高存储单元读写速度、降低单元功耗和提高单元抗单粒子翻转能力的NRHC-14T单元。

发明内容

基于此，有必要针对存储单元读写速度慢、单元功耗高和单元抗单粒子翻转能力差的问题，提供一种NRHC-14T抗辐照SRAM存储单元、芯片和模块。

NRHC-14T抗辐照SRAM存储单元，其包括：

PMOS晶体管P1；

PMOS晶体管P2，P2的漏极与P1的栅极电连接，P2的栅极与P1的漏极电连接，P2的源极与P1的源极电连接；

PMOS晶体管P3，P3的栅极与P1的栅极、P2的漏极电连接，P3的源极与P1的源极、P2的源极电连接；

PMOS晶体管P4，P4的栅极与P2的栅极、P1的漏极电连接，P4的源极与P1的源极、P2的源极、P3的源极电连接；

PMOS晶体管P5，P5的源极与P1的漏极电连接，P5的栅极与P3的漏极电连接；

PMOS晶体管P6，P6的源极与P2的漏极电连接P6的栅极与P4的漏极电连接，P6的漏极与P5的漏极电连接；

PMOS晶体管P7，P7的漏极与P1的漏极电连接，P7的栅极与字线WLB电连接，P7的源极与位线BL电连接；

PMOS晶体管P8，P8的漏极与P2的漏极电连接，P8的栅极与字线WLB电连接，P8的源极与位线BLB电连接；

NMOS晶体管N1，N1的漏极与P3的漏极、P5的栅极电连接，N1的栅极与P4的漏极、P6的栅极电连接；

NMOS晶体管N2，N2的漏极与P4的漏极、P6的栅极、N1的栅极电连接，N2的栅极与N1的漏极、P3的漏极、P5的栅极电连接；

NMOS晶体管N3，N3的漏极与N1的源极电连接，N3的栅极与P3的栅极、P1的栅极、P2的漏极电连接，N3的源极与P5的漏极、P6的漏极电连接；

NMOS晶体管N4，N4的漏极与N2的源极电连接，N4的栅极与P4的栅极、P2的栅极、P1的漏极、P5的源极电连接，N4的源极与N3的源极、P5的漏极、P6的漏极电连接；

NMOS晶体管N5，N5的漏极与N1的漏极电连接，N5的栅极与字线WL电连接，N5的源极与位线BL电连接；

NMOS晶体管N6，N6的漏极与N2的漏极电连接，N6的栅极与字线WL电连接，N6的源极与位线BLB电连接；

晶体管P1和P2交叉耦合，P1、P2、P3与P4作为上拉管，P5和P6作为下拉管，它们的状态分别由存储节点Q和QN控制，P3和N3、P4和N4分别构成反相器，N1和N2分别插入到两个反相器之间并且交叉耦合，两个主存储节点Q与QN通过N5与N6分别与位线BL和BLB相连，两个冗余存储节点S0与S1通过P7与P8分别与位线BL和BLB相连，N5与N6由字线WL控制，P7与P8由字线WLB控制；VDD与晶体管P1、P2、P3与P4的源极电连接；晶体管N3、N4的源极与P5、P6的漏极接地。

进一步的，所述晶体管N1～N6以及P1～P8的长均为65nm，其中P1、P2宽为370nm，P5、P6宽为80nm，其余晶体管宽均为140nm。

在其中一个实施例中，所述NRHC-14T抗辐照SRAM存储单元处于保持阶段时，位线BL和BLB预充到高电平，字线WL为低电平，字线WLB为高电平，电路内部保持初始状态。

在其中一个实施例中，所述NRHC-14T抗辐照SRAM存储单元处于读数据阶段时，位线BL和BLB预充到高电平，字线WL为高电平，字线WLB为低电平，晶体管N5、N6、P7与P8打开。

进一步的，如果该单元电路存储的数据为‘0’，则“Q＝S0＝0、QN＝S1＝1”；位线BL通过放电路径1：晶体管P7、P5和放电路径2：晶体管N5、N1与N3向地放电，使得位线产生电压差，通过灵敏放大器读出数据；如果该单元电路存储的数据为‘1’，则“Q＝S0＝1、QN＝S1＝0”；位线BLB通过放电路径1：晶体管P8、P6和放电路径2：晶体管N6、N2与N4向地放电，使得位线产生电压差，通过灵敏放大器读出数据。

在其中一个实施例中，所述NRHC-14T抗辐照SRAM存储单元处于写入数据阶段时，字线WL为高电平，字线WLB为低电平。

进一步，如果BL为高电平，BLB为低电平，则通过晶体管N5和P7分别向存储节点Q点与S0点写‘1’；如果BL为低电平，BLB为高电平，则通过晶体管N6和P8分别向存储节点QN点与S1点写‘1’。

本发明还包括NRHC-14T抗辐照SRAM存储芯片，其采用前述NRHC-14T抗辐照SRAM存储单元的电路结构封装而成。

进一步的，所述NRHC-14T抗辐照SRAM存储芯片的引脚包括：

第一引脚，其通过字线WLB与晶体管P7与P8的栅极电连接；

第二引脚，其通过字线WL与晶体管N5与N6的栅极电连接；

第三引脚，其通过位线BL与晶体管N5与P7的源极电连接；

第四引脚，其通过位线BLB与晶体管N6与P8的源极电连接。

本发明还包括NRHC-14T抗辐照SRAM存储模块，其采用前述NRHC-14T抗辐照SRAM存储单元的电路，所述NRHC-14T抗辐照SRAM存储模块包括：

晶体管P7、P8的栅极电连接字线WLB，由此引出第一连接端；

晶体管N5、N6的栅极电连接字线WL，由此引出第二连接端；

晶体管N5、P7的源极电连接位线BL，由此引出第三连接端；

晶体管N6与P8的源极电连接位线BLB，由此引出第四连接端。

本发明提供的技术方案，具有如下有益效果：

采用RHM-14T抗辐照SRAM存储单元能够提高单元电路的抗SEU的能力，可以在牺牲较小单元面积的情况下大幅度提高单元的速度，并且降低了单元的功耗。

附图说明

图1为本发明背景技术提供的现有技术中DICE电路的结构示意图；

图2为本发明背景技术提供的现有技术中QUATRO 10T电路的结构示意图；

图3为本发明背景技术提供的现有技术中SAR14T电路的结构示意图；

图4为本发明背景技术提供的现有技术中RSP14T电路的结构示意图；

图5为本发明背景技术提供的现有技术中RHPD-12T电路的结构示意图；

图6为本发明背景技术提供的现有技术中RHBD14T电路的结构示意图；

图7为本发明NRHC-14T抗辐照SRAM存储单元的结构示意图；

图8为图7内NRHC-14T抗辐照SRAM存储单元的时序波形图；

图9为以图7内NRHC-14T抗辐照SRAM存储单元在不同时刻，不同节点受到双指数电流源脉冲注入的瞬态波形仿真图；

图10为图7内NRHC-14T抗辐照SRAM存储单元与图1～6现有技术进行HSNM、RSNM、WSNM比对的对比图；

图11为图7内NRHC-14T抗辐照SRAM存储单元与图1～6现有技术在不同供电电压与不同频率情况下失败次数对比图；

图12为以图7内NRHC-14T抗辐照SRAM存储单元为基础的NRHC-14T抗辐照SRAM存储芯片的结构示意图。

具体实施方式

为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步地详细说明。应当理解，此处所描述的具体实施例仅用以解释本发明，并不用于限定本发明。

如图7所示，本实施例提供NRHC-14T抗辐照SRAM存储单元，其包括PMOS晶体管P1～P8和NMOS晶体管N1～N6。晶体管P1和P2交叉耦合，P1、P2、P3与P4作为上拉管，P5和P6作为下拉管，它们的状态分别由存储节点Q和QN控制，P3和N3、P4和N4分别构成反相器，N1和N2分别插入到两个反相器之间并且交叉耦合，两个主存储节点Q与QN通过N5与N6分别与位线BL和BLB相连，两个冗余存储节点S0与S1通过P7与P8分别与位线BL和BLB相连，N5与N6由字线WL控制，P7与P8由字线WLB控制；VDD与晶体管P1、P2、P3与P4的源极电连接；晶体管N3、N4的源极与P5、P6的漏极接地。

具体连接方式如下：位线BL与传输管N5与P7的源极电连接；位线BLB与晶体管N6与P8的源极电连接；字线WL与传输晶体管N5和N6的栅极电连接；字线WLB与传输晶体管P7和P8的栅极电连接；传输晶体管N5的漏极与NMOS晶体管N1的漏极电连接；传输晶体管N6的漏极与NMOS晶体管N2的漏极电连接；传输晶体管P7的漏极与PMOS晶体管P1的漏极电连接；传输晶体管P8的漏极与PMOS晶体管P2的漏极电连接；VDD与PMOS晶体管P1、P2、P3与P4的源极电连接；NMOS晶体管N3、N4的源极与PMOS晶体管P5、P6的漏极接地。

PMOS晶体管P1的漏极与PMOS晶体管P5的源极、PMOS晶体管P2、P4的栅极、NMOS晶体管N4的栅极电连接，并且PMOS晶体管P1的栅极与PMOS晶体管P2的漏极、PMOS晶体管P6的源极、PMOS晶体管P3的栅极、NMOS晶体管N3的栅极电连接。PMOS晶体管P2的漏极与PMOS晶体管P6的源极、PMOS晶体管P1、P3的栅极、NMOS晶体管N3的栅极电连接，并且PMOS晶体管P2的栅极与PMOS晶体管P1的漏极、PMOS晶体管P5的源极、PMOS晶体管P4的栅极、NMOS晶体管N4的栅极电连接。PMOS晶体管P3的漏极与NMOS晶体管N1的漏极、NMOS晶体管N2的栅极、PMOS晶体管P5的栅极电连接，并且PMOS晶体管P3的栅极与NMOS晶体管N3的栅极、PMOS晶体管P1的栅极、PMOS晶体管P2的漏极、PMOS晶体管P6的源极电连接。PMOS晶体管P4的漏极与NMOS晶体管N2的漏极、NMOS晶体管N1的栅极、PMOS晶体管P6的栅极电连接，并且PMOS晶体管P4的栅极与NMOS晶体管N4的栅极、PMOS晶体管P2的栅极、PMOS晶体管P1的漏极、PMOS晶体管P5的源极电连接。PMOS晶体管P5的源极与PMOS晶体管P1的漏极电连接，并且PMOS晶体管P5的栅极与PMOS晶体管P3的漏极、NMOS晶体管N1的漏极电连接。PMOS晶体管P6的源极与PMOS晶体管P2的漏极电连接，并且PMOS晶体管P6的栅极与PMOS晶体管P4的漏极、NMOS晶体管N2的漏极电连接。

NMOS晶体管N1的漏极与PMOS晶体管P3的漏极、PMOS晶体管P5的栅极、NMOS晶体管N2的栅极电连接，并且NMOS晶体管N1的栅极与NMOS晶体管N2的漏极、PMOS晶体管P4的漏极、PMOS晶体管P6的栅极电连接。NMOS晶体管N2的漏极与PMOS晶体管P4的漏极、PMOS晶体管P6的栅极、NMOS晶体管N1的栅极电连接，并且NMOS晶体管N2的栅极与NMOS晶体管N1的漏极、PMOS晶体管P3的漏极、PMOS晶体管P5的栅极电连接。NMOS晶体管N3的漏极与NMOS晶体管N1的源极电连接，并且NMOS晶体管N3的栅极与PMOS晶体管P3、P1的栅极、PMOS晶体管P2的漏极、PMOS晶体管P6的源极电连接。NMOS晶体管N4的漏极与NMOS晶体管N2的源极电连接，并且NMOS晶体管N4的栅极与PMOS晶体管P4、P2的栅极、PMOS晶体管P1的漏极、PMOS晶体管P5的源极电连接。N5的漏极与N1的漏极电连接，N5的栅极与字线WL电连接，N5的源极与位线BL电连接。N6的漏极与N2的漏极电连接，N6的栅极与字线WL电连接，N6的源极与位线BLB电连接。

所有晶体管的长均为65nm，其中PMOS晶体管P1、P2宽为370nm，P5、P6宽为80nm，剩下所有晶体管宽均为140nm。

上述NRHC-14T抗辐照SRAM存储单元的原理如下：在保持阶段，位线BL和BLB都预充到高电平，字线WL为低电平，字线WLB为高电平，电路内部保持初始的状态，电路不工作。当在读数据阶段，位线BL和BLB都预充到高电平，字线WL为高电平，字线WLB为低电平，传输晶体管N5、N6、P7与P8打开；如果该单元电路存储的数据为‘0’，则“Q＝S0＝0、QN＝S1＝1”；那么BL通过放电路径1：晶体管P7、P5和放电路径2：晶体管N5、N1、与N3向地放电，使得位线产生电压差，然后通过灵敏放大器读出数据；如果该单元电路存储的数据为‘1’，则“Q＝S0＝1、QN＝S1＝0”那么BLB通过放电路径1：晶体管P8、P6和放电路径2：晶体管N6、N2与N4向地放电，使得产生位线电压差，然后通过灵敏放大器读出数据。在写入数据阶段，字线WL为高电平，字线WLB为低电平，如果BL为高电平，BLB为低电平，那么通过传输晶体管N5和P7分别向存储节点Q点与S0点写‘1’；如果BL为低电平，BLB为高电平，那么通过传输晶体管N6和P8分别向存储节点QN点与S1点写‘1’。当在写入的过程中，因为通过传输晶体管N5与P7和N6与P8同时向内部节点Q\S0与QN\S1写入数据，使得存储节点更容易被写入数据，这样写入的速度会大大提高，同时，由于写入速度的大提高从而使电路的功耗降低。

当只考虑电路结构对抗辐照性能的提升时，如果电路的存储节点受到粒子轰击，由于电路节点S0和S1均由PMOS晶体管包围，根据极性加固原理，空间粒子轰击敏感节点PMOS管，在节点仅产生“0-1”的电压脉冲，而该脉冲由于栅电容的存在不能影响其他晶体管的状态，这使得外部节点S0和S1有效避免发生翻转，同时S0和S1节点数据的稳定保证了内部节点Q和QN可以在发生翻转后恢复至初始状态，从而使得电路抗SEU的能力得到了提高。如果是其他非关键节点受到粒子的轰击，那么存储单元更加不易受到影响。

在仿真条件为Corner：TT；Temperature：27℃；VDD：1.2V的情况下，NRHC-14T抗辐照SRAM存储单元电路的时序波形情况如图8所示。NRHC-14T抗辐照SRAM存储单元电路在不同时刻，不同节点受到双指数电流源脉冲注入的瞬态波形仿真情况如图9所示。NRHC-14T抗辐照SRAM存储单元电路与现有技术SRAM单元电路相比HSNM、RSNM、WSNM对比情况如图10所示。NRHC-14T抗辐照SRAM存储单元电路与现有技术SRAM单元电路相比在不同供电电压与不同频率情况下失败次数对比情况如图11所示。

仿真条件与上述一致，本实施例所提供的14T抗辐照SRAM存储单元电路整体的电路面积、读写时间和功耗与现有技术SRAM单元电路有所改善，如下表所示：

仿真对比表

单元	面积(μm<sup>2</sup>)	读延迟(ps)	写延迟(ps)	功耗(μW)
					DICE	8.97	56.2	27.6	15.16
Quatro	7.48	112.5	25.13	15.1
					SAR14T	11.03	109.5	21	15.17
RSP14T	10.96	110	31.9	15.12
					RHPD-12T	8.75	51.82	20.4	15.19
RHBD14T	9.85	99.5	39.3	15.13
					NRHC-14T	10.47	91	17.5	15.12

仿真条件与上述一致，本实施例所提供的NRHC-14T抗辐照SRAM存储单元临界电荷与现有技术SRAM单元电路相比数值较高，如下表所示：

电荷对比表

电路名称	临界电荷(fC)
		Quatro	7.36
RSP14T	7.24
		RHPD-12T	19.6
DICE	>50
		SAR14T	>50
RHBD14T	>50
		NRHC-14T	>50

由此可见，本发明所提供的NRHC-14T抗辐照SRAM存储单元，能够提高单元电路的抗SEU的能力，可以在牺牲较小单元面积的情况下大幅度提高单元的速度，并且降低了单元的功耗。

如图12所示，在前述NRHC-14T抗辐照SRAM存储单元的基础上，进一步的提供了NRHC-14T抗辐照SRAM存储芯片，该芯片由NRHC-14T抗辐照SRAM存储单元封装而成；封装成芯片的模式，更易于NRHC-14T抗辐照SRAM存储单元的推广与应用。

所述NRHC-14T抗辐照SRAM存储芯片的引脚包括：第一引脚，其通过字线WLB与晶体管P7、P8的栅极电连接。第二引脚，其通过字线WL与晶体管N5、N6的栅极电连接。第三引脚，其通过位线BL与晶体管N5、P7的源极电连接。第四引脚，其通过位线BLB与晶体管N6与P8的源极电连接。

在前述NRHC-14T抗辐照SRAM存储单元的基础上，本实施例还包括NRHC-14T抗辐照SRAM存储模块，其采用前述NRHC-14T抗辐照SRAM存储单元中的电路结构，NRHC-14T抗辐照SRAM存储模块包括：晶体管P7、P8的栅极电连接字线WLB，由此引出第一连接端。晶体管N5、N6的栅极电连接字线WL，由此引出第二连接端。晶体管N5、P7的源极电连接位线BL，由此引出第三连接端。晶体管N6与P8的源极电连接位线BLB，由此引出第四连接端。

将NRHC-14T抗辐照SRAM存储单元设计成NRHC-14T抗辐照SRAM存储模块，可方便NRHC-14T抗辐照SRAM存储单元在市场中的推广与应用，方便本领域技术人员快速使用将NRHC-14T抗辐照SRAM存储单元，只需参照产品说明书，对模块进行线路连接即可。

以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。

以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。

Claims (10)

1.NRHC-14T抗辐照SRAM存储单元，其特征在于，其包括：

PMOS晶体管P1；

PMOS晶体管P2，P2的漏极与P1的栅极电连接，P2的栅极与P1的漏极电连接，P2的源极与P1的源极电连接；

PMOS晶体管P3，P3的栅极与P1的栅极、P2的漏极电连接，P3的源极与P1的源极、P2的源极电连接；

PMOS晶体管P4，P4的栅极与P2的栅极、P1的漏极电连接，P4的源极与P1的源极、P2的源极、P3的源极电连接；

PMOS晶体管P5，P5的源极与P1的漏极电连接，P5的栅极与P3的漏极电连接；

PMOS晶体管P6，P6的源极与P2的漏极电连接P6的栅极与P4的漏极电连接，P6的漏极与P5的漏极电连接；

PMOS晶体管P7，P7的漏极与P1的漏极电连接，P7的栅极与字线WLB电连接，P7的源极与位线BL电连接；

PMOS晶体管P8，P8的漏极与P2的漏极电连接，P8的栅极与字线WLB电连接，P8的源极与位线BLB电连接；

NMOS晶体管N1，N1的漏极与P3的漏极、P5的栅极电连接，N1的栅极与P4的漏极、P6的栅极电连接；

NMOS晶体管N2，N2的漏极与P4的漏极、P6的栅极、N1的栅极电连接，N2的栅极与N1的漏极、P3的漏极、P5的栅极电连接；

NMOS晶体管N3，N3的漏极与N1的源极电连接，N3的栅极与P3的栅极、P1的栅极、P2的漏极电连接，N3的源极与P5的漏极、P6的漏极电连接；

NMOS晶体管N4，N4的漏极与N2的源极电连接，N4的栅极与P4的栅极、P2的栅极、P1的漏极、P5的源极电连接，N4的源极与N3的源极、P5的漏极、P6的漏极电连接；

NMOS晶体管N5，N5的漏极与N1的漏极电连接，N5的栅极与字线WL电连接，N5的源极与位线BL电连接；

NMOS晶体管N6，N6的漏极与N2的漏极电连接，N6的栅极与字线WL电连接，N6的源极与位线BLB电连接；

晶体管P1和P2交叉耦合，P1、P2、P3与P4作为上拉管，P5和P6作为下拉管，它们的状态分别由存储节点Q和QN控制，P3和N3、P4和N4分别构成反相器，N1和N2分别插入到两个反相器之间并且交叉耦合，两个主存储节点Q与QN通过N5与N6分别与位线BL和BLB相连，两个冗余存储节点S0与S1通过P7与P8分别与位线BL和BLB相连，N5与N6由字线WL控制，P7与P8由字线WLB控制；VDD与晶体管P1、P2、P3与P4的源极电连接；晶体管N3、N4的源极与P5、P6的漏极接地。

2.根据权利要求1所述的NRHC-14T抗辐照SRAM存储单元，其特征在于，所述晶体管N1～N6以及P1～P8的长均为65nm，其中P1、P2宽为370nm，P5、P6宽为80nm，其余晶体管宽均为140nm。

3.根据权利要求2所述的NRHC-14T抗辐照SRAM存储单元，其特征在于，所述NRHC-14T抗辐照SRAM存储单元处于保持阶段时，位线BL和BLB预充到高电平，字线WL为低电平，字线WLB为高电平，电路内部保持初始状态。

4.根据权利要求2所述的NRHC-14T抗辐照SRAM存储单元，其特征在于，所述NRHC-14T抗辐照SRAM存储单元处于读数据阶段时，位线BL和BLB预充到高电平，字线WL为高电平，字线WLB为低电平，晶体管N5、N6、P7与P8打开。

5.根据权利要求4所述的NRHC-14T抗辐照SRAM存储单元，其特征在于，如果该单元电路存储的数据为‘0’，则“Q＝S0＝0、QN＝S1＝1”；位线BL通过放电路径1：晶体管P7、P5和放电路径2：晶体管N5、N1与N3向地放电，使得位线产生电压差，通过灵敏放大器读出数据；如果该单元电路存储的数据为‘1’，则“Q＝S0＝1、QN＝S1＝0”；位线BLB通过放电路径1：晶体管P8、P6和放电路径2：晶体管N6、N2与N4向地放电，使得位线产生电压差，通过灵敏放大器读出数据。

6.根据权利要求2所述的NRHC-14T抗辐照SRAM存储单元，其特征在于，所述NRHC-14T抗辐照SRAM存储单元处于写入数据阶段时，字线WL为高电平，字线WLB为低电平。

7.根据权利要求6所述的NRHC-14T抗辐照SRAM存储单元，其特征在于，如果BL为高电平，BLB为低电平，则通过晶体管N5和P7分别向存储节点Q点与S0点写‘1’；如果BL为低电平，BLB为高电平，则通过晶体管N6和P8分别向存储节点QN点与S1点写‘1’。

8.NRHC-14T抗辐照SRAM存储芯片，其特征在于，其采用如权利要求1-7中任意一项所述的NRHC-14T抗辐照SRAM存储单元的电路结构封装而成。

9.根据权利要求7所述的NRHC-14T抗辐照SRAM存储芯片，其特征在于，所述NRHC-14T抗辐照SRAM存储芯片的引脚包括：

第一引脚，其通过字线WLB与晶体管P7与P8的栅极电连接；

第二引脚，其通过字线WL与晶体管N5与N6的栅极电连接；

第三引脚，其通过位线BL与晶体管N5与P7的源极电连接；

第四引脚，其通过位线BLB与晶体管N6与P8的源极电连接。

10.NRHC-14T抗辐照SRAM存储模块，其特征在于，其采用如权利要求1-5中任意一项所述的NRHC-14T抗辐照SRAM存储单元的电路，所述NRHC-14T抗辐照SRAM存储模块包括：

晶体管P7、P8的栅极电连接字线WLB，由此引出第一连接端；

晶体管N5、N6的栅极电连接字线WL，由此引出第二连接端；

晶体管N5、P7的源极电连接位线BL，由此引出第三连接端；

晶体管N6与P8的源极电连接位线BLB，由此引出第四连接端。

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