CN115295042A - 一种rhc-16t抗辐射sram单元、芯片和模块 - Google Patents

Abstract

本发明涉及一种RHC‑16T抗辐射SRAM单元、芯片和模块。一种基于极性加固技术的RHC‑16T抗辐射SRAM单元包括四个PMOS晶体管P1～P4和十二个NMOS晶体管N1～N12；位线BL与N9和N11源极电连接，位线BLB与N10和N12源极电连接；字线WL与N9、N10、N11和N12栅极电连接；N9的漏极与P2的漏极电连接，N10的漏极与P1的漏极电连接，N11的漏极与N3的漏极电连接，N12的漏极与N4的漏极电连接。本发明通过在P3、N7和P4、N8中间分别加入N3和N4来阻断反馈环路，提高单元的稳定性，令单元有着就较快的读写速度，较高的稳定性以及较强的抗辐射性能。

Description

一种RHC-16T抗辐射SRAM单元、芯片和模块

技术领域

本发明涉及静态随机存储器技术领域，特别是涉及一种基于极性加固技术的RHC-16T抗辐射SRAM单元、一种基于极性加固技术的RHC-16T抗辐射SRAM芯片、一种基于极性加固技术的RHC-16T抗辐射SRAM模块。

背景技术

当航天电子器件进入空间辐射环境后，由于空间辐射粒子对于SRAM单元的干扰会使得其不能正常工作，从而对航天器产生极大的影响。其中由辐射环境中的高能粒子对电子系统造成严重破坏现象的单粒子效应(Single Event Effect，缩写为SEE)对存储器的可靠性影响最大。SEE发生的后果中最常见的就是单粒子翻转(Single Event Upset，缩写为SEU)，它会导致存储单元的数据发生改变。因此，SRAM单元的抗辐射性能已经成为当今集成电路发展中不可忽略的一个问题。现有技术中针对抗辐射问题的方式有多种，其中具有在保证单元正常读写速度的同时解决了抗辐射的问题，但是抗辐射作用有限；或者抗辐射效果明显，但是造成单元的读写速度较慢。

发明内容

基于此，有必要针对抗辐射性能和读写速度无法同时保障的问题，提供一种基于极性加固技术的RHC-16T抗辐射SRAM单元、芯片和模块。

为实现上述目的，本发明采用了以下技术方案：

一种基于极性加固技术的RHC-16T抗辐射SRAM单元，其包括：

PMOS晶体管P1：P1的源极与P2的源极、P3的源极和P4的源极电连接，P1的漏极与P2的栅极电连接，P1的栅极与P2的漏极电连接；

PMOS晶体管P2：P2的源极与P1的源极、P3的源极和P4的源极电连接，P2的漏极与P1的栅极、N1的栅极、N2的漏极、N3的栅极、N5的漏极和N9的漏极电连接，P2的栅极与P1的漏极、N1的漏极、N2的栅极、N4的栅极、N6的漏极和N10的漏极电连接；

PMOS晶体管P3：P3的源极与P4的源极电连接，P3的漏极与N3的源极电连接，P3的栅极与N4的漏极、N5的栅极、N7的栅极、N8的漏极和N12的漏极电连接；

PMOS晶体管P4：P4的源极与P3的源极电连接，P4的漏极与N4的源极电连接，P4的栅极与N3的漏极、N6的栅极、N7的漏极、N8的栅极和N11的漏极电连接；

NMOS晶体管N1：N1的源极与N2的源极、N5的源极、N6的源极、N7的源极、N8的源极电连接，N1的漏极与P1的源极和P2的栅极电连接，N1的栅极与P1的栅极、P2的漏极、N3的栅极和N9的漏极电连接；

NMOS晶体管N2：N2的源极与N1的源极电连接，N2的漏极与P2的漏极电连接，N2的栅极与P2的栅极、P1的漏极、N4的栅极、N6的漏极和N10的漏极电连接；

NMOS晶体管N3：N3的源极与P3的漏极电连接，N3的漏极与P4的栅极、N5的栅极、N7的漏极、N8的栅极和N11的漏极电连接，N3的栅极与N1的栅极电连接；

NMOS晶体管N4：N4的源极与P4的漏极电连接，N4的漏极与P3的栅极、N5的栅极、N7的栅极、N8的漏极和N12的漏极电连接，N4的栅极与N2的栅极电连接；

NMOS晶体管N5：N5的源极与N6的源极电连接，N5的漏极与N1的栅极和N3的栅极电连接，N5的栅极与P3的栅极和N7的栅极电连接；

NMOS晶体管N6：N6的源极与N5的源极电连接，N6漏极与N2的栅极和N4的栅极电连接，N6的栅极与P4的栅极和N8的栅极电连接；

NMOS晶体管N7：N7的源极与N8的源极电连接，N7的漏极与N3的漏极电连接，N7的栅极与P3的栅极电连接；

NMOS晶体管N8：N8的源极与N7的源极电连接，N8的漏极与N4的漏极电连接，N8的栅极与P4的栅极电连接；

NMOS晶体管N9：N9的源极与位线BL电连接，N9的漏极与P1的栅极电连接，N9的栅极与字线WL电连接；

NMOS晶体管N10：N10的源极与位线BLB电连接，N10的漏极与P2的栅极电连接，N10的栅极与字线WL电连接；

NMOS晶体管N11：N11的源极与位线BL电连接，N11的漏极与N7的漏极电连接，N11的栅极与字线WL电连接；

NMOS晶体管N12：N12的源极与位线BLB电连接，N12的漏极与N8的漏极电连接，N12的栅极与字线WL电连接；

晶体管P1～P4、N4和N4作为上拉管；N1、N2、N5～N8作为下拉管；晶体管N9、N10、N11和N12分别与节点S1、S0、Q和QN相连；晶体管P1、N1和P2、N2分别构成反相器一，两个反相器一交叉耦合；P3、N7和P4、N8分别构成反相器二，在两个反相器二中间分别加入N3和N4来阻断反馈环路，用以提高存储单元稳定性。

进一步的，晶体管P1～P4、N1～N12的栅长为65nm，其中，晶体管P1、P2、P3和P4栅宽80nm，晶体管N1和N2栅宽280nm，晶体管N3～N12栅宽140nm。

进一步的，节点Q和节点QN为主存储节点，节点S0和节点S1为冗余节点。

在其中一个实施例中，抗辐射SRAM单元处于保持操作时，位线BL和BLB预充到高电平，字线WL为低电平，电路内部保持初始状态。

在其中一个实施例中，抗辐射SRAM单元处于读操作时，位线BL和BLB预充到高电平，字线WL为高电平，晶体管N9、N10、N11和N12打开。

进一步的，若抗辐射SRAM单元存储的数据为“0”，即“Q＝S1＝0，QN＝S0＝1”时，位线BL通过放电路径1：N9和N2、放电路径2：N9和N5、放电路径3：N11和N7对地进行放电，使位线BL和BLB产生电位差，通过灵敏放大器读出数据；若抗辐射SRAM单元存储的数据为“1”，即“Q＝S1＝1，QN＝S0＝0”时，位线BLB通过放电路径1：N10和N1、放电路径2：N10和N6、放电路径3：N12与N8对地进行放电，使位线BL和BLB产生电位差，通过灵敏放大器读出数据。

在其中一个实施例中，抗辐射SRAM单元处于写操作时，位线BL和BLB预充到将要写入的电平信号，字线WL为高电平，晶体管N9、N10、N11和N12打开。

进一步的，如果位线BL为高电平，位线BLB为低电平，则通过晶体管N9和N11分别向存储节点S1与Q写“1”；如果位线BL为低电平，位线BLB为高电平，则通过晶体管N10和N12分别向存储节点QN点与S0点写“1”。

本发明还包括一种基于极性加固技术的RHC-16T抗辐射SRAM芯片，其采用前述的基于极性加固技术的RHC-16T抗辐射SRAM单元的电路封装而成，抗辐射SRAM芯片的引脚包括：

第一引脚，其通过字线WL与晶体管N9～N12的栅极电连接；

第二引脚，其通过位线BL与晶体管N9的源极、N11的源极电连接；

第三引脚，其通过位线BLB与晶体管N10的源极、N12的源极电连接。

本发明还包括一种基于极性加固技术的RHC-16T抗辐射SRAM模块，其采用前述的基于极性加固技术的RHC-16T抗辐射SRAM单元的电路，抗辐射SRAM模块包括：

晶体管N9、N10、N11和N12的栅极电连接字线WL，由此引出第一连接端；

晶体管N9和N11的源极电连接位线BL，由此引出第二连接端；

晶体管N10和N12的源极电连接位线BLB，由此引出第三连接端。

本发明提供的技术方案，具有如下有益效果：

本发明通过在晶体管P3、N7和P4、N8中间分别加入N3和N4来阻断反馈环路，提高单元的稳定性，同时提高单元的抗SEU的能力，令单元有着就较快的读写速度，较高的稳定性以及较强的抗辐射性能。

附图说明

图1为本发明提供的现有技术中DICE电路的结构示意图；

图2为本发明提供的现有技术中Quatro电路的结构示意图；

图3为本发明提供的现有技术中RHPD-12T电路的结构示意图；

图4为本发明提供的现有技术中SEA14T电路的结构示意图；

图5为本发明基于极性加固技术的RHC-16T抗辐射SRAM存储单元的结构示意图；

图6为图5内RHC-16T抗辐射SRAM存储单元的时序波形图；

图7为图5内RHC-16T抗辐射SRAM存储单元在不同时刻，不同节点受到双指数电流源脉冲注入的瞬态波形仿真图；

图8为图5内RHC-16T抗辐射SRAM存储单元与图1～4现有技术进行保持噪声容限(Hold Static Noise Margin，缩写为HSNM)、读噪声容限(Read Static Noise Margin，缩写为RSNM)和写噪声容限(Write Static Noise Margin，缩写为WSNM)对比图；

图9为基于图5的RHC-16T抗辐射SRAM芯片的结构示意图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

为了提高单元抵抗SEU的能力，现有技术中主要包括以下几种方案：如图1所示是一种名为DICE的抗辐射SRAM单元，它由12个晶体管组成，有较好的写能力。但是它仅仅只能抵抗单节点翻转，无法抵抗双节点翻转。

如图2所示是一种名为QUATRO的抗辐射SRAM单元，它由10个晶体管组成，有较小的面积，但是其写能力较差，且仅仅只能抵抗较低能量粒子的干扰。

如图3所示是一种名为RHPD-12T的抗辐射SRAM单元，它采用极性加固技术，减少了敏感节点的个数。该单元在抵抗所有单节点翻转的基础上，只能够抵抗部分双节点的翻转。

如图4所示是一种名为SEA14T的抗辐射SRAM单元，他由14个晶体管组成，可以抵抗所有单节点和部分双节点的翻转，但是由于仅采用2个NMOS作为传输管，因此该单元的读写速度较慢。

根据上述现有技术方案，本实施例针对抗辐射性能和读写速度无法同时保障的问题，提供一种基于极性加固技术的RHC-16T抗辐射SRAM单元。本实施例通过在晶体管P3、N7和P4、N8中间分别加入N3和N4来阻断反馈环路，提高单元的稳定性，同时提高单元的抗SEU的能力。

如图5所示，基于极性加固技术的RHC-16T抗辐射SRAM单元包括四个PMOS晶体管P1～P4和十二个NMOS晶体管N1～N12。所有晶体管栅长均为65nm，其中P1、P2、P3和P4栅宽80nm，N1和N2栅宽280nm，剩下所有晶体管栅宽140nm。在单元内部，共有4个存储节点，其中主存储节点为Q和QN，冗余节点为S0和S1。晶体管P1、N1和P2、N2分别构成反相器一且两个反相器一交叉耦合。P3、N7和P4、N8分别构成两个反相器二，并且在两个反相器二中间分别加入N3和N4来阻断反馈环路，提高单元的稳定性。P1、P2、P3、P4、N4和N4作为上拉管；N1、N2、N5、N6、N7和N8作为下拉管。N9、N10、N11和N12为传输管，分别与节点S1、S0、Q和QN相连，它们的开关状态由字线WL控制。

位线BL与传输管N9和N11源极电连接，位线BLB与传输管N10和N12源极电连接；字线WL与传输管N9、N10、N11和N12栅极电连接；传输管N9的漏极与PMOS晶体管P2的漏极电连接，传输管N10的漏极与PMOS晶体管P1的漏极电连接，传输管N11的漏极与NMOS晶体管N3的漏极电连接，传输管N12的漏极与NMOS晶体管N4的漏极电连接；VDD与PMOS晶体管P1、P2、P3和P4的源极电连接，VSS与NMOS晶体管N1、N2、N5、N6、N7和N8的源极电连接。

PMOS晶体管P1～P4和NMOS晶体管N1～N12之间的具体连接方式如下：NMOS晶体管N1的漏极与PMOS晶体管P1的源极和P2的栅极电连接，并且NMOS晶体管N1的栅极与PMOS晶体管P1的栅极、P2的漏极、NMOS晶体管N3的栅极和N9的漏极电连接。NMOS晶体管N2的漏极与PMOS晶体管P2的漏极电连接，并且NMOS晶体管N2的栅极与PMOS晶体管P2的栅极、P1的漏极、NMOS晶体管N4的栅极、N6的漏极和N10的漏极电连接。

NMOS晶体管N3的源极与PMOS晶体管P3的漏极电连接，NMOS晶体管N3的漏极与PMOS晶体管P4的栅极、NMOS晶体管N5的栅极、N7的漏极、N8的栅极和N11的漏极电连接，并且NMOS晶体管N3的栅极与N1的栅极电连接。NMOS晶体管N4的源极与PMOS晶体管P4的漏极电连接，NMOS晶体管N4的漏极与PMOS晶体管P3的栅极、NMOS晶体管N5的栅极、N7的栅极、N8的漏极和N12的漏极电连接，并且NMOS晶体管N4的栅极与N2的栅极电连接。

NMOS晶体管N5的漏极与NMOS晶体管N1的栅极和N3的栅极电连接，并且NMOS晶体管N5的栅极与P3的栅极和N7的栅极电连接。NMOS晶体管N6漏极与NMOS晶体管N2的栅极和N4的栅极电连接，并且NMOS晶体管N6的栅极与P4的栅极和N8的栅极电连接。NMOS晶体管N7的漏极与NMOS晶体管N3的漏极电连接，并且NMOS晶体管N7的栅极与PMOS晶体管P3的栅极电连接。NMOS晶体管N8的漏极与NMOS晶体管N4的漏极电连接，并且NMOS晶体管N8的栅极与PMOS晶体管P4的栅极电连接。

NMOS晶体管N9的源极与位线BL电连接，NMOS晶体管N9的漏极与PMOS晶体管P1的栅极电连接，并且NMOS晶体管N9的栅极与字线WL电连接。NMOS晶体管N10的源极与位线BLB电连接，NMOS晶体管N10的漏极与PMOS晶体管P2的栅极电连接，并且NMOS晶体管N10的栅极与字线WL电连接。NMOS晶体管N11的源极与位线BL电连接，NMOS晶体管N11的漏极与NMOS晶体管N7的漏极电连接，并且NMOS晶体管N11的栅极与字线WL电连接。NMOS晶体管N12的源极与位线BLB电连接，NMOS晶体管N12的漏极与NMOS晶体管N8的漏极电连接，并且NMOS晶体管N12的栅极与字线WL电连接。

PMOS晶体管P1的漏极与NMOS晶体管N1、N6和N10的漏极、NMOS晶体管N6的漏极、PMOS晶体管P2的栅极电连接，并且PMOS晶体管P1的栅极与PMOS晶体管P2的漏极、NMOS晶体管N2的漏极、N1和N3的栅极电连接。PMOS晶体管P2的漏极与PMOS晶体管P1的栅极、NMOS晶体管N1的栅极、N2的漏极、N3的栅极、N5的漏极和N9的漏极电连接，并且PMOS晶体管P2的栅极与PMOS晶体管P1的漏极、NMOS晶体管N1的漏极、N2的栅极、N4的栅极、N6的漏极和N10的漏极电连接。

PMOS晶体管P3的漏极与NMOS晶体管N3的源极电连接，并且PMOS晶体管P3的栅极与NMOS晶体管N4的漏极、N5的栅极、N7的栅极、N8的漏极和N12的漏极电连接。PMOS晶体管P4的漏极与NMOS晶体管N4的源极电连接，并且PMOS晶体管P4的栅极与NMOS晶体管N3的漏极、N6的栅极、N7的漏极、N8的栅极和N11的漏极电连接。

基于极性加固技术的RHC-16T抗辐射SRAM单元的原理如下：保持操作时，位线BL和BLB预充到高电平，字线WL为低电平，电路内部保持初始状态。

处于读操作时，位线BL和BLB提前预充到高电平，字线WL为高电平，传输管N9、N10、N11和N12打开。在读操作时，如果该单元电路存储的数据为“0”，即“Q＝S1＝0，QN＝S0＝1”时，位线BL通过放电路径1：N9和N2，放电路径2：N9和N5，与放电路径3：N11和N7对地进行放电，使得位线产生电位差，通过灵敏放大器读出数据。如果该单元存储的数据为“1”，即“Q＝S1＝1，QN＝S0＝0”时，位线BLB通过放电路径1：N10和N1，放电路径2：N10和N6，与放电路径3：N12与N8对地进行放电，使得位线产生电位差，通过灵敏放大器读出数据。

在写操作时，位线BL和BLB提前预充到将要写入的电平信号，字线WL为高电平，传输管N9、N10、N11和N12打开。如果BL为高电平，BLB为低电平，则通过晶体管N9和N11分别向存储节点S1与Q写“1”；如果BL为低电平，BLB为高电平，则通过晶体管N10和N12分别向存储节点QN点与S0点写“1”。

当只考虑单元电路结构对抗辐射性能的提升时，如果单元的存储节点受到粒子的轰击，由于单元的节点Q和QN均被NMOS晶体管所包围。根据极性加固原理，空间粒子轰击敏感节点NMOS管，在节点仅产生“1-0”的电压脉冲，而该脉冲由于栅电容的存在不能影响其他晶体管的状态，这使得外部节点S0和S1有效避免发生翻转，同时Q和QN节点数据的稳定保证了外部节点S0和S1可以在发生翻转后恢复至初始状态，从而使得单元抗SEU的能力得到了提高。如果是其他非关键节点受到粒子的轰击，那么单元更加不易受到影响。

对基于极性加固技术的RHC-16T抗辐射SRAM单元进行仿真验证，设置一个平均的电流值，仿真温度为27度，将P1、P2、P3和P4的源极接12V工作电压，在此条件下进行仿真，字线WL、位线BL和BLB、存储节点Q、QN、S0、S1时序波形情况如图6所示。存储节点Q、QN、S0、S1在不同时刻，不同节点受到双指数电流源脉冲注入的瞬态波形仿真情况如图7所示。如图8所示，与图1～4中的现有技术SRAM单元电路相比，具有较高的HSNM和WSNM。

将图1～4中的现有技术SRAM单元电路和本实施例抗辐射SRAM单元进行读延迟、写延迟和功耗对比仿真验证得到仿真对照表，如下表所示，从仿真对照表可得知，本实施例所提供的抗辐射SRAM单元整体的电路读写时间和功耗有所改善。

仿真对比表

将图1～4中的现有技术SRAM单元电路和本实施例抗辐射SRAM单元进行临界电荷对比仿真验证得到临界电荷对比表，如下表所示，从临界电荷对比表可得知，本实施例所提供的抗辐射SRAM单元临界电荷数值较高。

临界电荷对比表

单元	临界电荷(fc)
		DICE	>50
Quatro	7.36
		RHPD-12T	19.6
SEA14T	>50
		RHC-16T	>30

由此可见，本发明所提供的RHC-16T抗辐照SRAM存储单元，能够提高单元电路的抗SEU的能力，可以在牺牲较小单元功耗的情况下大幅度提高单元的速度。

如图9所示，在前述基于极性加固技术的RHC-16T抗辐射SRAM单元的基础上，进一步的提供了一种基于极性加固技术的RHC-16T抗辐射SRAM芯片，该芯片由基于极性加固技术的RHC-16T抗辐射SRAM单元的电路封装而成；封装成芯片的模式，更易于基于极性加固技术的RHC-16T抗辐射SRAM单元的推广与应用。

基于极性加固技术的RHC-16T抗辐射SRAM芯片的引脚包括：第一引脚，其通过字线WL与晶体管N9、N10、N11和N12的栅极电连接。第二引脚，其通过位线BL与晶体管N9和N11的源极电连接。第三引脚，其通过位线BLB与晶体管N10和N12的源极电连接。

在前述基于极性加固技术的RHC-16T抗辐射SRAM单元的基础上，本实施例还包括一种基于极性加固技术的RHC-16T抗辐射SRAM模块，其采用前述基于极性加固技术的RHC-16T抗辐射SRAM单元中的电路结构，基于极性加固技术的RHC-16T抗辐射SRAM模块包括：晶体管N9、N10、N11和N12的栅极电连接字线WL，由此引出第一连接端。晶体管N9和N11的源极电连接位线BL，由此引出第二连接端。晶体管N10和N12的源极电连接位线BLB，由此引出第三连接端。

将基于极性加固技术的RHC-16T抗辐射SRAM单元设计成模块，方便RHC-16T抗辐射SRAM单元在市场中的推广与应用，方便本领域技术人员快速使用将RHC-16T抗辐射SRAM单元，只需参照产品说明书，对模块进行线路连接即可。

以上实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。

以上实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。

Claims (10)

1.一种基于极性加固技术的RHC-16T抗辐射SRAM单元，其特征在于，其包括：

PMOS晶体管P1；

PMOS晶体管P2：P2的源极与P1的源极电连接，P2的漏极与P1的栅极电连接，P2的栅极与P1的漏极电连接；

PMOS晶体管P3：P3的源极与P2的源极电连接；

PMOS晶体管P4：P4的源极与P3的源极电连接；

NMOS晶体管N1：N1的漏极与P1的源极、P2的栅极电连接，N1的栅极与P1的栅极、P2的漏极电连接；

NMOS晶体管N2：N2的源极与N1的源极电连接，N2的漏极与P2的漏极电连接，N2的栅极与P2的栅极、P1的漏极电连接；

NMOS晶体管N3：N3的源极与P3的漏极电连接，N3的漏极与P4的栅极电连接，N3的栅极与N1的栅极电连接；

NMOS晶体管N4：N4的源极与P4的漏极电连接，N4的漏极与P3的栅极电连接，N4的栅极与N2的栅极电连接；

NMOS晶体管N5：N5的漏极与N1的栅极、N3的栅极电连接，N5的栅极与P3的栅极、N4的漏极、N3的漏极电连接；

NMOS晶体管N6：N6的源极与N5的源极电连接，N6漏极与N2的栅极、N4的栅极电连接，N6的栅极与P4的栅极电连接；

NMOS晶体管N7：N7的源极与N6的源极电连接，N7的漏极与N3的漏极电连接，N7的栅极与P3的栅极、N5的栅极、N4的漏极电连接；

NMOS晶体管N8：N8的源极与N7的源极电连接，N8的漏极与N4的漏极电连接，N8的栅极与P4的栅极、N6的栅极电连接；

NMOS晶体管N9：N9的源极与位线BL电连接，N9的漏极与P1的栅极电连接，N9的栅极与字线WL电连接；

NMOS晶体管N10：N10的源极与位线BLB电连接，N10的漏极与P2的栅极电连接，N10的栅极与字线WL电连接；

NMOS晶体管N11：N11的源极与位线BL电连接，N11的漏极与N7的漏极电连接，N11的栅极与字线WL电连接；

NMOS晶体管N12：N12的源极与位线BLB电连接，N12的漏极与N8的漏极电连接，N12的栅极与字线WL电连接；

晶体管N9、N10、N11和N12分别与节点S1、S0、Q和QN相连；晶体管P1、N1和P2、N2分别构成反相器一，两个反相器一交叉耦合；P3、N7和P4、N8分别构成反相器二，在两个反相器二中间分别加入N3和N4来阻断反馈环路，用以提高存储单元稳定性。

2.根据权利要求1所述的基于极性加固技术的RHC-16T抗辐射SRAM单元，其特征在于，所述晶体管P1～P4、N1～N12的栅长为65nm，其中，晶体管P1、P2、P3和P4栅宽80nm，晶体管N1和N2栅宽280nm，晶体管N3～N12栅宽140nm。

3.根据权利要求1所述的基于极性加固技术的RHC-16T抗辐射SRAM单元，所述节点Q和节点QN为主存储节点，所述节点S0和节点S1为冗余节点。

4.根据权利要求3所述的基于极性加固技术的RHC-16T抗辐射SRAM单元，所述抗辐射SRAM单元处于保持操作时，位线BL和BLB预充到高电平，字线WL为低电平，电路内部保持初始状态。

5.根据权利要求3所述的基于极性加固技术的RHC-16T抗辐射SRAM单元，所述抗辐射SRAM单元处于读操作时，位线BL和BLB预充到高电平，字线WL为高电平，晶体管N9、N10、N11和N12打开。

6.根据权利要求5所述的基于极性加固技术的RHC-16T抗辐射SRAM单元，若抗辐射SRAM单元存储的数据为“0”，即“Q＝S1＝0，QN＝S0＝1”时，位线BL通过放电路径1：N9和N2、放电路径2：N9和N5、放电路径3：N11和N7对地进行放电，使位线BL和BLB产生电位差，通过灵敏放大器读出数据；若抗辐射SRAM单元存储的数据为“1”，即“Q＝S1＝1，QN＝S0＝0”时，位线BLB通过放电路径1：N10和N1、放电路径2：N10和N6、放电路径3：N12与N8对地进行放电，使位线BL和BLB产生电位差，通过灵敏放大器读出数据。

7.根据权利要求3所述的基于极性加固技术的RHC-16T抗辐射SRAM单元，所述抗辐射SRAM单元处于写操作时，位线BL和BLB预充到将要写入的电平信号，字线WL为高电平，晶体管N9、N10、N11和N12打开。

8.根据权利要求7所述的基于极性加固技术的RHC-16T抗辐射SRAM单元，如果位线BL为高电平，位线BLB为低电平，则通过晶体管N9和N11分别向存储节点S1与Q写“1”；如果位线BL为低电平，位线BLB为高电平，则通过晶体管N10和N12分别向存储节点QN点与S0点写“1”。

9.一种基于极性加固技术的RHC-16T抗辐射SRAM芯片，其特征在于，其采用如权利要求1-8中任意一项所述的基于极性加固技术的RHC-16T抗辐射SRAM单元的电路封装而成，所述抗辐射SRAM芯片的引脚包括：

第一引脚，其通过字线WL与晶体管N9～N12的栅极电连接；

第二引脚，其通过位线BL与晶体管N9的源极、N11的源极电连接；

第三引脚，其通过位线BLB与晶体管N10的源极、N12的源极电连接。

10.一种基于极性加固技术的RHC-16T抗辐射SRAM模块，其特征在于，其采用如权利要求1-8中任意一项所述的基于极性加固技术的RHC-16T抗辐射SRAM单元的电路，所述抗辐射SRAM模块包括：

晶体管N9、N10、N11和N12的栅极电连接字线WL，由此引出第一连接端；

晶体管N9和N11的源极电连接位线BL，由此引出第二连接端；

晶体管N10和N12的源极电连接位线BLB，由此引出第三连接端。

Images