CN115171752A - Rhbd-12t抗辐照sram存储单元、芯片、模块 - Google Patents

Rhbd-12t抗辐照sram存储单元、芯片、模块 Download PDF

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Abstract

本发明涉及RHBD‑12T抗辐照SRAM存储单元、芯片、模块。基于源隔离与极性加固技术的RHBD‑12T抗辐照SRAM存储单元包括NMOS晶体管N1～N8和PMOS晶体管P1～P4，晶体管P1～P4和N3、N4作为上拉管，晶体管N1、N2、N5、N6作为下拉管，晶体管N1和P3构成一个反相器，晶体管N2和P4构成另一个反相器，两个反相器交叉耦合；两个主存储节点Q与QB通过N7与N8分别与位线BL和位线BLB相连，晶体管N7、N8由字线WL控制。本发明通过只设置两个敏感存储节点，大大减小了电路的敏感节点数量与敏感区域的面积，从而提高了电路的抗辐射性能。

Description

RHBD-12T抗辐照SRAM存储单元、芯片、模块
技术领域
本发明涉及静态随机存储单元电路技术领域，特别是涉及RHBD-12T抗辐照SRAM存储单元、芯片、模块。
背景技术
在没有大气保护的环境下，空间的各种辐射会穿透航天器和航天器内部的电子设备，静态随机存储器SRAM(Static Random Access Memory)同样也会受到影响。由于其集成度越来越高，SRAM受到单粒子效应SET(Single Event Effects)的影响导致单粒子翻转SEU(Single Event Upset)的概率也变得越来越高。SEU是一种主要的可靠性故障机制，可通过临时改变存储值导致电子系统故障。当带电粒子击中集成电路的敏感节点时，沿其路径的感应电荷可以通过漂移过程有效地收集和积累，一旦累积电荷产生的瞬态电压脉冲高于电路的开关阈值，该敏感节点中的存储值可能会发生改变，从而使整个电路的存储数据发生翻转。
现有技术中为了提高单元抵抗SEU的能力采取了几种手段，例如图1所示的抗单粒子翻转的DICE-12T电路，通过4个存储节点以及4个传输管，当每个单存储节点上发生SEU时，该节点终究都会被剩余节点所恢复，但是，当其中任意两个存储节点发生SEU时，该电路节点的存储信息将会发生翻转且无法自我恢复，从而导致数据发生错误；图2所示的QUATRO-10T电路，它相比于传统六管单元结构有更好的抗SEU的能力，但是该单元的写能力较差，并且其保持噪声容限HSNM与读静态噪声容限RSNM较差；图3所示的RHPD-12T电路，该电路在抵抗单节点翻转基础上还可以抵抗部分双节点翻转，但其以较低的HSNM与RSNM为代价；图4所示的QUCCE-12T电路，该电路可以抵抗所有单节点翻转，并且具有较高的读静态噪声容限RSNM，但是其临界电荷较小；图5所示的SEA-14T电路，虽然减少了敏感节点的个数，但是却导致了较大的读延迟以及较低的HSNM与RSNM数值。
发明内容
基于此，有必要针对为了提高单元抵抗SEU的能力而造成了较大的读延迟以及较低的HSNM数值的问题，提供RHBD-12T抗辐照SRAM存储单元、芯片、模块。
为实现上述目的，本发明采用了以下技术方案：
基于源隔离与极性加固技术的RHBD-12T抗辐照SRAM存储单元，其包括：
PMOS晶体管P1；
PMOS晶体管P2，P2的源极与P1的源极电连接；
PMOS晶体管P3，P3的源极与P1的漏极电连接；
PMOS晶体管P4，P4的源极与P2的漏极电连接，P4的漏极与P3的栅极电连接，P4的栅极与P3的漏极电连接；
NMOS晶体管N1，N1的漏极与P3的漏极、P4的栅极电连接，N1的栅极与P3的栅极、P4的漏极电连接；
NMOS晶体管N2，N2的源极与N1的源极电连接，N2的漏极与P4的漏极、P3的栅极、N1的栅极电连接，N2的栅极与P4的栅极、P3的漏极、N1的漏极电连接；
NMOS晶体管N3，N3的源极与P2的栅极电连接，N3的漏极与P1的漏极电连接，N3的栅极与P2的源极、P1的源极电连接；
NMOS晶体管N4，N4的源极与P1的栅极电连接，N4的漏极与P2的漏极电连接，N4的栅极与N3的栅极、P2的源极、P1的源极电连接；
NMOS晶体管N5，N5的源极与N2的源极、N1的源极电连接，N5的漏极与N3的源极、P2的栅极电连接，N5的栅极与P4的漏极、N2的漏极、P3的栅极、N1的栅极电连接；
NMOS晶体管N6，N6的源极与N5的源极、N2的源极、N1的源极电连接，N6的漏极与N4的源极、P1的栅极电连接，N6的栅极与P3的漏极、N2的栅极、P4的栅极、P3的漏极、N1的漏极电连接；
NMOS晶体管N7，N7的漏极与N1的漏极、P3的漏极电连接，N7的源极与位线BL电连接，N7的栅极与字线WL电连接；
NMOS晶体管N8，N8的漏极与N2的漏极、P4的漏极电连接，N8的源极与位线BLB电连接，N8的栅极与字线WL电连接；
晶体管P1、P2的源极共接VDD，晶体管N1、N2、N5、N6的源极共接地，晶体管P1～P4和N3、N4作为上拉管，晶体管N1、N2、N5、N6作为下拉管；晶体管N1和P3构成一个反相器，晶体管N2和P4构成另一个反相器，两个反相器交叉耦合；两个主存储节点Q与QB通过N7与N8分别与位线BL和位线BLB相连，晶体管N7、N8由字线WL控制。
进一步的，所有晶体管的栅长均为65nm，其中，晶体管P1～P4的栅宽为80nm，晶体管N3、N4栅宽为80nm，晶体管N1、N2、N5、N6的栅宽为280nm，晶体管N7、N8的栅宽为140nm。
在其中一个实施例中，所述存储单元处于保持阶段时，位线BL和位线BLB预充到高电平，字线WL为低电平，所述存储单元内部保持初始的状态且不工作。
在其中一个实施例中，所述存储单元处于读数据阶段时，位线BL和位线BLB预充到高电平，字线WL为高电平，晶体管N7、N8打开。
进一步的，若所述存储单元存储的数据为‘0’，则“Q＝S0＝0、QB＝S1＝1”；位线BL通过晶体管N7、N1向地放电，令位线BL和位线BLB产生电压差，通过灵敏放大器读出数据。
进一步的，若所述存储单元存储的数据为‘1’，则“Q＝S0＝1、QB＝S1＝0”；位线BLB通过晶体管N8、N2向地放电，令位线BL和位线BLB产生电压差，通过灵敏放大器读出数据。
在其中一个实施例中，所述存储单元处于写入数据阶段，字线WL为高电平，若位线BL为高电平，位线BLB为低电平，则通过晶体管N7向存储节点Q与S0写‘1’。
在其中一个实施例中，所述存储单元处于写入数据阶段，字线WL为高电平，若位线BL为低电平，位线BLB为高电平，则通过晶体管N8向存储节点QB与S1写‘0’。
本发明还包括基于源隔离与极性加固技术的RHBD-12T抗辐照SRAM存储芯片，其采用前述基于源隔离与极性加固技术的RHBD-12T抗辐照SRAM存储单元的电路封装而成，所述存储芯片的引脚包括：
第一引脚，其通过字线WL与晶体管N7、N8的栅极电连接；
第二引脚，其通过位线BL与晶体管N7的源极电连接；
第三引脚，其通过位线BLB与晶体管N8的源极电连接。
本发明还包括基于源隔离与极性加固技术的RHBD-12T抗辐照SRAM存储模块，其采用前述基于源隔离与极性加固技术的RHBD-12T抗辐照SRAM存储单元的电路，所述存储模块包括：
晶体管N7、N8的栅极电连接字线WL，由此引出第一连接端；
晶体管N7的源极电连接位线BL，由此引出第二连接端；
晶体管N8的源极电连接位线BLB，由此引出第三连接端。
本发明提供的技术方案，具有如下有益效果：
本发明通过只设置两个敏感存储节点，大大减小了电路的敏感节点数量与敏感区域的面积，从而提高了电路的抗辐射性能，能够容忍所有单节点数据发生翻转，显著提高了单元电路的抗SEU能力，并且有着较快的读速度与较高的保持噪声容限HSNM。
附图说明
图1为本发明背景技术提供的现有技术中DICE-12T的结构示意图；
图2为本发明背景技术提供的现有技术中QUATRO-10T电路的结构示意图；
图3为本发明背景技术提供的现有技术中RHPD-12T电路的结构示意图；
图4为本发明背景技术提供的现有技术中QUCCE-12T电路的结构示意图；
图5为本发明背景技术提供的现有技术中SEA-14T电路的结构示意图；
图6为本发明的基于源隔离与极性加固技术的RHBD-12T抗辐照SRAM存储单元的结构示意图；
图7为基于图1的时序波形仿真图；
图8为基于图1的存储单元的的存储节点在不同时刻双指数电流源脉冲注入的瞬态波形仿真图；
图9为基于图1的存储单元与其他典型SRAM单元电路的HSNM、RSNM、WSNM对比图；
图10为基于图1的存储单元的敏感节点利用三维仿真软件仿真的仿真结果图；
图11为以图1基础的基于源隔离与极性加固技术的RHBD-12T抗辐照SRAM存储芯片的结构示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
如图6所示，本实施例提供了基于源隔离与极性加固技术的RHBD-12T抗辐照SRAM存储单元，其主要包括NMOS晶体管N1～N8和PMOS晶体管P1～P4，PMOS晶体管P1、P2、P3、P4和NMOS晶体管N3、N4作为上拉管，NMOS晶体管N1、N2、N5、N6作为下拉管；N1和P3构成一个反相器，N2和P4构成另一个反相器，两个反相器交叉耦合；两个主存储节点Q与QB通过两个NMOS晶体管N7与N8分别与位线BL和BLB相连，两个NMOS晶体管N7、N8由字线WL控制。
具体连接方式如下：位线BL与传输管N7的源极电连接；位线BLB与晶体管N8的源极电连接；字线WL与传输晶体管N7和N8的栅极电连接；传输晶体管N7的漏极与NMOS晶体管N1和PMOS晶体管P3的漏极电连接；传输晶体管N8的漏极与NMOS晶体管N2和PMOS晶体管P4的漏极电连接；VDD与PMOS晶体管P1、P2的源极电连接；NMOS晶体管N1、N2、N5、N6的源极接地。
PMOS晶体管P1的漏极与PMOS晶体管P3的源极、NMOS晶体管N3的漏极电连接，并且PMOS晶体管P1的栅极与NMOS晶体管N4的源极、NMOS晶体管N6的漏极电连接；PMOS晶体管P2的漏极与PMOS晶体管P4的源极、NMOS晶体管N4的漏极电连接，并且PMOS晶体管P2的栅极与NMOS晶体管N3的源极、NMOS晶体管N5的漏极电连接；PMOS晶体管P3的漏极与NMOS晶体管N1的漏极、NMOS晶体管N2的栅极、PMOS晶体管P4的栅极、NMOS晶体管N6的栅极电连接，并且PMOS晶体管P3的栅极与NMOS晶体管N2的漏极、PMOS晶体管P4的漏极、NMOS晶体管N5的栅极、NMOS晶体管N1的栅极电连接；PMOS晶体管P4的漏极与NMOS晶体管N2的漏极、NMOS晶体管N1的栅极、PMOS晶体管P3的栅极、NMOS晶体管N5的栅极电连接，并且PMOS晶体管P4的栅极与NMOS晶体管N1的漏极、PMOS晶体管P3的漏极、NMOS晶体管N6的栅极、NMOS晶体管N2的栅极电连接。
NMOS晶体管N1的漏极与PMOS晶体管P3的漏极、PMOS晶体管P4的栅极、NMOS晶体管N2的栅极、NMOS晶体管N6的栅极电连接，并且NMOS晶体管N1的栅极与PMOS晶体管P3的栅极、PMOS晶体管P4的漏极、NMOS晶体管N5的栅极、NMOS晶体管N2的漏极电连接；NMOS晶体管N2的漏极与PMOS晶体管P4的漏极、PMOS晶体管P3的栅极、NMOS晶体管N1的栅极、NMOS晶体管N5的栅极电连接，并且NMOS晶体管N2的栅极与PMOS晶体管P4的栅极、PMOS晶体管P3的漏极、NMOS晶体管N6的栅极、NMOS晶体管N1的漏极电连接；NMOS晶体管N3的漏极与PMOS晶体管P1的漏极电连接，NMOS晶体管N3的源极与PMOS晶体管P2的栅极、NMOS晶体管N5的漏极电连接，并且NMOS晶体管N3的栅极与VDD电连接；NMOS晶体管N4的漏极与PMOS晶体管P2的漏极电连接，NMOS晶体管N4的源极与PMOS晶体管P1的栅极、NMOS晶体管N6的漏极电连接，并且NMOS晶体管N4的栅极与VDD电连接；NMOS晶体管N5的漏极与NMOS晶体管N3的源极、PMOS晶体管P2的栅极电连接，并且NMOS晶体管N5的栅极与PMOS晶体管P4的漏极、NMOS晶体管N2的漏极电连接；NMOS晶体管N6的漏极与NMOS晶体管N4的源极、PMOS晶体管P1的栅极电连接，并且NMOS晶体管N6的栅极与PMOS晶体管P3的漏极、NMOS晶体管N1的漏极电连接。
所有MOS晶体管的栅长均为65nm，其中PMOS晶体管的栅宽均为80nm，NMOS晶体管N3、N4栅宽为80nm，N1、N2、N5、N6栅宽为280nm，传输管N7、N8栅宽为140nm。
上述基于源隔离与极性加固技术的RHBD-12T抗辐照SRAM存储单元的原理如下：在保持阶段，位线BL和BLB都预充到高电平，字线WL为低电平，电路内部保持初始的状态，电路不工作。当在读数据阶段，位线BL和BLB都预充到高电平，字线WL为高电平，传输晶体管N7、N8打开；如果该单元电路存储的数据为‘0’，则“Q＝S0＝0、QB＝S1＝1”；那么BL通过晶体管N7、N1向地放电，使得位线BL和BLB产生电压差，然后通过灵敏放大器读出数据；如果该单元电路存储的数据为‘1’，则“Q＝S0＝1、QB＝S1＝0”那么BLB通过N8与N2向地放电，使得位线BL和BLB产生电压差，然后通过灵敏放大器读出数据。在写入数据阶段，字线WL为高电平，如果BL为高电平，BLB为低电平，那么通过传输晶体管N7向存储节点Q点与S0点写‘1’；如果BL为低电平，BLB为高电平，那么通过传输晶体管N8向存储节点QB与S1写‘0’。
对于电路结构的抗辐照性能分析，假设电路存储数据为“Q＝S0＝0、QB＝S1＝1”，如果电路的存储节点受到粒子轰击，由于电路节点S0和S1均由NMOS晶体管包围，根据极性加固原理，空间粒子轰击敏感节点(关闭NMOS晶体管的漏端)，在节点只能产生“1-0”的电压脉冲，电压脉冲无法改变S0数据，故不影响其他晶体管的开关状态，这使得其他存储节点数据避免发生翻转。
对于节点Q来说，其上拉晶体管为P1和P3，二者串联并且采用了源隔离加固技术，使Q点存储的数据很难翻转为‘1’，晶体管P4、N2、N6的开关状态保持不变，故其他存储节点数据不会发生翻转。
当节点QB翻转为‘0’时，P3开启，此时S1数据不变，P1仍然为关闭状态，故节点Q存储的数据不变。同时节点S0和节点Q点使P2、P4处于开启状态，因此节点QB数据恢复为‘1’。同理节点S1发生数据翻转后亦可以恢复至初始状态。如果是其他非关键节点受到粒子的轰击，那么存储单元更加不易受到影响。
由此可见，本发明实施例提供的RHBD-12T抗辐照SRAM存储单元只有两个敏感存储节点，能够容忍所有单节点数据发生翻转，显著提高了单元电路的抗SEU能力。
设置仿真条件为Corner：TT；Temperature：27℃；VDD：1.2V，本实施例的RHBD-12T抗辐照SRAM存储单元的时序波形图如图7所示；本实施例的RHBD-12T抗辐照SRAM存储单元的敏感节点在不同时刻双指数电流源脉冲注入的瞬态波形仿真图如图8所示；本实施例的RHBD-12T抗辐照SRAM存储单元与其他典型SRAM单元电路的HSNM、RSNM、WSNM对比图如图9所示；利用三维仿真软件对RHBD-12T抗辐照SRAM存储单元的敏感节点进行电荷注入的仿真，假设电路存储数据为“Q＝S0＝0、QB＝S1＝1”，浮节点“A＝0、B＝1”，选用的轰击角度为θ＝0°(垂直轰击)，轰击位置为关闭晶体管的漏端(N6漏：S1、N2漏：QB、P0漏：A、P3漏：Q)，仿真结果如图10所示。
设置与上述一致的仿真条件，本实施例所提供的RHBD-12T抗辐照SRAM存储单元和现有技术SRAM单元电路的读写时间和功耗仿真对比表如下表所示：
仿真对照表
单元 读延迟(ps) 写延迟(ps) 功耗(μW)
DICE 60.8 27.3 21.79
Quatro 119.2 388.02 15.19
SEA-14T 100.4 39.7 15.09
RHPD-12T 57.5 20.4 15.27
QUCCE-12T 44.61 34.7 15.28
RHBD-12T 44.2 34.8 15.44
设置与上述一致的仿真条件，本实施例所提供的RHBD-12T抗辐照SRAM存储单元临界电荷对比表如下表所示：
临界电荷对比表
电路名称 临界电荷(fC)
Quatro 9.96
QUCCE-12T 18.95
RHPD-12T 32.61
DICE >50
SEA-14T >50
RHBD12T >50
临界电荷为电路节点数据发生翻转前所能收集的最大电荷量，该数值越大，则说明电路抵抗SEU的能力越强。
本实施例的存储单元使用两个尺寸较大的下拉管N1、N2，在读取数据的过程中，位线通过传输晶体管N1、N7或者N2、N8进行放电，由于晶体管N1、N2较强的驱动能力，有着较快的读速度。仿真结果表明，相较于现有技术中的五种SRAM单元，本发明保持噪声容限HSNM最为突出，抗SEU性能也展现出了较大的优势。
如图11所示，在前述基于源隔离与极性加固技术的RHBD-12T抗辐照SRAM存储单元的基础上，提供了基于源隔离与极性加固技术的RHBD-12T抗辐照SRAM存储芯片，该存储芯片由RHBD-12T抗辐照SRAM存储单元的电路封装而成，所述存储芯片的引脚包括：第一引脚，其通过字线WL与晶体管N7、N8的栅极电连接；第二引脚，其通过位线BL与晶体管N7的源极电连接；第三引脚，其通过位线BLB与晶体管N8的源极电连接。
封装成芯片的模式，更易于RHBD-12T抗辐照SRAM存储单元的推广和应用。
在前述基于源隔离与极性加固技术的RHBD-12T抗辐照SRAM存储单元的基础上，提供了基于源隔离与极性加固技术的RHBD-12T抗辐照SRAM存储模块，所述存储模块包括：D-12T抗辐照SRAM存储单元的电路，所述存储模块包括：晶体管N7、N8的栅极电连接字线WL，由此引出第一连接端；晶体管N7的源极电连接位线BL，由此引出第二连接端；晶体管N8的源极电连接位线BLB，由此引出第三连接端。
设置成模块的模式，方便本领域技术人员快速使用，只需要参照产品说明书，对模块的连接端进行线路连接即可。
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。

Claims (10)

1.基于源隔离与极性加固技术的RHBD-12T抗辐照SRAM存储单元，其特征在于，其包括：
PMOS晶体管P1；
PMOS晶体管P2，P2的源极与P1的源极电连接；
PMOS晶体管P3，P3的源极与P1的漏极电连接；
PMOS晶体管P4，P4的源极与P2的漏极电连接，P4的漏极与P3的栅极电连接，P4的栅极与P3的漏极电连接；
NMOS晶体管N1，N1的漏极与P3的漏极、P4的栅极电连接，N1的栅极与P3的栅极、P4的漏极电连接；
NMOS晶体管N2，N2的源极与N1的源极电连接，N2的漏极与P4的漏极、P3的栅极、N1的栅极电连接，N2的栅极与P4的栅极、P3的漏极、N1的漏极电连接；
NMOS晶体管N3，N3的源极与P2的栅极电连接，N3的漏极与P1的漏极电连接，N3的栅极与P2的源极、P1的源极电连接；
NMOS晶体管N4，N4的源极与P1的栅极电连接，N4的漏极与P2的漏极电连接，N4的栅极与N3的栅极、P2的源极、P1的源极电连接；
NMOS晶体管N5，N5的源极与N2的源极、N1的源极电连接，N5的漏极与N3的源极、P2的栅极电连接，N5的栅极与P4的漏极、N2的漏极、P3的栅极、N1的栅极电连接；
NMOS晶体管N6，N6的源极与N5的源极、N2的源极、N1的源极电连接，N6的漏极与N4的源极、P1的栅极电连接，N6的栅极与P3的漏极、N2的栅极、P4的栅极、P3的漏极、N1的漏极电连接；
NMOS晶体管N7，N7的漏极与N1的漏极、P3的漏极电连接，N7的源极与位线BL电连接，N7的栅极与字线WL电连接；
NMOS晶体管N8，N8的漏极与N2的漏极、P4的漏极电连接，N8的源极与位线BLB电连接，N8的栅极与字线WL电连接；
晶体管P1、P2的源极共接VDD，晶体管N1、N2、N5、N6的源极共接地，晶体管P1～P4和N3、N4作为上拉管，晶体管N1、N2、N5、N6作为下拉管；晶体管N1和P3构成一个反相器，晶体管N2和P4构成另一个反相器，两个反相器交叉耦合；两个主存储节点Q与QB通过N7与N8分别与位线BL和位线BLB相连，晶体管N7、N8由字线WL控制。
2.根据权利要求1所述的基于源隔离与极性加固技术的RHBD-12T抗辐照SRAM存储单元，其特征在于，所有晶体管的栅长均为65nm，其中，晶体管P1～P4的栅宽为80nm，晶体管N3、N4栅宽为80nm，晶体管N1、N2、N5、N6的栅宽为280nm，晶体管N7、N8的栅宽为140nm。
3.根据权利要求1所述的基于源隔离与极性加固技术的RHBD-12T抗辐照SRAM存储单元，其特征在于，所述存储单元处于保持阶段时，位线BL和位线BLB预充到高电平，字线WL为低电平，所述存储单元内部保持初始的状态且不工作。
4.根据权利要求1所述的基于源隔离与极性加固技术的RHBD-12T抗辐照SRAM存储单元，其特征在于，所述存储单元处于读数据阶段时，位线BL和位线BLB预充到高电平，字线WL为高电平，晶体管N7、N8打开。
5.根据权利要求4所述的基于源隔离与极性加固技术的RHBD-12T抗辐照SRAM存储单元，其特征在于，若所述存储单元存储的数据为‘0’，则“Q＝S0＝0、QB＝S1＝1”；位线BL通过晶体管N7、N1向地放电，令位线BL和位线BLB产生电压差，通过灵敏放大器读出数据。
6.根据权利要求4所述的基于源隔离与极性加固技术的RHBD-12T抗辐照SRAM存储单元，其特征在于，若所述存储单元存储的数据为‘1’，则“Q＝S0＝1、QB＝S1＝0”；位线BLB通过晶体管N8、N2向地放电，令位线BL和位线BLB产生电压差，通过灵敏放大器读出数据。
7.根据权利要求1所述的基于源隔离与极性加固技术的RHBD-12T抗辐照SRAM存储单元，其特征在于，所述存储单元处于写入数据阶段，字线WL为高电平，若位线BL为高电平，位线BLB为低电平，则通过晶体管N7向存储节点Q与S0写‘1’。
8.根据权利要求1所述的基于源隔离与极性加固技术的RHBD-12T抗辐照SRAM存储单元，其特征在于，所述存储单元处于写入数据阶段，字线WL为高电平，若位线BL为低电平，位线BLB为高电平，则通过晶体管N8向存储节点QB与S1写‘0’。
9.基于源隔离与极性加固技术的RHBD-12T抗辐照SRAM存储芯片，其特征在于，其采用如权利要求1-8中任意一项所述的基于源隔离与极性加固技术的RHBD-12T抗辐照SRAM存储单元的电路封装而成，所述存储芯片的引脚包括：
第一引脚，其通过字线WL与晶体管N7、N8的栅极电连接；
第二引脚，其通过位线BL与晶体管N7的源极电连接；
第三引脚，其通过位线BLB与晶体管N8的源极电连接。
10.基于源隔离与极性加固技术的RHBD-12T抗辐照SRAM存储模块，其采用如权利要求1-8中任意一项所述的基于源隔离与极性加固技术的RHBD-12T抗辐照SRAM存储单元的电路，所述存储模块包括：
晶体管N7、N8的栅极电连接字线WL，由此引出第一连接端；
晶体管N7的源极电连接位线BL，由此引出第二连接端；
晶体管N8的源极电连接位线BLB，由此引出第三连接端。
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