CN114496026A - 一种基于极性加固技术的抗辐照sram存储电路 - Google Patents
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Abstract
本发明公开了一种基于极性加固技术的抗辐照SRAM存储电路，包括八个NMOS晶体管和六个PMOS晶体管，PMOS晶体管P3和P4交叉耦合，NMOS晶体管N3、N4和PMOS晶体管P1、P2作为上拉管，NMOS晶体管N1、N2、N5、N6作为下拉管；两个主存储节点Q与QN通过NMOS晶体管N8与N7分别与位线BL和BLB相连，两个冗余存储节点S1与S0通过PMOS晶体管P6与P5分别与位线BL和BLB相连，NMOS晶体管N7、N8由字线WL控制，PMOS晶体管P5、P6由字线WLB控制。上述电路能够提高SRAM存储单元的稳定性，并提高单元抗单粒子翻转能力。
Description
技术领域
本发明涉及集成电路设计技术领域，尤其涉及一种基于极性加固技术的抗辐照SRAM存储电路。
背景技术
随着科技进步，静态随机存储器(Static Random Access Memory，SRAM)已被广泛应用于各种航天电子领域，抗辐射设计成为了航天集成电路领域进一步发展的必由之路。随着航天任务复杂度的提升，就要求设计制造出更低功耗、更高集成度、更高抗辐射性能的集成电路，伴随着集成度越来越高，SRAM受到单粒子效应(Single Event Effects，SET)的影响导致单粒子翻转(Single Event Upset，SEU)的概率越来越高。单粒子效应即是单个高能粒子(质子、中子、α粒子以及重离子等)击中微电子器件的敏感部位，然后沿其路径的感应电荷通过漂移过程有效地收集和积累，一旦累积电荷产生的瞬态电压脉冲高于电路的开关阈值，该敏感节点中的存储值将会改变，造成电路的暂时性或永久性损伤，故抗SEU已经成为科研工作者不可忽略的一个问题。
发明内容
本发明的目的是提供一种基于极性加固技术的抗辐照SRAM存储电路，该电路能够提高SRAM存储单元的稳定性，并提高单元抗单粒子翻转(Single Event Upset，缩写为SEU)能力。
本发明的目的是通过以下技术方案实现的：
一种基于极性加固技术的抗辐照SRAM存储电路，所述电路包括八个NMOS晶体管和六个PMOS晶体管，八个NMOS晶体管依次记为N1～N8，六个PMOS晶体管依次记为P1～P6，其中：
PMOS晶体管P3和P4具有交叉耦合结构，即PMOS晶体管P3的栅极与PMOS晶体管P4的漏极电连接，PMOS晶体管P4的栅极与PMOS晶体管P3的漏极电连接，使得对主存储节点Q、QN的数据进行锁存；NMOS晶体管N3、N4作为上拉管，开启冗余存储节点S0、S1节点对电源通路；NMOS晶体管N1、N2、N5、N6作为下拉管，其中NMOS晶体管N1、N2开启主存储节点Q、QN对地通路，NMOS晶体管N5、N6开启冗余存储节点S0、S1对地通路；
两个主存储节点Q与QN通过NMOS晶体管N8与N7分别与位线BL和BLB相连，两个冗余存储节点S1与S0通过PMOS晶体管P6与P5分别与位线BL和BLB相连，其中：
NMOS晶体管N7、N8由字线WL控制，PMOS晶体管P5、P6由字线WLB控制；
位线BL与NMOS晶体管N8与PMOS晶体管P6的源极电连接，位线BLB与NMOS晶体管N7与PMOS晶体管P5的源极电连接；
字线WL与NMOS晶体管N7和N8的栅极电连接，字线WLB与PMOS晶体管P5和P6的栅极电连接；
NMOS晶体管N7的漏极与NMOS晶体管N2的漏极电连接，NMOS晶体管N8的漏极与NMOS晶体管N1的漏极电连接；PMOS晶体管P5的源极与NMOS晶体管N1的栅极电连接，PMOS晶体管P6的源极与NMOS晶体管N2的栅极电连接；
电源VDD与PMOS晶体管P1、P2的源极、以及NMOS晶体管N3、N4的漏极电连接；
NMOS晶体管N1、N2、N5、N6的源极均接地。
由上述本发明提供的技术方案可以看出，上述电路能够提高SRAM存储单元的稳定性，并提高单元抗单粒子翻转能力。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域的普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他附图。
图1为本发明实施例提供的基于极性加固技术的抗辐照SRAM存储电路结构示意图；
图2为本发明实施例所提供的SRAM存储电路的时序波形图；
图3为本发明实施例所提供的SRAM存储电路在不同时刻不同节点受到双指数电流源脉冲注入的瞬态波形仿真图。
具体实施方式
下面结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例，这并不构成对本发明的限制。基于本发明的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明的保护范围。
如图1所示为本发明实施例提供的基于极性加固技术的抗辐照SRAM存储电路结构示意图，所述电路包括八个NMOS晶体管和六个PMOS晶体管，八个NMOS晶体管依次记为N1～N8，六个PMOS晶体管依次记为P1～P6，其中：
PMOS晶体管P3和P4具有交叉耦合结构，即PMOS晶体管P3的栅极与PMOS晶体管P4的漏极电连接，PMOS晶体管P4的栅极与PMOS晶体管P3的漏极电连接，使得对主存储节点Q、QN的数据进行锁存；NMOS晶体管N3、N4作为上拉管，开启冗余存储节点S0、S1节点对电源通路；NMOS晶体管N1、N2、N5、N6作为下拉管，其中NMOS晶体管N1、N2开启主存储节点Q、QN对地通路，NMOS晶体管N5、N6开启冗余存储节点S0、S1对地通路；
两个主存储节点Q与QN通过NMOS晶体管N8与N7分别与位线BL和BLB相连，两个冗余存储节点S1与S0通过PMOS晶体管P6与P5分别与位线BL和BLB相连，其中：
NMOS晶体管N7、N8由字线WL控制，PMOS晶体管P5、P6由字线WLB控制；
位线BL与NMOS晶体管N8与PMOS晶体管P6的源极电连接，位线BLB与NMOS晶体管N7与PMOS晶体管P5的源极电连接；
字线WL与NMOS晶体管N7和N8的栅极电连接，字线WLB与PMOS晶体管P5和P6的栅极电连接；
NMOS晶体管N7的漏极与NMOS晶体管N2的漏极电连接，NMOS晶体管N8的漏极与NMOS晶体管N1的漏极电连接；PMOS晶体管P5的源极与NMOS晶体管N1的栅极电连接，PMOS晶体管P6的源极与NMOS晶体管N2的栅极电连接；
电源VDD与PMOS晶体管P1、P2的源极、以及NMOS晶体管N3、N4的漏极电连接；
NMOS晶体管N1、N2、N5、N6的源极均接地。
具体实现中，各晶体管的具体连接关系为：
PMOS晶体管P1的漏极与PMOS晶体管P3的源极电连接，并且PMOS晶体管P1的栅极与NMOS晶体管N1的栅极、PMOS晶体管P5的源极电连接；
PMOS晶体管P2的漏极与PMOS晶体管P4的源极电连接，并且PMOS晶体管P2的栅极与NMOS晶体管N2的栅极、PMOS晶体管P6的源极电连接；
PMOS晶体管P3的漏极与NMOS晶体管N1的漏极电连接，并且PMOS晶体管P3的栅极与NMOS晶体管N3的栅极、NMOS晶体管N7的漏极、PMOS晶体管P4的漏极电连接；
PMOS晶体管P4的漏极与NMOS晶体管N2的漏极电连接，并且PMOS晶体管P4的栅极与NMOS晶体管N4的栅极、PMOS晶体管P3的漏极、NMOS晶体管N8的漏极电连接；
PMOS晶体管P5的源极与NMOS晶体管N1的栅极、PMOS晶体管P1的栅极、NMOS晶体管N5的漏极、NMOS晶体管N6的栅极电连接；
PMOS晶体管P6的源极与NMOS晶体管N2的栅极、PMOS晶体管P2的栅极、NMOS晶体管N6的漏极、NMOS晶体管N5的栅极电连接；
NMOS晶体管N1的漏极与PMOS晶体管P3的漏极、PMOS晶体管P4的栅极、NMOS晶体管N4的栅极、NMOS晶体管N8的漏极电连接，并且NMOS晶体管N1的栅极与PMOS晶体管P1的栅极、PMOS晶体管P5的源极、NMOS晶体管N6的栅极、NMOS晶体管N5的漏极电连接；
NMOS晶体管N2的漏极与PMOS晶体管P4的漏极、PMOS晶体管P3的栅极、NMOS晶体管N3的栅极、NMOS晶体管N7的漏极电连接，并且NMOS晶体管N2的栅极与PMOS晶体管P2的栅极、PMOS晶体管P6的源极、NMOS晶体管N5的栅极、NMOS晶体管N6的漏极电连接；
NMOS晶体管N3的源极与NMOS晶体管N1的栅极、NMOS晶体管N5的漏极、PMOS晶体管P5的源极电连接，并且NMOS晶体管N3的栅极与PMOS晶体管P3的栅极、NMOS晶体管N2的漏极、NMOS晶体管N6的漏极电连接；
NMOS晶体管N4的源极与NMOS晶体管N2的栅极、NMOS晶体管N6的漏极、PMOS晶体管P6的源极电连接，并且NMOS晶体管N4的栅极与PMOS晶体管P4的栅极、NMOS晶体管N1的漏极、NMOS晶体管N8的漏极电连接；
NMOS晶体管N5的漏极与NMOS晶体管N3的源极、NMOS晶体管N1的栅极、PMOS晶体管P5的源极电连接，并且NMOS晶体管N5的栅极与PMOS晶体管P2的栅极、NMOS晶体管N2的栅极、PMOS晶体管P6的源极、NMOS晶体管N6的漏极电连接；
NMOS晶体管N6的漏极与NMOS晶体管N4的源极、NMOS晶体管N2的栅极、PMOS晶体管P6的源极电连接，并且NMOS晶体管N6的栅极与PMOS晶体管P1的栅极、NMOS晶体管N1的栅极、PMOS晶体管P5的源极、NMOS晶体管N5的漏极电连接；
NMOS晶体管N7的漏极与NMOS晶体管N2的漏极、NMOS晶体管N3的栅极、PMOS晶体管P3的栅极电连接；
NMOS晶体管N8的漏极与NMOS晶体管N1的漏极、NMOS晶体管N4的栅极、PMOS晶体管P4的栅极电连接。
基于上述电路的结构：
在保持阶段，位线BL和BLB都预充到高电平，字线WL为低电平，字线WLB为高电平，电路内部保持初始状态，电路不工作；
在读数据阶段，位线BL和BLB都预充到高电平，字线WL为高电平，字线WLB为低电平，作为传输晶体管的P5、P6、N7与N8打开；如果电路存储的数据为‘0’，则“Q＝S1＝0、QN＝S0＝1”，那么位线BL通过晶体管P6与N6，以及晶体管N8与N1向地放电，使得位线BL产生电压差，然后通过灵敏放大器读出数据；如果电路存储的数据为‘1’，则“Q＝S1＝1、QN＝S0＝0”，那么位线BLB通过晶体管P5与N5，以及晶体管N7、N2与N4向地放电，使得位线BLB产生电压差，然后通过灵敏放大器读出数据；
在写入数据阶段，字线WL为高电平，字线WLB为低电平，如果位线BL为高电平，位线BLB为低电平，那么通过晶体管N8和P6分别向存储节点Q与S1写‘1’；如果位线BL为低电平，位线BLB为高电平，那么通过晶体管N7和P5分别向存储节点QN与S0写‘1’。
具体实现中，在写入数据阶段，因为通过传输晶体管N8与P6、N7与P5同时向内部节点Q\S1与QN\S0写入数据，使得存储节点更容易被写入数据，这样写入的速度会大大提高，同时由于写入速度的提高从而使电路的功耗降低。
另外，所有晶体管的栅长均为65nm，其中：
PMOS晶体管P1、P2、P3、P4的栅宽为150nm；
NMOS晶体管N1、N2、N5、N6的栅宽为200nm，NMOS晶体管N3、N4的栅宽为75nm；
其余晶体管的栅宽均为140nm。
如图2所示为本发明实施例所提供的SRAM存储电路的时序波形图，具体仿真条件为：Corner：TT；Temperature：27℃；VDD：1.2V，由图2可知：字线WL打开之前，位线BL、BLB保持高电平，实现位线预充信号保持；开启字线WL之后，位线BL、BLB分别变为高低电平交替。从波形可以直观看出：字线WL与WLB的信号是反向信号，同时观察得知，Q与S1节点的存储信息保持一致，QN与S0节点的存储信息保持一致。
如图3所示为本发明实施例所提供的SRAM存储电路在不同时刻不同节点受到双指数电流源脉冲注入的瞬态波形仿真图，具体仿真条件为：VDD：1.2V，由图3可知：读写操作设置与图2设置保持一致，在10ns分别使用双指数电流源脉冲对主存储节点Q、QN进行轰击，观察得到，Q与QN节点快速的恢复到原来的存储数据，电平同样处于轰击前的水平；20ns时分别对冗余存储节点S0、S1和QN进行轰击，观察得电路仍可以抵御轰击电流的干扰，并且在两次轰击过程中，存储在Q和QN的存储信息并未发生泄露或翻转，则可以得出结论，本发明实施例所述电路可以实现抗辐照设计的要求。
值得注意的是，本发明实施例中未作详细描述的内容属于本领域专业技术人员公知的现有技术。
综上所述，基于本申请实施例所述电路的结构，当只考虑电路结构对抗辐照性能的提升时，如果电路的存储节点受到粒子轰击，由于存储节点S0和S1均由PMOS晶体管包围，根据极性加固原理，空间粒子轰击敏感节点PMOS管，在节点仅产生“0-1”的电压脉冲，而该脉冲由于栅电容的存在不能影响其他晶体管的状态，这使得外部存储节点S0和S1有效避免发生翻转，同时S0和S1节点数据的稳定保证了内部存储节点Q和QN可以在发生翻转后恢复至初始状态，从而使得电路抗SEU的能力得到了提高，如果是其他非关键节点受到粒子的轰击，那么存储单元更加不易受到影响。
以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明披露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求书的保护范围为准。本文背景技术部分公开的信息仅仅旨在加深对本发明的总体背景技术的理解，而不应当被视为承认或以任何形式暗示该信息构成已为本领域技术人员所公知的现有技术。
Claims (4)
1.一种基于极性加固技术的抗辐照SRAM存储电路，其特征在于，所述电路包括八个NMOS晶体管和六个PMOS晶体管，八个NMOS晶体管依次记为N1～N8，六个PMOS晶体管依次记为P1～P6，其中：
PMOS晶体管P3和P4具有交叉耦合结构，即PMOS晶体管P3的栅极与PMOS晶体管P4的漏极电连接，PMOS晶体管P4的栅极与PMOS晶体管P3的漏极电连接，使得对主存储节点Q、QN的数据进行锁存；NMOS晶体管N3、N4作为上拉管，开启冗余存储节点S0、S1节点对电源通路；NMOS晶体管N1、N2、N5、N6作为下拉管，其中NMOS晶体管N1、N2开启主存储节点Q、QN对地通路，NMOS晶体管N5、N6开启冗余存储节点S0、S1对地通路；
两个主存储节点Q与QN通过NMOS晶体管N8与N7分别与位线BL和BLB相连，两个冗余存储节点S1与S0通过PMOS晶体管P6与P5分别与位线BL和BLB相连，其中：
NMOS晶体管N7、N8由字线WL控制，PMOS晶体管P5、P6由字线WLB控制；
位线BL与NMOS晶体管N8与PMOS晶体管P6的源极电连接，位线BLB与NMOS晶体管N7与PMOS晶体管P5的源极电连接；
字线WL与NMOS晶体管N7和N8的栅极电连接，字线WLB与PMOS晶体管P5和P6的栅极电连接；
NMOS晶体管N7的漏极与NMOS晶体管N2的漏极电连接，NMOS晶体管N8的漏极与NMOS晶体管N1的漏极电连接；PMOS晶体管P5的源极与NMOS晶体管N1的栅极电连接，PMOS晶体管P6的源极与NMOS晶体管N2的栅极电连接；
电源VDD与PMOS晶体管P1、P2的源极、以及NMOS晶体管N3、N4的漏极电连接；
NMOS晶体管N1、N2、N5、N6的源极均接地。
2.根据权利要求1所述基于极性加固技术的抗辐照SRAM存储电路，其特征在于，各晶体管的具体连接关系为：
PMOS晶体管P1的漏极与PMOS晶体管P3的源极电连接，并且PMOS晶体管P1的栅极与NMOS晶体管N1的栅极、PMOS晶体管P5的源极电连接；
PMOS晶体管P2的漏极与PMOS晶体管P4的源极电连接，并且PMOS晶体管P2的栅极与NMOS晶体管N2的栅极、PMOS晶体管P6的源极电连接；
PMOS晶体管P3的漏极与NMOS晶体管N1的漏极电连接，并且PMOS晶体管P3的栅极与NMOS晶体管N3的栅极、NMOS晶体管N7的漏极、PMOS晶体管P4的漏极电连接；
PMOS晶体管P4的漏极与NMOS晶体管N2的漏极电连接，并且PMOS晶体管P4的栅极与NMOS晶体管N4的栅极、PMOS晶体管P3的漏极、NMOS晶体管N8的漏极电连接；
PMOS晶体管P5的源极与NMOS晶体管N1的栅极、PMOS晶体管P1的栅极、NMOS晶体管N5的漏极、NMOS晶体管N6的栅极电连接；
PMOS晶体管P6的源极与NMOS晶体管N2的栅极、PMOS晶体管P2的栅极、NMOS晶体管N6的漏极、NMOS晶体管N5的栅极电连接；
NMOS晶体管N1的漏极与PMOS晶体管P3的漏极、PMOS晶体管P4的栅极、NMOS晶体管N4的栅极、NMOS晶体管N8的漏极电连接，并且NMOS晶体管N1的栅极与PMOS晶体管P1的栅极、PMOS晶体管P5的源极、NMOS晶体管N6的栅极、NMOS晶体管N5的漏极电连接；
NMOS晶体管N2的漏极与PMOS晶体管P4的漏极、PMOS晶体管P3的栅极、NMOS晶体管N3的栅极、NMOS晶体管N7的漏极电连接，并且NMOS晶体管N2的栅极与PMOS晶体管P2的栅极、PMOS晶体管P6的源极、NMOS晶体管N5的栅极、NMOS晶体管N6的漏极电连接；
NMOS晶体管N3的源极与NMOS晶体管N1的栅极、NMOS晶体管N5的漏极、PMOS晶体管P5的源极电连接，并且NMOS晶体管N3的栅极与PMOS晶体管P3的栅极、NMOS晶体管N2的漏极、NMOS晶体管N6的漏极电连接；
NMOS晶体管N4的源极与NMOS晶体管N2的栅极、NMOS晶体管N6的漏极、PMOS晶体管P6的源极电连接，并且NMOS晶体管N4的栅极与PMOS晶体管P4的栅极、NMOS晶体管N1的漏极、NMOS晶体管N8的漏极电连接；
NMOS晶体管N5的漏极与NMOS晶体管N3的源极、NMOS晶体管N1的栅极、PMOS晶体管P5的源极电连接，并且NMOS晶体管N5的栅极与PMOS晶体管P2的栅极、NMOS晶体管N2的栅极、PMOS晶体管P6的源极、NMOS晶体管N6的漏极电连接；
NMOS晶体管N6的漏极与NMOS晶体管N4的源极、NMOS晶体管N2的栅极、PMOS晶体管P6的源极电连接，并且NMOS晶体管N6的栅极与PMOS晶体管P1的栅极、NMOS晶体管N1的栅极、PMOS晶体管P5的源极、NMOS晶体管N5的漏极电连接；
NMOS晶体管N7的漏极与NMOS晶体管N2的漏极、NMOS晶体管N3的栅极、PMOS晶体管P3的栅极电连接；
NMOS晶体管N8的漏极与NMOS晶体管N1的漏极、NMOS晶体管N4的栅极、PMOS晶体管P4的栅极电连接。
3.根据权利要求1所述基于极性加固技术的抗辐照SRAM存储电路，其特征在于，基于所述电路的结构：
在保持阶段，位线BL和BLB都预充到高电平，字线WL为低电平，字线WLB为高电平，电路内部保持初始状态，电路不工作；
在读数据阶段，位线BL和BLB都预充到高电平，字线WL为高电平，字线WLB为低电平，作为传输晶体管的P5、P6、N7与N8打开；如果电路存储的数据为‘0’，则“Q＝S1＝0、QN＝S0＝1”，那么位线BL通过晶体管P6与N6，以及晶体管N8与N1向地放电，使得位线BL产生电压差，然后通过灵敏放大器读出数据；如果电路存储的数据为‘1’，则“Q＝S1＝1、QN＝S0＝0”，那么位线BLB通过晶体管P5与N5，以及晶体管N7、N2与N4向地放电，使得位线BLB产生电压差，然后通过灵敏放大器读出数据；
在写入数据阶段，字线WL为高电平，字线WLB为低电平，如果位线BL为高电平，位线BLB为低电平，那么通过晶体管N8和P6分别向存储节点Q与S1写‘1’；如果位线BL为低电平，位线BLB为高电平，那么通过晶体管N7和P5分别向存储节点QN与S0写‘1’。
4.根据权利要求1所述基于极性加固技术的抗辐照SRAM存储电路，其特征在于，所有晶体管的栅长均为65nm，其中：
PMOS晶体管P1、P2、P3、P4的栅宽为150nm；
NMOS晶体管N1、N2、N5、N6的栅宽为200nm，NMOS晶体管N3、N4的栅宽为75nm；
其余晶体管的栅宽均为140nm。
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| CN202210081248.XA CN114496026A (zh) | 2022-01-24 | 2022-01-24 | 一种基于极性加固技术的抗辐照sram存储电路 |
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| CN202210081248.XA CN114496026A (zh) | 2022-01-24 | 2022-01-24 | 一种基于极性加固技术的抗辐照sram存储电路 |
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| CN114496026A true CN114496026A (zh) | 2022-05-13 |
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Family Applications (1)
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| CN202210081248.XA Pending CN114496026A (zh) | 2022-01-24 | 2022-01-24 | 一种基于极性加固技术的抗辐照sram存储电路 |
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Cited By (1)
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|---|---|---|---|---|
| CN115565578A (zh) * | 2022-09-28 | 2023-01-03 | 安徽大学 | 基于极性加固技术的抗辐射sram存储单元电路、芯片 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2015172412A1 (zh) * | 2014-05-16 | 2015-11-19 | 中国科学院微电子研究所 | 一种基于dice结构的改进sram存储单元 |
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-
2022
- 2022-01-24 CN CN202210081248.XA patent/CN114496026A/zh active Pending
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| CN115565578B (zh) * | 2022-09-28 | 2024-04-09 | 安徽大学 | 基于极性加固技术的抗辐射sram存储单元电路、芯片 |
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