CN114446349A - 一种基于极性加固技术的14t抗辐照sram存储电路 - Google Patents
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Abstract
本发明公开了一种基于极性加固技术的14T抗辐照SRAM存储电路，包括六个NMOS晶体管和八个PMOS晶体管，六个NMOS晶体管依次记为N1～N6，八个PMOS晶体管依次记为P1～P8，PMOS晶体管P3和P4交叉耦合，PMOS晶体管P1、P2作为上拉管，NMOS晶体管N1、N2、N3、N4和PMOS晶体管P5、P6作为下拉管；两个主存储节点Q与QN通过NMOS晶体管N5与N6分别与位线BL和BLB相连，两个冗余存储节点S0与S1通过PMOS晶体管P7与P8分别与位线BL和BLB相连。该电路能够提高存储单元写速度、降低单元功耗，并提高单元抗单粒子翻转SEU能力。
Description
技术领域
本发明涉及集成电路设计技术领域，尤其涉及一种基于极性加固技术的14T抗辐照SRAM存储电路。
背景技术
在空间环境下，高能量的质子、中子、α粒子、重离子等会击中微电子电路从而导致单粒子效应，而粒子撞击可能会导致电路的短暂破坏(例如逻辑状态的翻转)，也有可能会导致电路和设备的永久损伤。对于非永久类型，也可以被称为软错误，逻辑状态的翻转也被称之为单粒子翻转效应。
对于锁存器、触发器等时序单元来说，辐射环境中的高能粒子轰击电路的敏感节点，会在入射轨迹上淀积大量电荷，这些电荷被电路收集，引起单元存储状态发生反转，形成单粒子翻转效应(Single Event Upset，缩写为SEU)。随着集成电路的发展，无论是空间环境下的航天器还是地面微电子设备，抗辐射集成电路需求越来越高，而根据摩尔定律，集成电路的特征尺寸必然越来越小，电荷共享所产生的负面效果日渐凸显，因此为满足航天器等对集成电路抗辐射的需求，探究并分析电荷共享效应的物理机制和影响因素是十分必要的，而现有技术缺乏相应的解决方案。
发明内容
本发明的目的是提供一种基于极性加固技术的14T抗辐照SRAM存储电路，该电路能够提高存储单元写速度、降低单元功耗，并提高单元抗单粒子翻转(Single EventUpset，缩写为SEU)能力。
本发明的目的是通过以下技术方案实现的：
一种基于极性加固技术的14T抗辐照SRAM存储电路，所述电路包括六个NMOS晶体管和八个PMOS晶体管，六个NMOS晶体管依次记为N1～N6，八个PMOS晶体管依次记为P1～P8，其中：
两个主存储节点Q与QN通过NMOS晶体管N5与N6分别与位线BL和BLB相连，两个冗余存储节点S0与S1通过PMOS晶体管P8与P7分别与位线BL和BLB相连，其中：
NMOS晶体管N5、N6由字线WLB控制，PMOS晶体管P7与P8由字线WL控制；
位线BL与NMOS晶体管N5和PMOS晶体管P7的源极电连接，位线BLB与NMOS晶体管N6和PMOS晶体管P8的源极电连接；
字线WL与PMOS晶体管P7和P8的栅极电连接，字线WLB与NMOS晶体管N5和N6的栅极电连接；
NMOS晶体管N5的漏极与NMOS晶体管N1的栅极电连接，NMOS晶体管N6的漏极与NMOS晶体管N2的栅极电连接；PMOS晶体管P8的漏极与PMOS晶体管P3的漏极电连接，PMOS晶体管P7的漏极与PMOS晶体管P4的漏极电连接；
PMOS晶体管P3的栅极与PMOS晶体管P4的漏极相连接，同时PMOS晶体管P4的栅极与PMOS晶体管P3的漏极相连接，即PMOS晶体管P3、P4形成MOS管的交叉耦合结构；
冗余存储节点S0、S1分别连接PMOS晶体管P1、P2的栅极，PMOS晶体管P1、P2的源极连接到电路电源VDD，PMOS晶体管P1、P2的漏极连接到主存储节点Q、QN；故PMOS晶体管P1、P2起到主存储节点Q、QN的上拉晶体管的作用；
NMOS晶体管N1、N2的源极与冗余存储节点S0、S1连接，NMOS晶体管N1、N2的漏极与电路地信号VSS相连接，故NMOS晶体管N1、N2起到冗余存储节点S0、S1的下拉晶体管的作用；
同理，NMOS晶体管N3、N4的源极与主存储节点Q、QN连接，NMOS晶体管N3、N4的漏极与电路地信号VSS相连接，故NMOS晶体管N3、N4起到主存储节点Q、QN的下拉晶体管的作用；
电源VDD与PMOS晶体管P1、P2的源极电连接，且电源VDD与PMOS晶体管P3、P4的源极电连接；
NMOS晶体管N3、N4与NMOS晶体管N1、N2的漏极均接地。
由上述本发明提供的技术方案可以看出，上述电路可以在牺牲较小单元面积的情况下大幅度提高单元的写速度、降低单元的功耗，并提高单元抗单粒子翻转SEU的能力。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域的普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他附图。
图1为本发明实施例提供的基于极性加固技术的14T抗辐照SRAM存储电路结构示意图；
图2为本发明实施例所提供电路的时序波形图；
图3为本发明实施例所提供电路在不同时刻不同节点受到双指数电流源脉冲注入的瞬态波形仿真图。
具体实施方式
下面结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例，这并不构成对本发明的限制。基于本发明的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明的保护范围。
如图1所示为本发明实施例提供的基于极性加固技术的14T抗辐照SRAM存储电路结构示意图，所述电路主要包括六个NMOS晶体管和八个PMOS晶体管，六个NMOS晶体管依次记为N1～N6，八个PMOS晶体管依次记为P1～P8，其中：
两个主存储节点Q与QN通过NMOS晶体管N5与N6分别与位线BL和BLB相连，两个冗余存储节点S0与S1通过PMOS晶体管P8与P7分别与位线BL和BLB相连，其中：
NMOS晶体管N5、N6由字线WLB控制，PMOS晶体管P7与P8由字线WL控制；
位线BL与NMOS晶体管N5和PMOS晶体管P8的源极电连接，位线BLB与NMOS晶体管N6和PMOS晶体管P7的源极电连接；
字线WL与PMOS晶体管P7和P8的栅极电连接，字线WLB与NMOS晶体管N5和N6的栅极电连接；
NMOS晶体管N5的漏极与NMOS晶体管N1的栅极电连接，NMOS晶体管N6的漏极与NMOS晶体管N2的栅极电连接；PMOS晶体管P8的漏极与PMOS晶体管P3的漏极电连接，PMOS晶体管P7的漏极与PMOS晶体管P4的漏极电连接；
PMOS晶体管P3的栅极与PMOS晶体管P4的漏极相连接，同时PMOS晶体管P4的栅极与PMOS晶体管P3的漏极相连接，即PMOS晶体管P3、P4形成MOS管的交叉耦合结构；
冗余存储节点S0、S1分别连接PMOS晶体管P1、P2的栅极，PMOS晶体管P1、P2的源极连接到电路电源VDD，PMOS晶体管P1、P2的漏极连接到主存储节点Q、QN；故PMOS晶体管P1、P2起到主存储节点Q、QN的上拉晶体管的作用；
NMOS晶体管N1、N2的源极与冗余存储节点S0、S1连接，NMOS晶体管N1、N2的漏极与电路地信号VSS相连接，故NMOS晶体管N1、N2起到冗余存储节点S0、S1的下拉晶体管的作用；
同理，NMOS晶体管N3、N4的源极与主存储节点Q、QN连接，NMOS晶体管N3、N4的漏极与电路地信号VSS相连接，故NMOS晶体管N3、N4起到主存储节点Q、QN的下拉晶体管的作用；
电源VDD与PMOS晶体管P1、P2的源极电连接，且电源VDD与PMOS晶体管P3、P4的源极电连接；
NMOS晶体管N3、N4与NMOS晶体管N1、N2的漏极均接地。
基于上述结构的电路，如需保持信号，将字线WL与WLB分别置于0与1，PMOS晶体管P1、P2，以及NMOS晶体管N5、N6则处于关断状态，主存储节点Q、QN以及冗余存储节点S0、S1与位线BL、BLB的连接断开，Q节点存储信息与QN节点相反，使得NMOS晶体管N3、N4其中一个开启；由于上述的NMOS晶体管N3、N4具有交叉耦合的电路结构，使得主存储节点Q、QN中存储高电平的节点所对应的下拉管关闭，存储低电平的节点对应的下拉管开启，从而保持Q、QN节点的存储信号，同时S0与QN，S1与Q节点的存储信息保持相同信号；
实现抗辐照的原理，即是Q节点存储的信息与S0节点存储的信息电平相反，若Q节点存储高电平，对应S0节点则存储低电平；晶体管P5、N1与P4开启，对S0节点形成对地通路，同时对S1节点形成对电源通路，同时晶体管P1被S0节点内部低电平信号开启，从而开启Q节点的对电源通路；当Q节点受到外部辐照电流轰击的时候，可以将Q节点的电压突变拉回至正常水平，实现抗辐照设计。
如需读信息，则控制位线BL、BLB在字线WL、WLB开启之前均保持高电平，使得位线保持预充状态，对应字线WL、WLB开启门管，开启存储节点放电通路，将主存储节点Q、QN内部数据通过门管(即NMOS晶体管N5、N6)读取到位线BL、BLB中，实现存储信息的读出；
如需写入信息，则控制位线BL、BLB分别处于写入信息值以及写入信息值的反向信号，字线WL与WLB控制门管，即PMOS晶体管P1、P2，以及NMOS晶体管N5、N6开启,将位线BL、BLB中的电信号写入，实现存储信息的写入。
具体实现中，如图1所示，各晶体管的具体连接关系为：
PMOS晶体管P1的漏极与PMOS晶体管P6的栅极、NMOS晶体管N5的漏极、NMOS晶体管N1的栅极、NMOS晶体管N4的栅极以及NMOS晶体管N3的源极电连接；PMOS晶体管P1的栅极与PMOS晶体管P3的漏极、PMOS晶体管P5的源极以及PMOS晶体管P4的栅极电连接；
PMOS晶体管P2的漏极与PMOS晶体管P5的栅极、NMOS晶体管N2的栅极、NMOS晶体管N6的漏极、NMOS晶体管N4的源极以及NMOS晶体管N3的栅极电连接；PMOS晶体管P2的栅极与PMOS晶体管P3的栅极、PMOS晶体管P4的漏极以及PMOS晶体管P6的源极电连接；
PMOS晶体管P3的漏极与PMOS晶体管P5的源极、PMOS晶体管P4的栅极以及PMOS晶体管P8的漏极电连接；PMOS晶体管P3的栅极与PMOS晶体管P4的漏极、PMOS晶体管P6的源极以及PMOS晶体管P8的漏极电连接；
PMOS晶体管P4的漏极与PMOS晶体管P3的栅极、PMOS晶体管P7的漏极以及PMOS晶体管P6的源极电连接；PMOS晶体管P4的栅极与PMOS晶体管P3的漏极、PMOS晶体管P8的漏极以及PMOS晶体管P5的源极电连接；
PMOS晶体管P5的源极与PMOS晶体管P3的漏极、PMOS晶体管P8的漏极以及PMOS晶体管P4的栅极电连接；PMOS晶体管P5的漏极与NMOS晶体管N1的源极电连接；PMOS晶体管P5的栅极与PMOS晶体管P2的漏极、NMOS晶体管N2的栅极、NMOS晶体管N6的漏极、NMOS晶体管N4的源极以及NMOS晶体管N3的栅极电连接；
PMOS晶体管P6的源极与PMOS晶体管P4的漏极、PMOS晶体管P3的栅极以及PMOS晶体管P7的漏极电连接；PMOS晶体管P6的漏极与NMOS晶体管N2的源极电连接；PMOS晶体管P6的栅极与PMOS晶体管P1的漏极、NMOS晶体管N5的漏极、NMOS晶体管N1的栅极、NMOS晶体管N4的栅极以及NMOS晶体管N3的源极电连接；
PMOS晶体管P8的源极与位线BL电连接；PMOS晶体管P8的漏极与PMOS晶体管P3的漏极、PMOS晶体管P4的栅极以及PMOS晶体管P5的源极电连接；PMOS晶体管P8的栅极与字线WL电连接；
PMOS晶体管P7的源极与位线BLB电连接；PMOS晶体管P7的漏极与PMOS晶体管P4的漏极、PMOS晶体管P3的栅极以及PMOS晶体管P6的源极电连接；PMOS晶体管P7的栅极与字线WL电连接；
NMOS晶体管N1的源极与PMOS晶体管P5的漏极电连接；NMOS晶体管N1的栅极与NMOS晶体管N5的漏极、PMOS晶体管P1的漏极、PMOS晶体管P6的栅极、NMOS晶体管N4的栅极以及NMOS晶体管N3的源极电连接；
NMOS晶体管N2的源极与PMOS晶体管P6的漏极电连接；NMOS晶体管N2的栅极与PMOS晶体管P2的漏极、PMOS晶体管P5的栅极、NMOS晶体管N6的漏极、NMOS晶体管N3的栅极以及NMOS晶体管N4的源极电连接；
NMOS晶体管N3的源极与PMOS晶体管P1的漏极、PMOS晶体管P6的栅极、NMOS晶体管N1的栅极、NMOS晶体管N5的漏极以及NMOS晶体管N4的栅极电连接；NMOS晶体管N3的栅极与PMOS晶体管P2的漏极、PMOS晶体管P5的栅极、NMOS晶体管N2的栅极、NMOS晶体管N6的漏极以及NMOS晶体管N4的源极电连接；
NMOS晶体管N4的源极与PMOS晶体管P2的漏极、PMOS晶体管P5的栅极、NMOS晶体管N2的栅极、NMOS晶体管N6的漏极以及NMOS晶体管N4的源极电连接；NMOS晶体管N4的栅极与PMOS晶体管P1的漏极、PMOS晶体管P6的栅极、NMOS晶体管N1的栅极、NMOS晶体管N5的漏极以及NMOS晶体管N4的栅极电连接；
NMOS晶体管N5的源极与位线BL电连接；NMOS晶体管N5的漏极与PMOS晶体管P1的漏极、PMOS晶体管P6的栅极、NMOS晶体管N1的栅极、NMOS晶体管N3的源极以及NMOS晶体管N4的栅极电连接；NMOS晶体管N5的栅极与字线WLB电连接；
NMOS晶体管N6的源极与位线BLB电连接；NMOS晶体管N6的漏极与PMOS晶体管P2的漏极、PMOS晶体管P5的栅极、NMOS晶体管N2的栅极、NMOS晶体管N3的栅极以及NMOS晶体管N4的源极电连接；NMOS晶体管N6的栅极与字线WLB电连接。
另外，所有晶体管的栅长均为65nm，其中：
PMOS晶体管P1、P2、P3、P4的栅宽为450nm；PMOS晶体管P5、P6的栅宽为200nm；PMOS晶体管P7、P8的栅宽为140nm；
NMOS晶体管N1、N2、N3、N4栅宽为75nm；NMOS晶体管N5、N6栅宽为140nm。
如图2所示为本发明实施例所提供电路的时序波形图，具体仿真条件为：Corner：TT；Temperature：27℃；VDD：1.2V。由图2可知：字线WL打开之前，位线BL、BLB保持高电平，实现位线预充信号保持；开启字线WL之后，位线BL、BLB分别变为高低电平交替。从波形可以直观看出：字线WL与WLB的信号是反向信号，同时观察得知，Q与S1节点的存储信息保持一致，QN与S0节点的存储信息保持一致。
如图3所示为本发明实施例所提供电路在不同时刻不同节点受到双指数电流源脉冲注入的瞬态波形仿真图，具体仿真条件为：VDD：1.2V。由图3可知：读写操作设置与图2设置保持一致，在10ns、20ns分别使用双指数电流源脉冲对主存储节点Q、QN进行注入，观察得到在10ns时对Q节点进行负电轰击，Q与QN节点快速的恢复到原来的存储数据，电平同样处于轰击前的水平；20ns时同样进行上述操作，仍可以抵御轰击电流的干扰，并且在两次轰击过程中，冗余存储节点S0、S1的存储信息并未发生泄露或翻转，则可以得出结论，本发明实施例所述电路可以实现抗辐照设计的要求。
值得注意的是，本发明实施例中未作详细描述的内容属于本领域专业技术人员公知的现有技术。
以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明披露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求书的保护范围为准。本文背景技术部分公开的信息仅仅旨在加深对本发明的总体背景技术的理解，而不应当被视为承认或以任何形式暗示该信息构成已为本领域技术人员所公知的现有技术。
Claims (4)
1.一种基于极性加固技术的14T抗辐照SRAM存储电路，其特征在于，所述电路包括六个NMOS晶体管和八个PMOS晶体管，六个NMOS晶体管依次记为N1～N6，八个PMOS晶体管依次记为P1～P8，其中：
两个主存储节点Q与QN通过NMOS晶体管N5与N6分别与位线BL和BLB相连，两个冗余存储节点S0与S1通过PMOS晶体管P8与P7分别与位线BL和BLB相连，其中：
NMOS晶体管N5、N6由字线WLB控制，PMOS晶体管P7与P8由字线WL控制；
位线BL与NMOS晶体管N5和PMOS晶体管P7的源极电连接，位线BLB与NMOS晶体管N6和PMOS晶体管P8的源极电连接；
字线WL与PMOS晶体管P7和P8的栅极电连接，字线WLB与NMOS晶体管N5和N6的栅极电连接；
NMOS晶体管N5的漏极与NMOS晶体管N1的栅极电连接，NMOS晶体管N6的漏极与NMOS晶体管N2的栅极电连接；PMOS晶体管P8的漏极与PMOS晶体管P3的漏极电连接，PMOS晶体管P7的漏极与PMOS晶体管P4的漏极电连接；
PMOS晶体管P3的栅极与PMOS晶体管P4的漏极相连接，同时PMOS晶体管P4的栅极与PMOS晶体管P3的漏极相连接，即PMOS晶体管P3、P4形成MOS管的交叉耦合结构；
冗余存储节点S0、S1分别连接PMOS晶体管P1、P2的栅极，PMOS晶体管P1、P2的源极连接到电路电源VDD，PMOS晶体管P1、P2的漏极连接到主存储节点Q、QN；故PMOS晶体管P1、P2起到主存储节点Q、QN的上拉晶体管的作用；
NMOS晶体管N1、N2的源极与冗余存储节点S0、S1连接，NMOS晶体管N1、N2的漏极与电路地信号VSS相连接，故NMOS晶体管N1、N2起到冗余存储节点S0、S1的下拉晶体管的作用；
同理，NMOS晶体管N3、N4的源极与主存储节点Q、QN连接，NMOS晶体管N3、N4的漏极与电路地信号VSS相连接，故NMOS晶体管N3、N4起到主存储节点Q、QN的下拉晶体管的作用；
电源VDD与PMOS晶体管P1、P2的源极电连接，且电源VDD与PMOS晶体管P3、P4的源极电连接；
NMOS晶体管N3、N4与NMOS晶体管N1、N2的漏极均接地。
2.根据权利要求1所述基于极性加固技术的14T抗辐照SRAM存储电路，其特征在于，各晶体管的具体连接关系为：
PMOS晶体管P1的漏极与PMOS晶体管P6的栅极、NMOS晶体管N5的漏极、NMOS晶体管N1的栅极、NMOS晶体管N4的栅极以及NMOS晶体管N3的源极电连接；PMOS晶体管P1的栅极与PMOS晶体管P3的漏极、PMOS晶体管P5的源极以及PMOS晶体管P4的栅极电连接；
PMOS晶体管P2的漏极与PMOS晶体管P5的栅极、NMOS晶体管N2的栅极、NMOS晶体管N6的漏极、NMOS晶体管N4的源极以及NMOS晶体管N3的栅极电连接；PMOS晶体管P2的栅极与PMOS晶体管P3的栅极、PMOS晶体管P4的漏极以及PMOS晶体管P6的源极电连接；
PMOS晶体管P3的漏极与PMOS晶体管P5的源极、PMOS晶体管P4的栅极以及PMOS晶体管P8的漏极电连接；PMOS晶体管P3的栅极与PMOS晶体管P4的漏极、PMOS晶体管P6的源极以及PMOS晶体管P7的漏极电连接；
PMOS晶体管P4的漏极与PMOS晶体管P3的栅极、PMOS晶体管P7的漏极以及PMOS晶体管P6的源极电连接；PMOS晶体管P4的栅极与PMOS晶体管P3的漏极、PMOS晶体管P8的漏极以及PMOS晶体管P5的源极电连接；
PMOS晶体管P5的源极与PMOS晶体管P3的漏极、PMOS晶体管P7的漏极以及PMOS晶体管P4的栅极电连接；PMOS晶体管P5的漏极与NMOS晶体管N1的源极电连接；PMOS晶体管P5的栅极与PMOS晶体管P2的漏极、NMOS晶体管N2的栅极、NMOS晶体管N6的漏极、NMOS晶体管N4的源极以及NMOS晶体管N3的栅极电连接；
PMOS晶体管P6的源极与PMOS晶体管P4的漏极、PMOS晶体管P3的栅极以及PMOS晶体管P7的漏极电连接；PMOS晶体管P6的漏极与NMOS晶体管N2的源极电连接；PMOS晶体管P6的栅极与PMOS晶体管P1的漏极、NMOS晶体管N5的漏极、NMOS晶体管N1的栅极、NMOS晶体管N4的栅极以及NMOS晶体管N3的源极电连接；
PMOS晶体管P8的源极与位线BLB电连接；PMOS晶体管P8的漏极与PMOS晶体管P3的漏极、PMOS晶体管P4的栅极以及PMOS晶体管P5的源极电连接；PMOS晶体管P7的栅极与字线WL电连接；
PMOS晶体管P7的源极与位线BL电连接；PMOS晶体管P7的漏极与PMOS晶体管P4的漏极、PMOS晶体管P3的栅极以及PMOS晶体管P6的源极电连接；PMOS晶体管P8的栅极与字线WL电连接；
NMOS晶体管N1的源极与PMOS晶体管P5的漏极电连接；NMOS晶体管N1的栅极与NMOS晶体管N5的漏极、PMOS晶体管P1的漏极、PMOS晶体管P6的栅极、NMOS晶体管N4的栅极以及NMOS晶体管N3的源极电连接；
NMOS晶体管N2的源极与PMOS晶体管P6的漏极电连接；NMOS晶体管N2的栅极与PMOS晶体管P2的漏极、PMOS晶体管P5的栅极、NMOS晶体管N6的漏极、NMOS晶体管N3的栅极以及NMOS晶体管N4的源极电连接；
NMOS晶体管N3的源极与PMOS晶体管P1的漏极、PMOS晶体管P6的栅极、NMOS晶体管N1的栅极、NMOS晶体管N5的漏极以及NMOS晶体管N4的栅极电连接；NMOS晶体管N3的栅极与PMOS晶体管P2的漏极、PMOS晶体管P5的栅极、NMOS晶体管N2的栅极、NMOS晶体管N6的漏极以及NMOS晶体管N4的源极电连接；
NMOS晶体管N4的源极与PMOS晶体管P2的漏极、PMOS晶体管P5的栅极、NMOS晶体管N2的栅极、NMOS晶体管N6的漏极以及NMOS晶体管N4的源极电连接；NMOS晶体管N4的栅极与PMOS晶体管P1的漏极、PMOS晶体管P6的栅极、NMOS晶体管N1的栅极、NMOS晶体管N5的漏极以及NMOS晶体管N4的栅极电连接；
NMOS晶体管N5的源极与位线BL电连接；NMOS晶体管N5的漏极与PMOS晶体管P1的漏极、PMOS晶体管P6的栅极、NMOS晶体管N1的栅极、NMOS晶体管N3的源极以及NMOS晶体管N4的栅极电连接；NMOS晶体管N5的栅极与字线WLB电连接；
NMOS晶体管N6的源极与位线BLB电连接；NMOS晶体管N6的漏极与PMOS晶体管P2的漏极、PMOS晶体管P5的栅极、NMOS晶体管N2的栅极、NMOS晶体管N3的栅极以及NMOS晶体管N4的源极电连接；NMOS晶体管N6的栅极与字线WLB电连接。
3.根据权利要求1所述基于极性加固技术的14T抗辐照SRAM存储电路，其特征在于，基于所述电路：
如需保持信号，将字线WL与WLB分别置于0与1，PMOS晶体管P1、P2，以及NMOS晶体管N5、N6处于关断状态；主存储节点Q、QN以及冗余存储节点S0、S1与位线BL、BLB的连接断开，Q节点存储信息与QN节点相反，使得NMOS晶体管N3、N4其中一个开启；由于NMOS晶体管N3、N4具有交叉耦合的电路结构，使得主存储节点Q、QN中存储高电平的节点所对应的下拉管关闭，存储低电平的节点对应的下拉管开启，从而保持Q、QN节点的存储信号，同时S0与QN节点，S1与Q节点的存储信息保持相同信号；
如需读信息，则控制位线BL、BLB在字线WL、WLB开启之前均保持高电平，使得位线保持预充状态，对应字线WL、WLB开启门管，开启存储节点放电通路，将主存储节点Q、QN内部数据通过门管，即NMOS晶体管N5、N6读取到位线BL、BLB中，实现存储信息的读出；
如需写入信息，则控制位线BL、BLB分别处于写入信息值以及写入信息值的反向信号，字线WL与WLB控制门管，即PMOS晶体管P1、P2，以及NMOS晶体管N5、N6的开启,将位线BL、BLB中的电信号写入，实现存储信息的写入。
4.根据权利要求1所述基于极性加固技术的14T抗辐照SRAM存储电路，其特征在于，所有晶体管的栅长均为65nm，其中：
PMOS晶体管P1、P2、P3、P4的栅宽为450nm；PMOS晶体管P5、P6的栅宽为200nm；PMOS晶体管P8、P7的栅宽为140nm；
NMOS晶体管N1、N2、N3、N4栅宽为75nm；NMOS晶体管N5、N6栅宽为140nm。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202210081249.4A CN114446349A (zh) | 2022-01-24 | 2022-01-24 | 一种基于极性加固技术的14t抗辐照sram存储电路 |
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| Application Number | Priority Date | Filing Date | Title |
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| CN202210081249.4A CN114446349A (zh) | 2022-01-24 | 2022-01-24 | 一种基于极性加固技术的14t抗辐照sram存储电路 |
Publications (1)
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| CN114446349A true CN114446349A (zh) | 2022-05-06 |
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Family Applications (1)
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| CN202210081249.4A Pending CN114446349A (zh) | 2022-01-24 | 2022-01-24 | 一种基于极性加固技术的14t抗辐照sram存储电路 |
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2022
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