CN105336362A - 抗辐射加固的静态随机存取储存器 - Google Patents

Abstract

抗辐射加固的静态随机存取储存器，涉及抗辐射加固电路领域。本发明是为了解决现有的静态随机存取储存器对空间和自然辐射环境下的辐射粒子敏感，导致可靠性差的问题。本发明所述的由12个MOS管来组成，分别是PMOS晶体管P1、P2、P3、P4、P5、P6、P7和P8以及NMOS晶体管N1、N2、N3和N4。本发明可以对SRAM单元中任意单个节点的翻转进行加固，还可以对固定的两个节点进行抗多节点翻转容错，而同时不依赖于所存储的值。它用在集成电路设计中。

Description

抗辐射加固的静态随机存取储存器

技术领域

本发明涉及集成电路设计，具体为抗辐射加固电路领域中的抗单粒子翻转效应的静态随机存取储存器存储单元设计。

背景技术

随着集成电路工艺技术的进步，静态随机存取储存器(StaticRandomAccessMemory,SRAM)已经更对空间和自然辐射环境下的辐射粒子敏感。一次粒子辐射将会由于电荷共享效应而导致存储单元多个节点发生翻转，从而进一步降低存储器的可靠性。因此，需要对现代纳米存储器进行抗多节点翻转加固保护。在本发明中，主要是采用抗辐射加固设计(Radiation-Hardening-By-Design，RHBD)技术来对SRAM单元进行的抗单粒子翻转(SingleEventUpset,SEU)的加固。

发明内容

本发明是为了解决现有的静态随机存取储存器对空间和自然辐射环境下的辐射粒子敏感，导致可靠性差的问题。现提供抗辐射加固的静态随机存取储存器。

抗辐射加固的静态随机存取储存器，它包括一号PMOS晶体管P1、二号PMOS晶体管P2、三号PMOS晶体管P3、四号PMOS晶体管P4、存取晶体管、七号PMOS晶体管P7、八号PMOS晶体管P8、一号NMOS晶体管N1、二号NMOS晶体管N2、三号NMOS晶体管N3、四号NMOS晶体管N4、一号位线BLN、二号位线BL和字线WL，

存取晶体管包括五号PMOS晶体管P5和六号PMOS晶体管P6，

六号PMOS晶体管P6的漏极连接在二号位线BL上，六号PMOS晶体管P6的源极同时连接四号PMOS晶体管P4的漏极、二号PMOS晶体管P2的栅极、二号NMOS晶体管N2的栅极、三号PMOS晶体管P3的栅极和八号PMOS晶体管P8的源极，

供电电源VDD同时连接四号PMOS晶体管P4的源极、二号PMOS晶体管P2的源极、三号PMOS晶体管P3的源极和一号PMOS晶体管P1的源极，

四号PMOS晶体管P4的栅极同时连接四号NMOS晶体管N4的栅极、二号PMOS晶体管P2的漏极、一号PMOS晶体管P1的栅极、五号PMOS晶体管P5的源极和七号PMOS晶体管P7的源极，

五号PMOS晶体管P5的栅极和六号PMOS晶体管P6的栅极均连接在字线WL上，五号PMOS晶体管P5的漏极连接在一号位线BLN上，

八号PMOS晶体管P8的漏极连接四号NMOS晶体管N4的漏极，电源地同时连接四号NMOS晶体管N4的源极、三号NMOS晶体管N3的源极、一号NMOS晶体管N1的源极和二号NMOS晶体管N2的源极，

二号NMOS晶体管N2的漏极连接七号PMOS晶体管P7的漏极，

七号PMOS晶体管P7的栅极同时连接一号NMOS晶体管N1的栅极、三号PMOS晶体管P3的源极和三号NMOS晶体管N3的漏极，七号PMOS晶体管P7的栅极、三号NMOS晶体管N3的漏极和三号PMOS晶体管P3的漏极之间的线路节点为节点S0，

八号PMOS晶体管P8的栅极同时连接三号NMOS晶体管N3的栅极、一号PMOS晶体管P1的漏极和一号NMOS晶体管N1的漏极，八号PMOS晶体管P8的栅极、一号PMOS晶体管P1的漏极和一号NMOS晶体管N1的漏极之间的线路节点为节点S1。

本发明的有益效果为：采用12个晶体管构成一个抗辐射加固的静态随机存取储存器的结构，其中，PMOS晶体管有8个，分别是P1、P2、P3、P4、P5、P6、P7和P8；NMOS晶体管有4个，分别是N1、N2、N3和N4。PMOS晶体管P5和P6是存取晶体管，分别连接两个位线BLN和BL，同时它们由字线WL来控制开关操作。设计的RHBDSRAM存储单元的输出节点是Q节点和QN节点，其中Q节点通过PMOS存取晶体管P6与位线BL相连接，而QN节点通过PMOS存取晶体管P5与位线BLN相连接。该静态随机存取储存器的结构能够有效的对单节点翻转和多节点翻转进行容错保护和抗辐射加固，从而提高系统的可靠性，与现有的存取储存器相比可靠性提高了3倍以上，并且有效地降低甚至消除SEU效应在存储器中的影响。它的面积和功耗消耗较低，对电路系统性能影响较小。

附图说明

图1为具体实施方式一所述的抗辐射加固的静态随机存取储存器的原理示意图，

图2为抗辐射加固的静态随机存取储存器的读、写和存操作波形图，

图3为在节点QN发生SEU时的仿真波形图，附图标记1表示节点Q的电压随时间变化曲线，附图标记2表示节点S1的电压随时间变化曲线，附图标记3表示节点QN的电压随时间变化曲线，附图标记4表示节点S0的电压随时间变化曲线，

图4为在节点S1发生SEU时的仿真波形图，

图5为在节点S0生SEU时的仿真波形图，

图6为在节点S0-S1发生SEU时的仿真波形图。

具体实施方式

具体实施方式一：参照图1具体说明本实施方式，本实施方式所述的抗辐射加固的静态随机存取储存器，它包括一号PMOS晶体管P1、二号PMOS晶体管P2、三号PMOS晶体管P3、四号PMOS晶体管P4、存取晶体管、七号PMOS晶体管P7、八号PMOS晶体管P8、一号NMOS晶体管N1、二号NMOS晶体管N2、三号NMOS晶体管N3、四号NMOS晶体管N4、一号位线BLN、二号位线BL和字线WL，

存取晶体管包括五号PMOS晶体管P5和六号PMOS晶体管P6，

六号PMOS晶体管P6的漏极连接在二号位线BL上，六号PMOS晶体管P6的源极同时连接四号PMOS晶体管P4的漏极、二号PMOS晶体管P2的栅极、二号NMOS晶体管N2的栅极、三号PMOS晶体管P3的栅极和八号PMOS晶体管P8的源极，

供电电源VDD同时连接四号PMOS晶体管P4的源极、二号PMOS晶体管P2的源极、三号PMOS晶体管P3的源极和一号PMOS晶体管P1的源极，

四号PMOS晶体管P4的栅极同时连接四号NMOS晶体管N4的栅极、二号PMOS晶体管P2的漏极、一号PMOS晶体管P1的栅极、五号PMOS晶体管P5的源极和七号PMOS晶体管P7的源极，

五号PMOS晶体管P5的栅极和六号PMOS晶体管P6的栅极均连接在字线WL上，五号PMOS晶体管P5的漏极连接在一号位线BLN上，

八号PMOS晶体管P8的漏极连接四号NMOS晶体管N4的漏极，电源地同时连接四号NMOS晶体管N4的源极、三号NMOS晶体管N3的源极、、一号NMOS晶体管N1的源极和二号NMOS晶体管N2的源极，

二号NMOS晶体管N2的漏极连接七号PMOS晶体管P7的漏极，

七号PMOS晶体管P7的栅极同时连接一号NMOS晶体管N1的栅极、三号PMOS晶体管P3的源极和三号NMOS晶体管N3的漏极，七号PMOS晶体管P7的栅极、三号NMOS晶体管N3的漏极和三号PMOS晶体管P3的漏极之间的线路节点为节点SO，

八号PMOS晶体管P8的栅极同时连接三号NMOS晶体管N3的栅极、一号PMOS晶体管P1的漏极和一号NMOS晶体管N1的漏极，八号PMOS晶体管P8的栅极、一号PMOS晶体管P1的漏极和一号NMOS晶体管N1的漏极之间的线路节点为节点S1。

本实施方式中，假设静态随机存取储存器的状态如图1所示，QN＝0、Q＝1、S0＝0和S1＝1。

设计静态随机存取储存器的存操作：当字线WL为高电平“1”的时候，晶体管P7、P4、P1、N2和N3处于开态，剩下的晶体管都处于关态。此时，存储器处于存操作状态。

设计静态随机存取储存器的读操作：首先，两条位线BL和BLN被预充电到VDD。当字线WL位低电平“0”的时候，节点Q保持它原来的“1”状态。但是，节点QN将会通过晶体管P7和N2进行放电。然后，灵敏放大器根据两条位线之间的电压差将存储器的状态输出，从而完成读操作。

设计静态随机存取储存器的写操作：为了对存储单元进行写操作，位线BL需要被下拉到低电平“0”，同时位线BLN需要被上拉到高电平“1”。当字线WL位低电平“0”的时候，节点Q和节点QN被分别下拉到低电平“0”和上拉到高电平“1”。然后，晶体管P2、P3、P8、N4和N1被打开，处于开态；同时晶体管P7、P4、P1、N2和N3被关闭，处于关态。最后，当字线WL回到高电平“1”的时候，所有节点都处于稳定状态，从而设计的存储器完成写操作。图2显示了设计的存储单元的读、写和存操作波形。

基于SEU(单粒子翻转)产生机制，当一个辐射粒子轰击PMOS晶体管的时候，只能产生正的瞬态电压脉冲；而轰击NMOS晶体管的时候，只能产生负的瞬态电压脉冲。因此，Q点不是敏感节点，由于它没有与NMOS晶体管相连接。考虑图1给定的状态，敏感节点是节点S0、S1和QN。在另一个存储状态，也就是QN＝1、Q＝0、S0＝1和S1＝0状态，敏感节点是节点S0、S1和Q。

在电荷共享引起的多节点翻转现象中，多余两个节点的电荷共享是不会引起存储器状态发生有效地改变，因此，本发明主要考虑对两个敏感节点进行抗辐射加固。

设计静态随机存取储存器的抗辐射性能分析：

1、假设节点QN被翻转到高电平“1”状态，它将关断一号PMOS晶体管P1和四号PMOS晶体管P4，节点Q和节点S1将会保持原来的高电平“1”状态。因此，三号NMOS晶体管是开启的，节点S0将会维持它的低电平“0”状态。结果，七号PMOS晶体管P7和二号NMOS晶体管N2仍然是开启状态，然后节点QN将会恢复到原来的低电平“0”状态。图3显示了在节点QN发生SEU时的仿真波形。

2、当节点S1发生翻转到低电平“0”的时候，八号PMOS晶体管P8和三号NMOS晶体管N3将会分别被打开和关闭。但是，由于节点QN、Q和S0的状态没有改变，晶体管P1将会一直开启。然后，节点S1被恢复到它原来的高电平“1”状态；图4显示了在节点S1发生SEU时的仿真波形。

3、当节点S0发生翻转的时候七号PMOS晶体管P7被关闭，一号NMOS晶体管N1被开启。因此，节点S1被改变到低电平“0”状态。但是，由于电容效应节点QN仍然是原来的低电平“0”状态，所以四号NMOS晶体管N4和一号PMOS晶体管P1仍然保持它们各自原来的关闭和开启状态。结果，由于开启的四号PMOS晶体P4管节点Q仍然是原来的高电平“1”状态。因此，节点S1能够恢复到它原来的高电平“1”状态。最后，三号NMOS晶体管N3被打开，节点S0被恢复到原来的低电平“0”状态。图5显示了在节点S0发生SEU时的仿真波形。

4、由于电荷共享效应的影响，节点S0和S1有可能被影响。此时，八号PMOS晶体管P8被打开，七号PMOS晶体管P7被关闭。从对节点S0发生翻转的分析可知，翻转的S0和S1节点能够恢复到它们各自原来的状态。对应的，如果设计的存储器处于另外一个状态，也就是QN＝1、Q＝0、S0＝1和S1＝0状态，在节点S0和S1处发生的多节点发转也会被恢复。因此，节点S0和S1是两个固定的可从多节点翻转中恢复的节点，并且这两个节点与存储器存储的值无关。图6显示了在节点S0-S1发生SEU时的仿真波形。

5、当节点S0和QN或者S1和QN发生多节点翻转的时候，八号PMOS晶体管P8和四号NMOS晶体管N4被打开，所以节点Q将会是低电平“0”状态。这就像一个写低电平“0”操作，结果，存储的状态发生翻转。

因此，为了最小化节点S0和QN或S1和QN发生多节点翻转的可能性，需要在版图设计中合理的考虑版图拓扑结构。因此，在版图绘制的时候，可以将节点QN与节点S0-S1在版图的物理距离上绘制的比较远。

两个晶体管之间发生电荷共享的有效距离小于1.5μm，并且由于N阱能够有效地抑制电荷共享，因此，在绘制的版图中，我们将节点QN和节点S0绘制在两个不同的N阱中。通过这样一个合理的版图拓扑结构，使得节点QN与节点S0或S1的距离远远大于1.5μm。因此，可以认为在节点QN和节点S0或者节点QN和节点S1之间发生电荷共享的可能性是不存在的。由于节点S0和节点S1之间的距离为0.47μm(小于1.5μm)，所以在这两个节点将有可能发生电荷共享。但是，根据以上的分析以及图6的仿真波形，在节点S0和节点S1发生的多节点翻转是可以被恢复的。因此，本发明能够有效的对单节点翻转和多节点翻转进行容错保护，从而提高系统的可靠性。

具体实施方式二：本实施方式是对具体实施方式一所述的抗辐射加固的静态随机存取储存器作进一步说明，本实施方式中，该静态随机存取储存器在存操作状态下，字线WL为高电平时，七号PMOS晶体管P7、四号PMOS晶体管P4、一号PMOS晶体管P1、二号NMOS晶体管N2和三号NMOS晶体管N3均处于开态，二号PMOS晶体管P2、三号PMOS晶体管P3、五号PMOS晶体管P5和六号PMOS晶体管P6、一号NMOS晶体管N1和四号NMOS晶体管N4均处于关态。

具体实施方式三：本实施方式是对具体实施方式二所述的抗辐射加固的静态随机存取储存器作进一步说明，本实施方式中，该静态随机存取储存器在读操作状态下，一号位线BLN和二号位线BL被预充电到供电电源VDD，当字线WL为低电平时，六号PMOS晶体管P6的漏极、连接四号PMOS晶体管P4的漏极和二号PMOS晶体管P2的栅极之间线路为节点Q，节点Q保持原来的高电平，二号PMOS晶体管P2的源极、五号PMOS晶体管P5的源极和四号PMOS晶体管P4的栅极之间线路为节点QN，节点QN通过七号PMOS晶体管P7和二号NMOS晶体管N2进行放电，采用灵敏放大器根据两条位线之间的电压差将存储器的状态输出，完成读操作。

具体实施方式四：本实施方式是对具体实施方式三所述的抗辐射加固的静态随机存取储存器作进一步说明，本实施方式中，该静态随机存取储存器在写操作状态下，二号位线BL被下拉到低电平，同时一号位线BLN需要被上拉到高电平，当字线WL位低电平时，节点Q被下拉到低电平，节点QN被上拉到高电平，二号PMOS晶体管P2、三号PMOS晶体管P3、八号PMOS晶体管P8、四号NMOS晶体管N4和一号NMOS晶体管N1均被打开，处于开态；

同时七号PMOS晶体管P7、四号PMOS晶体管P4、一号PMOS晶体管P1、二号NMOS晶体管N2和三号NMOS晶体管N3均被关闭，处于关态，当字线WL回到高电平时，节点Q、节点QN、节点S0和节点S1均处于稳定状态，完成写操作。

Claims (4)

1.抗辐射加固的静态随机存取储存器，其特征在于，它包括一号PMOS晶体管P1、二号PMOS晶体管P2、三号PMOS晶体管P3、四号PMOS晶体管P4、存取晶体管、七号PMOS晶体管P7、八号PMOS晶体管P8、一号NMOS晶体管N1、二号NMOS晶体管N2、三号NMOS晶体管N3、四号NMOS晶体管N4、一号位线BLN、二号位线BL和字线WL，

存取晶体管包括五号PMOS晶体管P5和六号PMOS晶体管P6，

六号PMOS晶体管P6的漏极连接在二号位线BL上，六号PMOS晶体管P6的源极同时连接四号PMOS晶体管P4的漏极、二号PMOS晶体管P2的栅极、二号NMOS晶体管N2的栅极、三号PMOS晶体管P3的栅极和八号PMOS晶体管P8的源极，

供电电源VDD同时连接四号PMOS晶体管P4的源极、二号PMOS晶体管P2的源极、三号PMOS晶体管P3的源极和一号PMOS晶体管P1的源极，

四号PMOS晶体管P4的栅极同时连接四号NMOS晶体管N4的栅极、二号PMOS晶体管P2的漏极、一号PMOS晶体管P1的栅极、五号PMOS晶体管P5的源极和七号PMOS晶体管P7的源极，

五号PMOS晶体管P5的栅极和六号PMOS晶体管P6的栅极均连接在字线WL上，五号PMOS晶体管P5的漏极连接在一号位线BLN上，

八号PMOS晶体管P8的漏极连接四号NMOS晶体管N4的漏极，电源地同时连接四号NMOS晶体管N4的源极、三号NMOS晶体管N3的源极、一号NMOS晶体管N1的源极和二号NMOS晶体管N2的源极，

二号NMOS晶体管N2的漏极连接七号PMOS晶体管P7的漏极，

七号PMOS晶体管P7的栅极同时连接一号NMOS晶体管N1的栅极、三号PMOS晶体管P3的源极和三号NMOS晶体管N3的漏极，七号PMOS晶体管P7的栅极、三号NMOS晶体管N3的漏极和三号PMOS晶体管P3的漏极之间的线路节点为节点S0，

八号PMOS晶体管P8的栅极同时连接三号NMOS晶体管N3的栅极、一号PMOS晶体管P1的漏极和一号NMOS晶体管N1的漏极，八号PMOS晶体管P8的栅极、一号PMOS晶体管P1的漏极和一号NMOS晶体管N1的漏极之间的线路节点为节点S1。

2.根据权利要求1所述的抗辐射加固的静态随机存取储存器，其特征在于，该静态随机存取储存器在存操作状态下，字线WL为高电平时，七号PMOS晶体管P7、四号PMOS晶体管P4、一号PMOS晶体管P1、二号NMOS晶体管N2和三号NMOS晶体管N3均处于开态，二号PMOS晶体管P2、三号PMOS晶体管P3、五号PMOS晶体管P5和六号PMOS晶体管P6、一号NMOS晶体管N1和四号NMOS晶体管N4均处于关态。

3.根据权利要求2所述的抗辐射加固的静态随机存取储存器，其特征在于，该静态随机存取储存器在读操作状态下，一号位线BLN和二号位线BL被预充电到供电电源VDD，当字线WL为低电平时，六号PMOS晶体管P6的漏极、连接四号PMOS晶体管P4的漏极和二号PMOS晶体管P2的栅极之间线路为节点Q，节点Q保持原来的高电平，二号PMOS晶体管P2的源极、五号PMOS晶体管P5的源极和四号PMOS晶体管P4的栅极之间线路为节点QN，节点QN通过七号PMOS晶体管P7和二号NMOS晶体管N2进行放电，采用灵敏放大器根据两条位线之间的电压差将存储器的状态输出，完成读操作。

4.根据权利要求3所述的抗辐射加固的静态随机存取储存器，其特征在于，该静态随机存取储存器在写操作状态下，二号位线BL被下拉到低电平，同时一号位线BLN需要被上拉到高电平，当字线WL位低电平时，节点Q被下拉到低电平，节点QN被上拉到高电平，二号PMOS晶体管P2、三号PMOS晶体管P3、八号PMOS晶体管P8、四号NMOS晶体管N4和一号NMOS晶体管N1均被打开，处于开态；

同时七号PMOS晶体管P7、四号PMOS晶体管P4、一号PMOS晶体管P1、二号NMOS晶体管N2和三号NMOS晶体管N3均被关闭，处于关态，当字线WL回到高电平时，节点Q、节点QN、节点S0和节点S1均处于稳定状态，完成写操作。