CN103778954B

CN103778954B - 抗多节点翻转的存储器

Info

Publication number: CN103778954B
Application number: CN201410062259.9A
Authority: CN
Inventors: 肖立伊; 郭靖; 赵强; 杨静
Original assignee: Harbin Institute of Technology
Current assignee: Harbin Institute of Technology
Priority date: 2014-02-24
Filing date: 2014-02-24
Publication date: 2016-08-31
Anticipated expiration: 2034-02-24
Also published as: CN103778954A

Abstract

抗多节点翻转的存储器，涉及集成电路领域。本发明是为了降低甚至消除SEU效应在存储器中的影响。它具有对存储单元发生单节点翻转和多节点翻转时的容错保护功能，它包括两个PMOS存取晶体管以及一个上拉网络和一个下拉网络构成的堆栈结构。所述的一个上拉网络和一个下拉网络构成的堆栈结构（stacked structure），由PMOS晶体管P1、P2、P3、P4、P5和P6同NMOS晶体管N1、N2、N3和N4共同组成。它的一个作用是来降低存储单元的功耗。本发明可以对于存储器中任意单个节点的翻转进行加固，还可以对固定的两个节点进行抗多节点翻转容错，而不依赖于存储器所存储的值。

Description

抗多节点翻转的存储器

技术领域

本发明涉及集成电路领域。

背景技术

随着集成电路工艺技术的进步，由辐射粒子引起的单粒子翻转(single event upset，SEU)已经成为了影响存储器尤其是静态随机存取储存器(static random access memory，SRAM)可靠性的重要因素之一。在空间环境中，当α粒子或质子等轰击SRAM器件敏感节点的时候，将会产生额外的电荷，而这些电荷将会改变存储单元的存储值。虽然SEU并不会引起器件发生永久错误，但是有可能会导致电子系统失效，因此又叫做软错误。传统的标准6管存储单元受到辐射粒子轰击后的波形图如图1和图2所示。尤其是当CMOS技术进入深亚微米以及纳米节点后，电源电压的持续降低以及电路节点电容的不断减小已经使得存储器更加敏感于辐射粒子，并且相邻存储单元之间的距离越来越小，那么一次粒子辐射将会由于电荷共享效应而导致存储单元多个节点发生翻转，从而进一步降低存储器的可靠性。因此，需要对现代纳米存储器进行抗多节点翻转加固设计。

发明内容

本发明是为了降低甚至消除SEU效应在存储器中的影响，从而提供一种抗多节点翻转的存储器。

抗多节点翻转的存储器，它包括八个PMOS晶体管和四个NMOS晶体管；

所述八个PMOS晶体管分别为一号晶体管P1、二号晶体管P2、三号晶体管P3、四号晶体管P4、五号晶体管P5、六号晶体管P6、七号晶体管P7和八号晶体管P8；

所述四个NMOS晶体管分别为九号晶体管N1、十号晶体管N2、十一号晶体管N3和十二号晶体管N4；

所述一号晶体管P1的漏极接入电源VDD；

所述三号晶体管P3的漏极接入电源VDD；

所述一号晶体管P1的栅极同时与九号晶体管N1的栅极、三号晶体管P3的源极、四号晶体管P4的漏极、六号晶体管P6的栅极和八号晶体管P8的漏极连接；

八号晶体管P8的源极接入位线BL；

八号晶体管P8的栅极接入字线WL；

所述一号晶体管P1的源极同时与七号晶体管P7的漏极、二号晶体管P2的漏极、五号晶体管P5的栅极、十一号晶体管N3的栅极和三号晶体管P3的栅极连接；

七号晶体管P7的源极接入位线BLN；

七号晶体管P7的栅极接入字线WL；

五号晶体管P5的漏极接入电源VDD；

五号晶体管P5的源极同时与十号晶体管N2的栅极、四号晶体管P4的栅极、十一号晶体管N3的漏极和十二号晶体管N4的源极连接；

六号晶体管P6的漏极接入电源VDD；

六号晶体管P6的源极同时与十二号晶体管N4的栅极、二号晶体管P2的栅极、九号晶体管N1的漏极和十号晶体管N2的源极连接；

二号晶体管P2的源极与九号晶体管N1的源极连接；

四号晶体管P4的源极与十一号晶体管N3的源极连接；

十号晶体管N2的漏极同时与电源地和十二号晶体管N4的漏极连接。

该存储器在存操作状态下，字线WL为高电平，三号晶体管P3、五号晶体管P5、二号晶体管P2、九号晶体管N1和十号晶体管N2处于开态，一号晶体管P1、四号晶体管P4、六号晶体管P6、七号晶体管P7、八号晶体管P8、十一号晶体管N3和十二号晶体管N4处于关态。

该存储器在读操作状态下，两条位线BL和BLN预充电到VDD；字线WL为低电平，四号晶体管P4的源极与三号晶体管P3的漏极之间的线路为节点Q，所述节点Q高电平；

一号晶体管P1的源极与二号晶体管P2的漏极之间的线路为节点QN，所述节点QN通过七号晶体管P7、二号晶体管P2、九号晶体管N1和十号晶体管N2进行放电，采用灵敏放大器根据两条位线之间的电压差将存储器的状态输出，实现读操作。

该存储器在写操作状态下，位线BL为低电平，位线BLN为高电平；

当字线WL为低电平时，四号晶体管P4的源极与三号晶体管P3的漏极之间的线路为节点Q，所述节点Q为低电平；一号晶体管P1的源极与二号晶体管P2的漏极之间的线路为节点QN，所述节点QN为高电平；

一号晶体管P1、六号晶体管P6、四号晶体管P4、七号晶体管P7、八号晶体管P8、十二号晶体管N4和十一号晶体管N3处于开态；十号晶体管N2、九号晶体管N1、二号晶体管P2、三号晶体管P3和五号晶体管P5处于关态；

当字线WL回到高电平时，九号晶体管N1的漏极和十号晶体管N2的源极之间的线路为节点S0、十一号晶体管N3的漏极和十二号晶体管N4的源极之间线路为节点S1，节点Q、节点QN、节点S0和节点S1均处于稳定状态，实现写操作。

本发明针对SEU效应发生在存储单元时的情况，基于SEU产生的物理机制以及合理的版图拓扑结构，提供了一种新型的抗辐射存储单元来对存储单元进行单节点和多节点翻转抗辐射加固，从而可以有效地降低甚至消除SEU效应在存储器中的影响。本发明的面积和功耗消耗较低，如相比于传统13T存储单元，面积降低了10％，功耗降低了50％。

附图说明

图1是背景技术中的6管SRAM电路图；

图2是背景技术中的6管SRAM电路发生SEU时的波形图；

图3是本发明的抗多节点翻转存储器；

图4是具体实施方式一中存储器的读操作波形图；

图5是具体实施方式一中存储器的写操作波形图；

图6是本发明在节点QN发生SEU时的仿真波形图；图中标记61为节点Q处的电压，标记62为节点QN处的电压，标记63为节点S1处的电压，标记64为节点S0处的电压；

图7是本发明在节点S1发生SEU时的仿真波形图；图中标记71为节点S0处的电压，标记72为节点Q处的电压，标记73为节点S1处的电压，标记74为节点QN处的电压；

图8是本发明在节点S0发生SEU时的仿真波形图；图中标记81为节点Q处的电压，标记82为节点S1处的电压，标记83为节点QN处的电压，标记84为节点S0处的电压；

图9是在节点S0-S1发生SEU时的仿真波形图；图中标记91为节点S0处的电压，标记92为节点QN处的电压，标记93为节点S0处的电压，标记94为节点S1处的电压；

具体实施方式

具体实施方式一、结合图3说明本具体实施方式，抗多节点翻转的存储器，它包括八个PMOS晶体管和四个NMOS晶体管；

所述一号晶体管P1的漏极接入电源VDD；

所述三号晶体管P3的漏极接入电源VDD；

八号晶体管P8的源极接入位线BL；

八号晶体管P8的栅极接入字线WL；

七号晶体管P7的源极接入位线BLN；

七号晶体管P7的栅极接入字线WL；

五号晶体管P5的漏极接入电源VDD；

六号晶体管P6的漏极接入电源VDD；

二号晶体管P2的源极与九号晶体管N1的源极连接；

四号晶体管P4的源极与十一号晶体管N3的源极连接；

工作原理：本发明针对SEU效应发生在存储单元时的情况，基于SEU产生的物理机制以及合理的版图拓扑结构，提供了一种新型的抗辐射存储单元来对存储单元进行单节点和多节点翻转抗辐射加固，从而可以有效地降低甚至消除SEU效应在存储器中的影响。它的面积和功耗消耗较低，对电路系统性能影响较小。由于存读单元属于锁存器，因此本加固设计也是一个抗辐射锁存器的加固设计。

使用TSMC 65nm CMOS工艺，本发明设计的新型抗多节点翻转的存储器结构如图3所示。它有12个晶体管组成，其中PMOS晶体管有8个，分别是P1、P2、P3、P4、P5、P6、P7和P8；NMOS晶体管有4个，分别是N1、N2、N3和N4。PMOS晶体管P7和P8是存取晶体管，它们由字线WL来控制开关操作；PMOS晶体管P1、P3、P5和P6组成了上拉网络；同时，PMOS晶体管P2和P4同NMOS晶体管N1、N2、N3和N4构成了下拉网络。设计的抗多节点翻转存储器的输出节点是Q节点和QN节点，其中Q节点通过PMOS存取晶体管P8与位线BL相连接，而QN节点通过PMOS存取晶体管P7与位线BLN相连接。在设计的存储单元中，PMOS晶体管P1、P2、P3、P4、P5和P6同NMOS晶体管N1、N2、N3和N4共同构成了堆栈结构(stacked structure)，来降低存储单元的功耗。

假设存储器此时的状态如图3所示，也就是说，QN＝0、Q＝1、S0＝0和S1＝1。

设计存储器存操作：当字线WL为高电平“1”的时候，晶体管P3、P5、P2、N1和N2处于开态，剩下的晶体管都处于关态。此时，存储器处于存操作状态。

设计存储器读操作：首先，两条位线BL和BLN被预充电到VDD。当字线WL位低电平“0”的时候，节点Q保持它原来的“1”状态。但是节点QN将会通过晶体管P7、P2、N1和N2进行放电。然后，灵敏放大器根据两条位线之间的电压差将存储器的状态输出，从而完成读操作。图4显示了设计的存储器的读操作波形。

设计存储器写操作：为了对存储器进行写操作，位线BL需要被下拉到低电平“0”，同时位线BLN需要被上拉到高电平“1”。当字线WL位低电平“0”的时候，节点Q和节点QN被分别下拉到低电平“0”和上拉到高电平“1”。然后，晶体管P1、P6、P4、N4和N3被打开，处于开态；同时晶体管N2、N1、P2、P3和P5被关闭，处于关态。最后，当字线WL回到高电平“1”的时候，所有节点都处于稳定状态，从而设计的存储器完成写操作。图5显示了设计的存储器的写操作波形。

基于SEU产生机制，当一个辐射粒子轰击PMOS晶体管的时候，只能产生正的瞬态电压脉冲；而轰击NMOS晶体管的时候，只能产生负的瞬态电压脉冲。因此，Q点不是敏感节点，由于它没有与NMOS晶体管相连接。考虑图3给定的状态，敏感节点是节点S0、S1和QN。在另一个存储状态，也就是QN＝0、Q＝1、S0＝0和S1＝1状态，敏感节点是节点S0、S1和Q。

在电荷共享引起的多节点翻转现象中，多余两个节点的电荷共享是不会引起存储器状态发生有效地改变，因此，本设计的抗多节点翻转存储器主要考虑对两个敏感节点进行抗辐射加固。

本发明的存储器的抗辐射性能分析：

1、假设节点QN被翻转到“1”状态，它将关断晶体管P3和P5，并且打开晶体管N3。节点Q处于“1”状态。由于电容效应，节点S1仍然是“1状态”。因此，晶体管N2处于开态，从而保证节点S0保持它的开始“0”状态。结果，节点QN可以恢复到它的开始“0”状态。图6显示了在节点QN发生SEU时的仿真波形。

2、当节点S1发生翻转的时候，晶体管P4和N2将会分别被打开和关闭。但是，由于节点QN保持它的“0”状态，晶体管N3将会一直被关闭，而晶体管P5将会一直被开启。然后，节点S1被恢复到它原来的“1”状态；图7显示了在节点S1发生SEU时的仿真波形。

3、当节点S0发生翻转的时候，晶体管P2被快速地关闭。结果，节点QN保持原始的“0”状态，从而保证晶体管P5处于开态。结果，晶体管N2将处于开态，从而节点S0被恢复。图8显示了在节点S0发生SEU时的仿真波形。

4、由于电荷共享效应的影响，节点S0和S1有可能被影响。此时，晶体管P4和N4被打开，晶体管P2和N2被关闭。但是，由于晶体管N3和P2处于关闭的状态，节点Q和QN仍然保持它们各自的开始状态。因此，晶体管P5将处于开态，它能够将已经翻转的S0和S1节点恢复到它们各自原来的状态。对应的，如果设计的存储器处于另外一个状态，也就是QN＝1、Q＝0、S0＝1和S1＝0状态，在节点S0和S1处发生的多节点发转也会被恢复。因此，节点S0和S1是两个固定的可从多节点翻转中恢复的节点，并且这两个节点与存储器存储的值无关。图9显示了在节点S0-S1发生SEU时的仿真波形。

5、当节点S0-QN或者S1-QN发生多节点翻转的时候，QN节点将会关闭晶体管P5和开启晶体管N3。同时，晶体管P4和N4也被打开，从而将节点Q下拉到“0”状态。结果，存储的状态发生翻转。

从以上的分析来看，当单个敏感节点或者节点S0-S1发生翻转的时候，存储器总会有一个或者两个节点不受影响，从而可以将发生翻转的节点恢复到原有的状态来避免存储器发生翻转现象。最差情况是当节点S0-QN或S1-QN发生多节点翻转的时候，设计的存储器将不能把翻转的节点恢复到原始状态，从而导致存储器被翻转。因此，为了最小化节点S0-QN或S1-QN发生多节点翻转的可能性，需要在版图设计中合理的考虑版图拓扑结构。因此，在版图绘制的时候，可以将节点QN与节点S0-S1在版图的物理距离上绘制的比较远。

在两个PMOS晶体管之间发生电荷共享的有效距离是1.62μm，而在一个PMOS晶体管和NMOS晶体管之间发生电荷共享的有效距离仅仅是0.6μm。由于N阱能够有效地抑制电荷共享，因此，在绘制的版图中，我们将节点QN和节点S0绘制在两个不同的N阱中。通过这样一个合理的版图拓扑结构，使得节点QN与节点S0或S1的距离远远大于1.62μm或0.6μm。

因此，可以认为在节点QN和节点S0或者节点QN和节点S1之间发生电荷共享的可能性是不存在的。由于节点S0和节点S1之间的距离为0.45μm(小于0.6μm)，所以在这两个节点将有可能发生电荷共享。但是，根据以上的分析以及图8的仿真波形，在节点S0和节点S1发生的多节点翻转是可以被恢复的。因此，构造的抗多节点翻转的存储器能够有效的对单节点翻转和多节点翻转进行容错保护，从而提高系统的可靠性。

Claims

1.抗多节点翻转的存储器，其特征是：它包括八个PMOS晶体管和四个NMOS晶体管；

所述八个PMOS晶体管分别为一号晶体管(P1)、二号晶体管(P2)、三号晶体管(P3)、四号晶体管(P4)、五号晶体管(P5)、六号晶体管(P6)、七号晶体管(P7)和八号晶体管(P8)；

所述四个NMOS晶体管分别为九号晶体管(N1)、十号晶体管(N2)、十一号晶体管(N3)和十二号晶体管(N4)；

所述一号晶体管(P1)的漏极接入电源VDD；

所述三号晶体管(P3)的漏极接入电源VDD；

所述一号晶体管(P1)的栅极同时与九号晶体管(N1)的栅极、三号晶体管(P3)的源极、四号晶体管(P4)的漏极、六号晶体管(P6)的栅极和八号晶体管(P8)的漏极连接；

八号晶体管(P8)的源极接入位线BL；

八号晶体管(P8)的栅极接入字线WL；

所述一号晶体管(P1)的源极同时与七号晶体管(P7)的漏极、二号晶体管(P2)的漏极、五号晶体管(P5)的栅极、十一号晶体管(N3)的栅极和三号晶体管(P3)的栅极连接；

七号晶体管(P7)的源极接入位线BLN；

七号晶体管(P7)的栅极接入字线WL；

五号晶体管(P5)的漏极接入电源VDD；

五号晶体管(P5)的源极同时与十号晶体管(N2)的栅极、四号晶体管(P4)的栅极、十一号晶体管(N3)的漏极和十二号晶体管(N4)的源极连接；

六号晶体管(P6)的漏极接入电源VDD；

六号晶体管(P6)的源极同时与十二号晶体管(N4)的栅极、二号晶体管(P2)的栅极、九号晶体管(N1)的漏极和十号晶体管(N2)的源极连接；

二号晶体管(P2)的源极与九号晶体管(N1)的源极连接；

四号晶体管(P4)的源极与十一号晶体管(N3)的源极连接；

十号晶体管(N2)的漏极同时与电源地和十二号晶体管(N4)的漏极连接。

2.根据权利要求1所述的抗多节点翻转的存储器，其特征在于该存储器在存操作状态下，字线WL为高电平，三号晶体管(P3)、五号晶体管(P5)、二号晶体管(P2)、九号晶体管(N1)和十号晶体管(N2)处于开态，一号晶体管(P1)、四号晶体管(P4)、六号晶体管(P6)、七号晶体管(P7)、八号晶体管(P8)、十一号晶体管(N3)和十二号晶体管(N4)处于关态。

3.根据权利要求1所述的抗多节点翻转的存储器，其特征在于该存储器在读操作状态下，两条位线BL和BLN预充电到VDD；字线WL为低电平，四号晶体管(P4)的源极与三号晶体管(P3)的漏极之间的线路为节点Q，所述节点Q为高电平；

一号晶体管(P1)的源极与二号晶体管(P2)的漏极之间的线路为节点QN，所述节点QN通过七号晶体管(P7)、二号晶体管(P2)、九号晶体管(N1)和十号晶体管(N2)进行放电，采用灵敏放大器根据两条位线之间的电压差将存储器的状态输出，实现读操作。

4.根据权利要求1所述的抗多节点翻转的存储器，其特征在于该存储器在写操作状态下，位线BL为低电平，位线BLN为高电平；

当字线WL为低电平时，四号晶体管(P4)的源极与三号晶体管(P3)的漏极之间的线路为节点Q，所述节点Q为低电平；一号晶体管(P1)的源极与二号晶体管(P2)的漏极之间的线路为节点QN，所述节点QN为高电平；

一号晶体管(P1)、六号晶体管(P6)、四号晶体管(P4)、七号晶体管(P7)、八号晶体管(P8)、十二号晶体管(N4)和十一号晶体管(N3)处于开态；十号晶体管(N2)、九号晶体管(N1)、二号晶体管(P2)、三号晶体管(P3)和五号晶体管(P5)处于关态；

当字线WL回到高电平时，九号晶体管(N1)的漏极和十号晶体管(N2)的源极之间的线路为节点S0、十一号晶体管(N3)的漏极和十二号晶体管(N4)的源极之间线路为节点S1，节点Q、节点QN、节点S0和节点S1均处于稳定状态，实现写操作。