CN103337252A - 一种冗余结构静态随机存储单元 - Google Patents

Abstract

本发明公开一种冗余结构静态随机存储单元，包括：第一至第四上拉管、第一至第四下拉管、第一至第四负载管，以及第一至第四门管。本发明在传统的SRAM结构基础上，在下拉管漏极与上拉管漏极之间增加负载管，由于负载管的阈值在-VDDI/2-0v范围内变化，则在无软错误的情况下，负载管一直为导通状态,保持存储信息；在有软错误的情况下，本结构存在的负载管与冗余结构的反馈机制，可恢复存储信息。本发明具有抗软错误能力强、稳定性高、低功耗且与商用逻辑工艺兼容的优点。

Description

一种冗余结构静态随机存储单元

技术领域

本发明属于存储器技术领域，具体涉及一种冗余结构静态随机存储单元。

背景技术

SRAM（Static Random Access Memory），即静态随机存取存储器，SRAM作为半导体存储器大家族的主要成员，是世界上应用最广泛的存储器，它是数字处理、信息处理、自动控制设备中不可缺少的部件。

在深亚微米工艺条件下,芯片内部可变性日益增加,电源电压VDD日渐降低,使得SRAM存储单元稳定性受到一定影响,并且随着器件尺寸等比例缩小,芯片集成度升高,封装密度上升,这一系列的变化都会导致一些意想不到的问题,使得半导体存储器件的可靠性变差。高能带电粒子入射SRAM单元敏感节点引起的软错误(Soft Error)问题正日益受到关注。随着工艺节点地逐渐降低，存储单元功耗成为静态随机存储器设计的极大挑战。系统级集成电路设计迫切需要高可靠性低功耗SRAM存储单元。

随着空间技术的快速发展，越来越多的SRAM器件被应用到各类航天器和卫星的控制系统中。在空间辐射环境中，高能粒子（质子、中子、α粒子和其他重离子）轰击微电子电路的敏感区时会引发单粒子效应（Single Event Effect，SEE）。高能带电粒子射入半导体器件，通过与半导体材料相互作用，很快地损失掉能量。带电粒子所损失的能量，是电子从价带跳到导带。于是在导带中有了电子，在价带中留下空穴，形成电子空穴对，引入非平衡载流子。有电场时，电子空穴对在电场的作用下向相反的方向运动，被不同的电极收集，形成瞬态电流。瞬态电流会使节点电势变化，引起器件逻辑状态翻转。通常认为，截止管漏区反偏PN结的空间电荷区构成器件的灵敏区，其电场足以使电子空穴对分离，并被电极收集。这种由于粒子轰击时产生的单粒子效应而改变存储单元的逻辑状态的现象，称为单粒子翻转（Single Event Upset，SEU），是各种航天器面临的最主要的可靠性问题之一。

如图1所示，传统6T-SRAM存储单元，假设其在保持模式下存储状态为‘1’，即Q=1，Qn=0，N1、P2管截止，N2、P1管导通。那么，N1、P2管漏区反偏PN结的空间电荷区就是器件单粒子翻转的灵敏区。假设此时，有一高能粒子轰击N1管的漏区，对于N1管，带电粒子引起的瞬态电流，使漏极电位降低。当漏极电位有高电平降到低电平，但P1管仍然导通时，存储单元的状态是不稳定的。一方面，电源VDDI通过P1管对节点Q充电，使其电位上升，恢复到初始状态；另一方面，Q点电位降低，耦合到N2、P2管的栅极，使N2管截止、P2导通，节点Qn的电位升高，进一步反馈到N1、P1管的栅极，使N1管导通、P1管截止。这样的一个反馈过程（类似静态随机存储器存储单元的写入过程）使存储单元的状态彻底由“1”变为“0”，发生单粒子翻转，对SEU的加固在长期以来都是研究的热点。

12管的DICE（Dual Interlocked storage Cell）存储单元如图2所示，为常见的电路设计SEU加固技术，由于其结构对称，使用晶体管数较少，受到了最为广泛的关注。假设在保持模式下，初始状态X0、X1、X2、X3分别为0、1、0、1。当粒子轰击N1时，X1将被拉低为0，而X2点也将通过P2被上拉到1，N0、P3管截止，P0、N3管也会保持截止状态不变，因此X0、X3点保持为0、1，这两个节点的值会反馈给被轰击节点，给被轰击节点补充电流，当粒子轰击电离产生的电荷被收集完成后，X1、X2会重新恢复到1、0，从而抑制翻转。然而在读模式下，DICE单元的内部的2对节点将通过读写管连通，破坏DICE单元的自恢复机制，从而导致单元的持久翻转，使得基于DICE单元的加固SRAM芯片重离子环境下工作情况不容乐观。

为了克服上述现有技术的缺陷以及应对科技快速发展的需求，亟需提供一种新的静态随机存储单元。

发明内容

本发明旨在至少在一定程度上解决上述技术问题之一或至少提供一种有用的商业选择。为此，本发明的目的在于提出一种低功耗、高稳定性的冗余结构静态随机存储单元。

本发明提出的冗余结构静态随机存储单元，包括：第一门管NG1a、第二门管NG1b、第三门管NG2a、第四门管NG2b、第一下拉管N1a、第二下拉管N1b、第三下拉管N2a、第四下拉管N2b、第一上拉管P1a、第二上拉管P1b、第三上拉管P2a、第四上拉管P2b、第一负载管ND1a、第二负载管ND1b、第三负载管ND2a以及第四负载管ND2b，其中：第一门管NG1a、第二门管NG1b栅极受字线WL控制，漏极与位线BL相连，第一门管NG1a源极与第一下拉管N1a漏极相连，第二门管NG1b源极与第二下拉管N1b漏极相连；第三门管NG2a、第四门管NG2b栅极受字线WL控制，漏极与互补位线BLn相连，第三门管NG2a管源极与第三下拉管N2a漏极相连，第四门管NG2b管源极与第四下拉管N2b漏极相连；第一下拉管N1a、第二下拉管N1b栅极分别与第一上拉管P1a、第二上拉管P1b栅极相连，第一下拉管N1a漏极与第三下拉管N2a栅极相连，第二下拉管N1b漏极与第四下拉管N2b栅极相连，源极与动态电压V_SSI相连；第三下拉管N2a、第四下拉管N2b栅极分别与第三上拉管P2a、第四上拉管P2b栅极相连，第三下拉管N2a漏极与第一下拉管N1a栅极相连，第四下拉管N2b漏极与第二下拉管N1b栅极相连，源极与动态电压V_SSI相连；第一上拉管P1a、第二上拉管P1b栅极分别与下第一下拉管N1a、第二下拉管N1b栅极相连，第一上拉管P1a漏极与第一负载管ND1a漏极相连，第二上拉管P1b漏极与负载管第二负载管ND1b漏极相连，源极受动态电压V_DDI控制；第三上拉管P2a、第四上拉管P2b栅极分别与第三下拉管N2a、第四下拉管N2b栅极相连，第三上拉管P2a漏极与第三负载管ND2a漏极相连，第四上拉管P2b漏极与第四负载管ND2b漏极相连，源极受动态电压V_DDI控制；第一负载管ND1a栅极与第二门管NG1b源极相连，源极与第一下拉管N1a漏极、第三下拉管N2a栅极相连，漏极与第一上拉管P1a漏极相连；第二负载管ND1b栅极与第一门管NG1a源极相连，源极与第二下拉管N1b漏极、第四下拉管N2b栅极相连，漏极与第二上拉管P1b漏极相连；第三负载管ND2a栅极与第四门管NG2b源极相连，源极与第三下拉管N2a漏极、第一下拉管N1a栅极相连，漏极与第三上拉管P2a漏极相连；第四负载管ND2b栅极与第三门管NG2a源极相连，源极与第四下拉管N2b漏极、第二下拉管N1b栅极相连，漏极与第四上拉管P2b漏极相连。

可选地，所述第一负载管ND1a、第二负载管ND1b、第三负载管ND2a以及第四负载管ND2b是采用标准逻辑工艺中零阈值管实现的。

可选地，所述第一负载管ND1a、第二负载管ND1b、第三负载管ND2a以及第四负载管ND2b是在NMOS管基础上增加PMOS调开启注入实现的。

综上所述，本单元在保持、读模式下对单粒子效应造成的软错误存在较强免疫能力。本发明稳定性高、低功耗且与商用逻辑工艺兼容，有希望取代传统的6T-SRAM存储单元成为对软错误免疫的SRAM的实现基础。

本发明的附加方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本发明的实践了解到。

附图说明

本发明的上述和/或附加的方面和优点从结合下面附图对实施例的描述中将变得明显和容易理解，其中：

图1是传统6T-SRAM存储单元的电路图；

图2是传统的12T-DICE存储单元的电路图；

图3是本发明实施例的冗余结构静态随机存储单元的电路图；

图4是读模式下本发明实施例的静态随机存储单元的读取预充电路图。

具体实施方式

下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，旨在用于解释本发明，而不能理解为对本发明的限制。

针对上述背景中提到的现有的静态随机访问存储单元的缺点，本发明提供一种冗余结构静态随机访问存储单元，该结构在实现低功耗，高稳定性的同时，有效的克服了有可能存在的存储单元软错误。

本发明的静态随机访问存储单元与传统的6T静态随机访问存储单元相比，在原有的上拉PMOS管与下拉NMOS管之间增加阈值范围为-V_DDI/2-0v的负载NMOS管，同时增加了存储信息的冗余节点和反馈通路。在保持与读模式下，任意单个节点翻转时，能够自行通过冗余节点的信息恢复。

本发明结构中所增加的阈值电压为-V_DDI/2-0v的负载NMOS管，可采用标准逻辑工艺制造。其中一种实现方法为采用标准逻辑工艺中零阈值管实现。另一种实现方法为在NMOS管基础上增加PMOS调开启注入实现。

如图3所示，根据本发明实施例的冗余结构静态随机存储单元，包括：第一门管NG1a、第二门管NG1b、第三门管NG2a、第四门管NG2b、第一下拉管N1a、第二下拉管N1b、第三下拉管N2a、第四下拉管N2b、第一上拉管P1a、第二上拉管P1b、第三上拉管P2a、第四上拉管P2b、第一负载管ND1a、第二负载管ND1b、第三负载管ND2a以及第四负载管ND2b。具体地：

第一门管NG1a、第二门管NG1b栅极受字线WL控制，漏极与位线BL相连，第一门管NG1a源极与第一下拉管N1a漏极相连，第二门管NG1b源极与第二下拉管N1b漏极相连；

第三门管NG2a、第四门管NG2b栅极受字线WL控制，漏极与互补位线BLn相连，第三门管NG2a管源极与第三下拉管N2a漏极相连，第四门管NG2b管源极与第四下拉管N2b漏极相连；

第一下拉管N1a、第二下拉管N1b栅极分别与第一上拉管P1a、第二上拉管P1b栅极相连，第一下拉管N1a漏极与第三下拉管N2a栅极相连，第二下拉管N1b漏极与第四下拉管N2b栅极相连，源极与动态电压V_SSI相连；

第三下拉管N2a、第四下拉管N2b栅极分别与第三上拉管P2a、第四上拉管P2b栅极相连，第三下拉管N2a漏极与第一下拉管N1a栅极相连，第四下拉管N2b漏极与第二下拉管N1b栅极相连，源极与动态电压V_SSI相连；

第一上拉管P1a、第二上拉管P1b栅极分别与下第一下拉管N1a、第二下拉管N1b栅极相连，第一上拉管P1a漏极与第一负载管ND1a漏极相连，第二上拉管P1b漏极与负载管第二负载管ND1b漏极相连，源极受动态电压V_DDI控制；

第三上拉管P2a、第四上拉管P2b栅极分别与第三下拉管N2a、第四下拉管N2b栅极相连，第三上拉管P2a漏极与第三负载管ND2a漏极相连，第四上拉管P2b漏极与第四负载管ND2b漏极相连，源极受动态电压V_DDI控制；

第一负载管ND1a栅极与第二门管NG1b源极相连，源极与第一下拉管N1a漏极、第三下拉管N2a栅极相连，漏极与第一上拉管P1a漏极相连；

第二负载管ND1b栅极与第一门管NG1a源极相连，源极与第二下拉管N1b漏极、第四下拉管N2b栅极相连，漏极与第二上拉管P1b漏极相连；

第三负载管ND2a栅极与第四门管NG2b源极相连，源极与第三下拉管N2a漏极、第一下拉管N1a栅极相连，漏极与第三上拉管P2a漏极相连；

第四负载管ND2b栅极与第三门管NG2a源极相连，源极与第四下拉管N2b漏极、第二下拉管N1b栅极相连，漏极与第四上拉管P2b漏极相连。

由上可知，本发明在传统的SRAM结构基础上，在下拉管N1a、N1b、N2a、N2b漏极与上拉管P1a、P1b、P2a、P2b漏极之间增加负载管ND1a、ND1b、ND2a、ND2b。由于负载管ND1a、ND1b、ND2a、ND2b的阈值在-VDDI/2-0v范围内变化，则在无软错误的情况下，负载管ND1a、ND1b、ND2a、ND2b一直为导通状态,保持存储信息。其中VDDI、VSSI电压可根据工艺与功耗要求动态调整。

在保持模式下，当一个存储节点（例，Qa、Qb存储逻辑‘1’，Qan、Qbn存储逻辑‘0’）受到软错误影响，如高能粒子轰击敏感节点Qa，下拉管N1a漏区，产生单粒子效应而改变存储节点Qa逻辑由‘1’变成‘0’时，将导致N2a关断，P2a导通，Qan节点电压上升。但是，由于Qbn节点电压并未受到影响仍然为逻辑‘0’，所以当Qan节点电压上升到负载管ND2a栅极与源极之间电压差小于阈值电压后，负载管ND2a关断，Qan节点电压将不再变化。然而此时，负载管ND1a的栅极为逻辑‘1’不变，这将导致负载管ND1a的栅极与源极产生较大电压差，导通电流增加。当高能粒子轰击时产生的脉冲电流消失后，由于Qb、Qbn存储节点存储信息未受到影响，Qan存储节点电压不满足下拉管N1a导通，上拉管P1a关断，Qa节点存储电容重新被上拉管P1a与负载管ND1a写入逻辑‘1’，所丢失的存储信息得到恢复。

在读模式下，本发明所采用的读取预充电路结构如图4所示。其中N1、N2为二极管连接方式，使得位线BL、BLn电压不低于V_DD-V_thn。

当一个存储节点（例，Qa、Qb存储逻辑‘1’，Qan、Qbn存储逻辑‘0’）受到软错误影响，如高能粒子轰击敏感节点Qa，产生单粒子效应而改变存储节点Qa逻辑由‘1’变成‘0’时。虽然在读模式下，门管NG1a、NG1b、NG2a、NG2b均导通，但是由于本发明特殊的预充电路结构，保证了位线BL、BLn电压不低于V_DD-V_thn。敏感节点Qa产生的单粒子效应对于敏感节点Qb几乎无影响，本结构在读模式的恢复机制与保持模式恢复机制类似，在此不再赘述。

在保持、读模式下，当一个存储节点（例，Qan、Qbn存储逻辑‘0’，Qa、Qb存储逻辑‘1’）受到软错误影响，如高能粒子轰击敏感节点，上拉管P2a漏区，产生单粒子效应而改变上拉管P2a漏区逻辑由‘0’变成‘1’时。一直导通的负载管ND2a充当了电阻，削弱了单粒子效应引起的存储节点Qan的电压上升。由于存储节点Qbn电压不变，存储节点Qan电压上升，当负载管ND2a的栅极与源极电压差小于ND2a管阈值后，负载管ND2a关断，存储节点Qan电压将不再上升，当高能粒子轰击时产生的脉冲电流消失后，由于Qa、Qb、Qbn存储节点存储信息未受到影响，Qan存储节点电压不满足下拉管N1a导通，上拉管P1a关断，Qan节点存储电容被放电写入逻辑‘0’，所存储信息未受到单粒子效应影响。

综上所述，本单元在保持、读模式下对单粒子效应造成的软错误存在较强免疫能力。本发明稳定性高、低功耗且与商用逻辑工艺兼容，有希望取代传统的6T-SRAM存储单元成为对软错误免疫的SRAM的实现基础。

在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。

尽管上面已经示出和描述了本发明的实施例，可以理解的是，上述实施例是示例性的，不能理解为对本发明的限制，本领域的普通技术人员在不脱离本发明的原理和宗旨的情况下在本发明的范围内可以对上述实施例进行变化、修改、替换和变型。

Claims (3)

1.一种冗余结构静态随机存储单元，其特征在于，包括：

第一门管NG1a、第二门管NG1b、第三门管NG2a、第四门管NG2b、第一下拉管N1a、第二下拉管N1b、第三下拉管N2a、第四下拉管N2b、第一上拉管P1a、第二上拉管P1b、第三上拉管P2a、第四上拉管P2b、第一负载管ND1a、第二负载管ND1b、第三负载管ND2a以及第四负载管ND2b，其中：

第一门管NG1a、第二门管NG1b栅极受字线WL控制，漏极与位线BL相连，第一门管NG1a源极与第一下拉管N1a漏极相连，第二门管NG1b源极与第二下拉管N1b漏极相连；

第三门管NG2a、第四门管NG2b栅极受字线WL控制，漏极与互补位线BLn相连，第三门管NG2a管源极与第三下拉管N2a漏极相连，第四门管NG2b管源极与第四下拉管N2b漏极相连；

第一下拉管N1a、第二下拉管N1b栅极分别与第一上拉管P1a、第二上拉管P1b栅极相连，第一下拉管N1a漏极与第三下拉管N2a栅极相连，第二下拉管N1b漏极与第四下拉管N2b栅极相连，源极与动态电压V_SSI相连；

第三下拉管N2a、第四下拉管N2b栅极分别与第三上拉管P2a、第四上拉管P2b栅极相连，第三下拉管N2a漏极与第一下拉管N1a栅极相连，第四下拉管N2b漏极与第二下拉管N1b栅极相连，源极与动态电压V_SSI相连；

第一上拉管P1a、第二上拉管P1b栅极分别与下第一下拉管N1a、第二下拉管N1b栅极相连，第一上拉管P1a漏极与第一负载管ND1a漏极相连，第二上拉管P1b漏极与负载管第二负载管ND1b漏极相连，源极受动态电压V_DDI控制；

第三上拉管P2a、第四上拉管P2b栅极分别与第三下拉管N2a、第四下拉管N2b栅极相连，第三上拉管P2a漏极与第三负载管ND2a漏极相连，第四上拉管P2b漏极与第四负载管ND2b漏极相连，源极受动态电压V_DDI控制；

第一负载管ND1a栅极与第二门管NG1b源极相连，源极与第一下拉管N1a漏极、第三下拉管N2a栅极相连，漏极与第一上拉管P1a漏极相连；

第二负载管ND1b栅极与第一门管NG1a源极相连，源极与第二下拉管N1b漏极、第四下拉管N2b栅极相连，漏极与第二上拉管P1b漏极相连；

第三负载管ND2a栅极与第四门管NG2b源极相连，源极与第三下拉管N2a漏极、第一下拉管N1a栅极相连，漏极与第三上拉管P2a漏极相连；

第四负载管ND2b栅极与第三门管NG2a源极相连，源极与第四下拉管N2b漏极、第二下拉管N1b栅极相连，漏极与第四上拉管P2b漏极相连。

2.如权利要求1所述的冗余结构静态随机存储单元，其特征在于，所述第一负载管ND1a、第二负载管ND1b、第三负载管ND2a以及第四负载管ND2b是采用标准逻辑工艺中零阈值管实现的。

3.如权利要求1所述的冗余结构静态随机存储单元，其特征在于，所述第一负载管ND1a、第二负载管ND1b、第三负载管ND2a以及第四负载管ND2b是在NMOS管基础上增加PMOS调开启注入实现的。

Images