CN103019878B

CN103019878B - 一种冗余结构存储单元

Info

Publication number: CN103019878B
Application number: CN201210592877.5A
Authority: CN
Inventors: 潘立阳; 刘雪梅; 伍冬
Original assignee: Tsinghua University
Current assignee: Xiamen Semiconductor Industry Technology Research and Development Co., Ltd.
Priority date: 2012-12-31
Filing date: 2012-12-31
Publication date: 2015-01-14
Anticipated expiration: 2032-12-31
Also published as: CN103019878A

Abstract

本发明提出一种冗余结构存储单元，包括：第一开关管、第二开关管、第三开关管和第四开关管；第一存储管、第二存储管、第三存储管和第四存储管；以及第一动态漏电补偿管、第二动态漏电补偿管、第三动态漏电补偿管和第四动态漏电补偿管。本发明与传统的6管静态随机访问存储单元相比，漏电补偿NMOS管取代原有PMOS管，降低发生软错误概率，同时增加了存储信息的冗余节点和反馈通路，当任意单个节点翻转时，本发明能够自行通过冗余节点的信息恢复，具有良好的抗软错误能力。

Description

一种冗余结构存储单元

技术领域

本发明涉及存储单元，具体涉及一种冗余结构存储单元。

背景技术

SRAM（Static Random Access Memory），即静态随机存取存储器,其具有较高的性能，SRAM作为半导体存储器大家族的主要成员，是世界上应用最广泛的存储器，它是数字处理、信息处理、自动控制设备中不可缺少的部件。

在深亚微米工艺条件下,芯片内部可变性日益增加,电源电压VDD日渐降低,使得SRAM存储单元稳定性受到一定影响,并且随着器件尺寸等比例缩小,芯片集成度升高,封装密度上升,这一系列的变化都会导致一些意想不到的问题,使得半导体存储器件的可靠性变差。例如,高能带电粒子入射SRAM单元敏感节点引起的软错误(Soft Error)问题正日益受到关注。

随着空间技术的快速发展，越来越多的SRAM器件被应用到各类航天器和卫星的控制系统中。在空间辐射环境中，高能粒子（质子、中子、α粒子和其他重离子）轰击微电子电路的敏感区时会引发单粒子效应（Single Event Effect，SEE）。辐射效应可能会引起电路工作的瞬时扰动，可能会改变电路的逻辑状态，甚至引起器件和集成电路的永久损伤。这种由于粒子轰击时产生的单粒子效应而改变存储单元的逻辑状态的现象，称为单粒子翻转单粒子翻转（Single Event Upset，SEU），是各种航天器面临的最主要的可靠性问题之一。对SEU的加固在长期以来都是研究的热点。

发明内容

本发明旨在至少在一定程度上解决上述技术问题之一或至少提供一种有用的商业选择。为此，本发明的一个目的在于提出一种具有良好的抗软错误能力的静态随机存储单元。

根据本发明实施例的一种冗余结构存储单元，包括：第一开关管（M1）、第二开关管（M5）、第三开关管（M4）和第四开关管（M8）；第一存储管（M2）、第二存储管（M6）、第三存储管（M3）和第四存储管（M7）；以及第一动态漏电补偿管（MD1）、第二动态漏电补偿管（MD2）、第三动态漏电补偿管（MD3）和第四动态漏电补偿管（MD4），其中，所述第一开关管（M1）、所述第二开关管（M5）栅极受字线（WL）控制，漏极与位线（BL）相连，所述第一开关管（M1）源极分别与所述第三存储管（M3）、所述第四存储管（M7）栅极相连，所述第二开关管（M5）源极与所述第二存储管（M6）漏极相连，所述第一存储管（M2）、所述第二存储管（M6）栅极都与所述第三开关管（M4）源极相连，所述第三存储管（M3）漏极与所述第三开关管（M4）源极相连，所述第四存储管（M7）漏极与所述第四开关管（M8）源极相连，源极都接地，所述第三存储管（M3）、所述第四存储管（M7）栅极都与所述第一开关管（M1）源极相连，所述第一存储管（M2）漏极与所述第一开关管（M1）源极相连，所述第二存储管（M6）漏极与所述第二开关管（M5）源极相连，源极都接地，所述第三开关管（M4）、所述第四开关管（M8）栅极受字线（WL）控制，漏极与互补位线（/BL）相连，所述第三开关管（M4）源极与所述第一存储管（M2）、所述第二存储管（M6）栅极相连，所述第四开关管（M8）源极与所述第四存储管（M7）漏极相连，所述第一动态漏电补偿管（MD1）栅极与所述第二开关管（M5）源极相连，源极与所述第三存储管（M3）、所述第四存储管（M7）栅极相连，漏极受动态补偿电压（VD）控制，所述第二动态漏电补偿管（MD2）栅极与所述第四开关管（M8）源极相连，源极与所述第一存储管（M2）、所述第二存储管（M6）栅极相连，漏极受动态补偿电压（VD）控制，所述第三动态漏电补偿管（MD3）栅极与所述第三存储管（M3）、所述第四存储管（M7）栅极相连，源极与所述第二开关管（M5）源极相连，漏极受动态补偿电压（VD）控制，所述第四动态漏电补偿管（MD4）栅极与所述第一存储管（M2）、所述第二存储管（M6）栅极相连，源极与所述第四开关管（M8）源极相连，漏极受动态补偿电压（VD）控制。

本发明的静态随机访问存储单元与传统的6T静态随机访问存储单元相比，原有的PMOS负载改进为漏电补偿NMOS管，大大降低发生软错误概率，同时增加了存储信息的冗余节点和反馈通路。当任意单个节点翻转时，能够自行通过冗余节点的信息恢复。本发明的单元面积小、低功耗且与商用工艺兼容，有希望取代传统的6管存储单元成为抗SEU效应SRAM的实现基础。

本发明的附加方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本发明的实践了解到。

附图说明

本发明的上述和/或附加的方面和优点从结合下面附图对实施例的描述中将变得明显和容易理解，其中：

图1是现有技术的6管静态随机访问存储单元的电路图

图2是本发明的冗余结构存储单元的电路图

具体实施方式

下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，旨在用于解释本发明，而不能理解为对本发明的限制。

在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”“内”、“外”、“顺时针”、“逆时针”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。

此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。

在本发明中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。

在本发明中，除非另有明确的规定和限定，第一特征在第二特征之“上”或之“下”可以包括第一和第二特征直接接触，也可以包括第一和第二特征不是直接接触而是通过它们之间的另外的特征接触。而且，第一特征在第二特征“之上”、“上方”和“上面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”包括第一特征在第二特征正下方和斜下方，或仅仅表示第一特征水平高度小于第二特征。

如图1所示，现有的采用的NMOS负载的6管SRAM结构包括：第一开关管（M1'）、第一存储管（M2'）、第二存储管（M3'）、第一动态漏电补偿管（MD1'）、第二动态漏电补偿管（MD2'）和第二开关管（M4'）。其中，

第一开关管（M1'）栅极受字线（WL）控制，漏极与位线（BL）相连，第一开关管（M1'）源极与第二存储管（M3'）栅极相连，第一开关管（M1'）源极与第一存储管（M2'）漏极相连；第一存储管（M2'）栅极与第二开关管（M4'）漏极相连，第一存储管（M2'）漏极与第一开关管M1'源极相连，源极接地；第二存储管（M3'）栅极与第一开关管（M1'）源极相连，第二存储管（M3'）漏极与第二开关管（M4'）源极相连，源极接地；第二开关管（M4'）栅极受字线（WL）控制，漏极与互补位线（/BL）相连，第二开关管（M4'）源极与第一存储管（M2'）栅极相连，第二开关管（M4'）源极与第二存储管（M3'）漏极相连；第一动态漏电补偿管（MD1'）栅极、源极与第一开关管（M1'）源极相连，与第二存储管（M3'）栅极相连，漏极受动态补偿电压（VD）控制；第二动态漏电补偿管（MD2'）栅极、源极与第二开关管（M4'）源极相连，与第一存储管（M2'）栅极相连，漏极受动态补偿电压（VD）控制。

由于第一动态漏电补偿管（MD1'）、第二动态漏电补偿管（MD2'）栅极与源级短接Vgs=0，第一动态漏电补偿管（MD1'）、第二动态漏电补偿管（MD2'）一直处于未开启状态,在电路中相当于一个连接到动态补偿电压（VD）的大电阻,作为SRAM结构负载，为第一存储管（M2'）、第二存储管（M3'）栅极存储信息电容提供漏电补偿电流.其中动态补偿电压（VD）的电压可根据制造工艺等动态调节大小.

如图2所示，本发明提供的一种冗余结构存储单元包括：第一开关管（M1）、第二开关管（M5）、第三开关管（M4）和第四开关管（M8）；第一存储管（M2）、第二存储管（M6）、第三存储管（M3）和第四存储管（M7）；以及第一动态漏电补偿管（MD1）、第二动态漏电补偿管（MD2）、第三动态漏电补偿管（MD3）和第四动态漏电补偿管（MD4），其中，所述第一开关管（M1）、所述第二开关管（M5）栅极受字线（WL）控制，漏极与位线（BL）相连，所述第一开关管（M1）源极分别与所述第三存储管（M3）、所述第四存储管（M7）栅极相连，所述第二开关管（M5）源极与所述第二存储管（M6）漏极相连，所述第一存储管（M2）、所述第二存储管（M6）栅极都与所述第三开关管（M4）源极相连，所述第三存储管（M3）漏极与所述第三开关管（M4）源极相连，所述第四存储管（M7）漏极与所述第四开关管（M8）源极相连，源极都接地，所述第三存储管（M3）、所述第四存储管（M7）栅极都与所述第一开关管（M1）源极相连，所述第一存储管（M2）漏极与所述第一开关管（M1）源极相连，所述第二存储管（M6）漏极与所述第二开关管（M5）源极相连，源极都接地，所述第三开关管（M4）、所述第四开关管（M8）栅极受字线（WL）控制，漏极与互补位线（/BL）相连，所述第三开关管（M4）源极与所述第一存储管（M2）、所述第二存储管（M6）栅极相连，所述第四开关管（M8）源极与所述第四存储管（M7）漏极相连，所述第一动态漏电补偿管（MD1）栅极与所述第二开关管（M5）源极相连，源极与所述第三存储管（M3）、所述第四存储管（M7）栅极相连，漏极受动态补偿电压（VD）控制，所述第二动态漏电补偿管（MD2）栅极与所述第四开关管（M8）源极相连，源极与所述第一存储管（M2）、所述第二存储管（M6）栅极相连，漏极受动态补偿电压（VD）控制，所述第三动态漏电补偿管（MD3）栅极与所述第三存储管（M3）、所述第四存储管（M7）栅极相连，源极与所述第二开关管（M5）源极相连，漏极受动态补偿电压（VD）控制，所述第四动态漏电补偿管（MD4）栅极与所述第一存储管（M2）、所述第二存储管（M6）栅极相连，源极与所述第四开关管（M8）源极相连，漏极受动态补偿电压（VD）控制。

在第一存储管（M2）、第二存储管（M6）、第三存储管（M3）和第四存储管（M7）栅极处增加第二动态漏电补偿管（MD2）、第一动态漏电补偿管（MD1），在无软错误的情况下，第一动态漏电补偿管（MD1）、第二动态漏电补偿管（MD2）栅极与源极电位相同Vgs=0，第一动态漏电补偿管（MD1）、第二动态漏电补偿管（MD2）一直处于未开启状态，在电路中相当于一个连接到动态补偿电源（VD）的大电阻，为栅极存储信息电容提供漏电补偿电流。其中动态补偿电源（VD）电压可根据制造工艺等动态调节大小。

在一个存储节点（例，第一存储管（M2）、第二存储管（M6）栅极存储逻辑‘1’时）受到高能粒子轰击时，产生单粒子效应而改变存储单元内容由‘1’变成‘0’时，此时第三存储管（M3）和第四存储管（M7）的栅极仍然存储逻辑‘0’，第二动态漏电补偿管（MD2）的栅极此时为逻辑‘1’不变，这将导致第二动态漏电补偿管（MD2）的栅极与源极（第一存储管（M2）、第二存储管（M6）栅极）产生电压差，当此电压差超过第二动态漏电补偿管（MD2）的阈值电压时，第二动态漏电补偿管（MD2）导通，动态补偿电源（VD）为第一存储管（M2）、第二存储管（M6）栅极充电，使得第一存储管（M2）、第二存储管（M6）栅极存储电容重新写入逻辑‘1’，所丢失的存储信息恢复。

本发明的静态随机访问存储单元与传统的6T静态随机访问存储单元相比，原有的PMOS负载改进为漏电补偿NMOS管，大大降低发生软错误概率。同时增加了存储信息的冗余节点和反馈通路。当任意单个节点翻转时，能够自行通过冗余节点的信息恢复。本发明的单元面积小、低功耗且与商用工艺兼容，有希望取代传统的6管存储单元成为抗SEU效应SRAM的实现基础。

在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。

尽管上面已经示出和描述了本发明的实施例，可以理解的是，上述实施例是示例性的，不能理解为对本发明的限制，本领域的普通技术人员在不脱离本发明的原理和宗旨的情况下在本发明的范围内可以对上述实施例进行变化、修改、替换和变型。

Claims

1.一种冗余结构存储单元，其特征在于，包括：

第一开关管(M1)、第二开关管(M5)、第三开关管(M4)和第四开关管(M8)；

第一存储管(M2)、第二存储管(M6)、第三存储管(M3)和第四存储管(M7)；

以及第一动态漏电补偿管(MD1)、第二动态漏电补偿管(MD2)、第三动态漏电补偿管(MD3)和第四动态漏电补偿管(MD4)，其中，

所述第一开关管(M1)、所述第二开关管(M5)、所述第三开关管(M4)、所述第四开关管(M8)、所述第一存储管(M2)、所述第二存储管(M6)、所述第三存储管(M3)、所述第四存储管(M7)、所述第一动态漏电补偿管(MD1)、所述第二动态漏电补偿管(MD2)、所述第三动态漏电补偿管(MD3)和所述第四动态漏电补偿管(MD4)均为NMOS管，

所述第一开关管(M1)、所述第二开关管(M5)栅极受字线(WL)控制，漏极与位线(BL)相连，所述第一开关管(M1)源极分别与所述第三存储管(M3)、所述第四存储管(M7)栅极相连，所述第二开关管(M5)源极与所述第二存储管(M6)漏极相连，

所述第一存储管(M2)、所述第二存储管(M6)栅极都与所述第三开关管(M4)源极相连，所述第三存储管(M3)漏极与所述第三开关管(M4)源极相连，所述第四存储管(M7)漏极与所述第四开关管(M8)源极相连，所述第一存储管(M2)、第二存储管(M6)、所述第三存储管(M3)和所述第四存储管(M7)的源极都接地，

所述第三存储管(M3)、所述第四存储管(M7)栅极都与所述第一开关管(M1)源极相连，所述第一存储管(M2)漏极与所述第一开关管(M1)源极相连，所述第二存储管(M6)漏极与所述第二开关管(M5)源极相连，

所述第三开关管(M4)、所述第四开关管(M8)栅极受字线(WL)控制，漏极与互补位线(/BL)相连，所述第三开关管(M4)源极与所述第一存储管(M2)、所述第二存储管(M6)栅极相连，所述第四开关管(M8)源极与所述第四存储管(M7)漏极相连，

所述第一动态漏电补偿管(MD1)栅极与所述第二开关管(M5)源极相连，源极与所述第三存储管(M3)、所述第四存储管(M7)栅极相连，漏极受动态补偿电压(VD)控制，

所述第二动态漏电补偿管(MD2)栅极与所述第四开关管(M8)源极相连，源极与所述第一存储管(M2)、所述第二存储管(M6)栅极相连，漏极受动态补偿电压(VD)控制，

所述第三动态漏电补偿管(MD3)栅极与所述第三存储管(M3)、所述第四存储管(M7)栅极相连，源极与所述第二开关管(M5)源极相连，漏极受动态补偿电压(VD)控制，

所述第四动态漏电补偿管(MD4)栅极与所述第一存储管(M2)、所述第二存储管(M6)栅极相连，源极与所述第四开关管(M8)源极相连，漏极受动态补偿电压(VD)控制。