CN104464796A - 一种十管抗瞬态效应sram存储单元 - Google Patents

Abstract

本发明提供了一种十管抗瞬态效应SRAM存储单元，该单元包括以下结构：反相器结构，包括第一反相器结构、第二反相器结构、第三反相器结构、第四反相器结构，其中反相器结构由PMOS管和NMOS管串联形成，每个反相器的PMOS管和NMOS管之间作为存储节点，其中所有正存储节点连在一起，所有负存储节点连在一起；传输结构，由2个NMOS管构成。本发明通过在传统六管单元结构的基础上增加4个晶体管，并将相应的存储节点连在一起，解决了传统六管单元结构静态噪声容限小的缺陷，本发明提出的十管SRAM存储单元具有很好的稳定性和正反馈功能。

Description

一种十管抗瞬态效应SRAM存储单元

技术领域

本发明涉及半导体技术领域，尤其涉及一种十管抗瞬态效应SRAM存储单元。

背景技术

集成电路是当前世界上更新速度最快的电子产品,而存储器始终是代表集成电路技术发展水平的典型产品。集成电路设计、制造工艺水平的提高使SRAM的容量、性能得以不断改善。SRAM因为读写速度块,成为用作计算机高速缓存的最大量的挥发性存储器。此外,在航空、通讯、消费电子类电子产品中,SRAM也有着广泛的应用。

随着航空航天事业和半导体技术的飞速发展,各类电子设备早已应用到环境非常恶劣的空间中,空间中充斥着各种辐射粒子,而辐射效应会导致半导体存储器存储单元的数据翻转混乱,并导致整个逻辑电路的传输数据错误。因此,提高SRAM的抗辐射能力,已成为SRAM设计者必须考虑的问题。

传统的SRAM大多采用六管单元,其结构如图1所示，用两个钳位的反相器(M1和M5构成一个反相器，M2和M6构成第二个反相器)再加上两个传输晶体管(M3和M4)组成。字线WL控制M3和M4，在读取和写入操作时，M3和M4导通。读取时，两根位线BLB和BL均预充电至高电平。写入1时，BL＝1，BLB＝0；写入0时，BL＝0，BLB＝1。

现有的SRAM单元，在读取操作的时候，BL和BLB预充电至Vdd/2。由于晶体管的分压原理，导致存储0的节点电压上升，从而使静态噪声容限减小。如图1所示，在读取操作时，两条位线BL和BLB分别充电至Vdd/2，如果左边存储节点Q存储值为1，右边存储节点QB存储值为0，则当读取操作时，WL＝1，M5导通，由于Q存储的1，M2晶体管栅电压一直处于开启状态，BLB读取QB中存储的0时，本身被充电至高电平，因此M2和M4形成一个放电通路，QB电压从0上升。如果QB电压上升到一定程度，可以使M1导通，从而下拉Q点电位，整个SRAM内存储数据都会发生翻转，导致传输数据出现错误。

因此在执行读操作时，存储0的节点电压上升至0到Vdd/2之间某一水平，具体取决于M2和M4之间的导通电阻。这时，如果该节点再受到一个噪声电压的扰动，就更容易发生翻转，因而静态噪声容限减小。同样，在读取“1”时也存在存储节点电压变化的问题。如图1所示，BL和BLB在读取存储数据之前预充电至_Vdd/2，若Q＝1，QB＝0，则M3和M5形成通路，Q点电位处于Vdd/2和Vdd之间某一水平，具体取决于M3和M5导通电阻的大小。

现有技术的解决方案为在原有的SRAM六管结构上增加了M7～M10四个MOS晶体管，并且始终保持开启，如图2所示。如果存储节点发生翻转，这四个始终导通的传输门充当电阻和电容，RC路径可以延迟结点的翻转时间，从而使上拉的PMOS晶体管M3、M4和下拉NMOS晶体管M1、M2能够有足够的时间对存储结点的电平进行恢复。但是单独的NMOS或者PMOS存在阈值电压损失；图2中M1和M3的漏端存在电压差，从而使存储节点容易受到噪声的影响。

因此，希望提出一种读取“1”和“0”时噪声容限大的SRAM单元结构。

发明内容

本发明提供了一种十管抗瞬态效应SRAM存储单元，该单元包括以下结构：

反相器结构，用于锁存逻辑电平状态，包括第一反相器结构、第二反相器结构、第三反相器结构、第四反相器结构，其中

第一反相器结构由第三MOS管和第一MOS管串联形成，所述第三MOS管漏极和第一MOS管的漏极之间作为第一正存储节点Q；

第二反相器结构由第九MOS管和第七MOS管串联形成，所述第九MOS管漏极和第七MOS管的源极之间作为第三负存储节点，所述第九MOS管漏极和第七MOS管的栅极之间作为第二负存储节点；

第三反相器结构由第十MOS管和第八MOS管串联形成，所述第十MOS管源极和第八MOS管的源极之间作为第三正存储节点，所述第十MOS管栅极和第八MOS管的栅极之间作为第二负存储节点；

第四反相器结构由第四MOS管和第二MOS管串联形成，所述第四MOS管漏极和第二MOS管的漏极之间作为第一负存储节点；

所述第一正存储节点、第二正存储节点、第三正存储节点连接在一起；

所述第一负存储节点、第二负存储节点、第三负存储节点连接在一起；

传输结构，用于传输存储在上述存储节点中的逻辑电平状态和来自位线或反相位线的信息，由第五MOS管和第六MOS管构成。

与现有技术相比，采用本发明提供的技术方案具有如下优点：本发明通过在传统六管单元结构的基础上增加4个晶体管，并将相应的存储节点连在一起，解决了传统六管单元结构静态噪声容限小的缺陷，本发明提出的十管SRAM存储单元具有很好的稳定性和正反馈功能。

附图说明

通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本发明的其它特征、目的和优点将会变得更明显。

图1为现有技术的六管单元结构的SRAM单元结构图；

图2为现有技术的十管SRAM单元结构图；

图3根据本发明的实施例的改进的十管SRAM单元结构图。

具体实施方式

下面详细描述本发明的实施例。

所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能解释为对本发明的限制。下文的公开提供了许多不同的实施例或例子用来实现本发明的不同结构。为了简化本发明的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本发明。此外，本发明可以在不同例子中重复参考数字和/或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施例和/或设置之间的关系。此外，本发明提供了的各种特定的器件和结构的例子，但是本领域普通技术人员可以意识到其他器件的可应用于性和/或其他结构的使用。

本发明提供了一种改进的十管SRAM单元结构图。下面，将通过本发明的一个实施例对图3所示的改进的十管SRAM单元结构进行具体描述。如图3所示，本发明所提供的改进的十管SRAM单元结构包括：

反相器结构和传输结构，其中所述反相器结构均有一个PMOS管和一个NMOS管构成，4组反相器结构的各极接法不同，下面会详细说明,传输结构由两个NMOS管构成，在进行读取操作时，存储在存储节点中的电平状态和来自位线或反相位线的信息通过传输结构相互传输，下面对分别对这两部分结构尽心具体介绍。

反相器结构，用于锁存逻辑状态信息，包括第一反相器结构、第二反相器结构、第三反相器结构、第四反相器结构，其中，

第一反相器结构由第三MOS管M3和第一MOS管M1串联形成，所述第三MOS管M3的源极接电源VDD，所述第一MOS管M1的源极接地，所述第三MOS管M3的漏极接所述第一MOS管M1的漏极，所述第三MOS管M3漏极和第一MOS管M1的漏极之间作为第一正存储节点Q；

第二反相器结构由第九MOS管M9和第七MOS管M7串联形成，所述第九MOS管M9的漏极接第三MOS管M3的栅极，所述第七MOS管M7的漏极接地第一MOS管M3的栅极，所述第七MOS管M7的栅极接所述第九MOS管M9的栅极，所述第七MOS管M7的源极接所述第九MOS管M9的源极，所述第九MOS管源极M9和第七MOS管M7的源极之间作为第三负存储节点QB2，所述第九MOS管漏极M9和第七MOS管M7的栅极之间作为第二负存储节点Q1；

第三反相器结构由第十MOS管M10和第八MOS管M8串联形成，所述第十MOS管M10的漏极接第四MOS管M4的栅极，所述第八MOS管M8的漏极接第二MOS管M2的栅极，所述第十MOS管M10的栅极接所述第八MOS管M8的栅极，所述第十MOS管M10的源极接所述第八MOS管M8的源极，所述第十MOS管M10源极和第八MOS管M8的源极之间作为第三正存储节点Q2，所述第十MOS管M10栅极和第八MOS管M8的栅极之间作为第二负存储节点QB1；

第四反相器结构由第四MOS管M4和第二MOS管M2串联形成，第四MOS管M4的源极接电源VDD，所述第二MOS管M2的源极接地，所述第四MOS管M4的漏极接所述第二MOS管M2的漏极，所述第四MOS管漏极M4和第二MOS管M2的漏极之间作为第一负存储节点QB。

其中所述第一正存储节点Q，连接第三MOS管M3漏极和第一MOS管M1的漏极；所述第二正存储节点Q1，连接第九MOS管栅极M9和第七MOS管M7的栅极；所述第三存储节点Q2，连接第十MOS管源极M10和第八MOS管M8的源极；所述第一负存储节点QB，连接第四MOS管漏极M4和第二MOS管M2的漏极；所述第二负存储节点QB1，连接第十MOS管栅极M10和第八MOS管M8的栅极；所述第三负存储节点QB2，连接第九MOS管源极M9和第七MOS管M7的源极。

其中，所述第一正存储节点Q、第二正存储节点Q1、第三正存储节点Q2连接在一起；所述第一负存储节点QB、第二负存储节点QB1、第三负存储节点QB2连接在一起。

所述传输结构用于传输存储在存储节点中的逻辑电平状态和来自位线或反相位线的信息，包括第五MOS管M5和第六MOS管M6，其中，第五MOS管M5的漏极接第一正存储节点Q，源极接位线BL；第六MOS管M6的源漏极接第一负存储节点QB，漏极接反相位线BLB。所述第五MOS管M5、第六MOS管M6的栅极均接字线WL。

在本发明的实施例中，所述第三MOS管M3、第七MOS管M7、第八MOS管M8、第四MOS管M4为PMOS管，所述第五MOS管M5、第一MOS管M1、第九MOS管M9、第十MOS管M10、第二MOS管M2、第六MOS管M6为NMOS管。

当对此存储单元进行读取和写入操作时，传输结构，即第五MOS管M5和第六MOS管M6均导通；在读取时，反相位线BLB和位线BL均预充电至高电平，在进行写入操作时，对要写入1的节点，BL＝1，BLB＝0；对要写入0的节点，BL＝0，BLB＝1。

在上述结构的基础上，现在根据各存储节点不同的初始状态来对本发明所述的SRAM单元的工作状态进行说明。

当初始状态为Q＝1、QB＝0时，此时NMOS晶体管M9导通，而PMOS晶体管M7关闭。因为QB2＝0，所以M3的栅极也等于0，故导通。Q点因此被上拉至1。同理，QB1＝0，传输门PMOS晶体管M8导通，Q2＝1被传输到M2的栅极，QB结点被下拉至0。

当初始状态为Q＝0、QB＝1，同理，PMOS传输门M7和NMOS传输门M10导通，M1和M4导通，而M2和M3关断，Q和QB分别被稳定在0和1。

在辐射引起的瞬态效应状态下，若Q从0变成1，而QB暂时稳定在1，则PMOS传输门M7由导通变成关断，NMOS传输门M9从关断变成导通，QB2＝1被传送到PMOS晶体管M3的栅极，M3仍然关断，Q点由于没有受到上拉电路的正反馈，整个电路的逻辑状态不会因为Q的瞬态变化而变化。辐射瞬态效应之后Q点恢复到0。

由此可知，该十管SRAM存储单元在不同的初始状态均具有很好的稳定性和正反馈功能。

与现有技术相比，本发明具有以下优点：本发明通过在传统六管单元结构的基础上增加4个晶体管，并将相应的存储节点连在一起，解决了传统六管单元结构静态噪声容限小的缺陷，本发明提出的十管SRAM存储单元具有很好的稳定性和正反馈功能。

虽然关于示例实施例及其优点已经详细说明，应当理解在不脱离本发明的精神和所附权利要求限定的保护范围的情况下，可以对这些实施例进行各种变化、替换和修改。对于其他例子，本领域的普通技术人员应当容易理解在保持本发明保护范围内的同时，工艺步骤的次序可以变化。

此外，本发明的应用范围不局限于说明书中描述的特定实施例的工艺、机构、制造、物质组成、手段、方法及步骤。从本发明的公开内容，作为本领域的普通技术人员将容易地理解，对于目前已存在或者以后即将开发出的工艺、机构、制造、物质组成、手段、方法或步骤，其中它们执行与本发明描述的对应实施例大体相同的功能或者获得大体相同的结果，依照本发明可以对它们进行应用。因此，本发明所附权利要求旨在将这些工艺、机构、制造、物质组成、手段、方法或步骤包含在其保护范围内。

Claims (4)

1.一种十管抗瞬态效应SRAM存储单元，该单元包括以下结构：

反相器结构，用于锁存逻辑电平状态，包括第一反相器结构、第二反相器结构、第三反相器结构、第四反相器结构，其中

第一反相器结构由第三MOS管(M3)和第一MOS管(M1)串联形成，所述第三MOS管(M3)漏极和第一MOS管(M1)的漏极之间作为第一正存储节点(Q)；

第二反相器结构由第九MOS管(M9)和第七MOS管(M7)串联形成，所述第九MOS管(M9)源极和第七MOS管(M7)的源极之间作为第三负存储节点(QB2)，所述第九MOS管(M9)栅极和第七MOS管(M7)的栅极之间作为第二负存储节点(Q1)；

第三反相器结构由第十MOS管(M10)和第八MOS管(M8)串联形成，所述第十MOS管(M10)源极和第八MOS管(M8)的源极之间作为第三正存储节点(Q2)，所述第十MOS管(M10)栅极和第八MOS管(M8)的栅极之间作为第二负存储节点(QB1)；

第四反相器结构由第四MOS管(M4)和第二MOS管(M2)串联形成，所述第四MOS管(M4)漏极和第二MOS管(M2)的漏极之间作为第一负存储节点(QB)；

所述第一正存储节点(Q)、第二正存储节点(Q1)、第三正存储节点(Q2)连接在一起；

所述第一负存储节点(QB)、第二负存储节点(QB1)、第三负存储节点(QB2)连接在一起；

传输结构，用于传输存储在上述存储节点中的逻辑电平状态和来自位线或反相位线的信息，由第五MOS管(M5)和第六MOS管(M6)构成。

2.根据权利要求1所述的电路，所述反相器结构的特征为：

所述第三MOS管(M3)的源极接电源(VDD)，所述第一MOS管(M1)的源极接地，所述第三MOS管(M3)的漏极接所述第一MOS管(M1)的漏极；

所述第九MOS管(M9)的漏极接第三MOS管(M3)的栅极，所述第七MOS管(M7)的漏极接地第一MOS管(M3)的栅极，所述第七MOS管(M7)的栅极接所述第九MOS管(M9)的栅极，所述第七MOS管(M7)的源极接所述第九MOS管(M9)的源极；

所述第十MOS管(M10)的漏极接第四MOS管(M4)的栅极，所述第八MOS管(M8)的漏极接第二MOS管(M2)的栅极，所述第十MOS管(M10)的栅极接所述第八MOS管(M8)的栅极，所述第十MOS管(M10)的源极接所述第八MOS管(M8)的源极；

所述第四MOS管(M4)的源极接电源(VDD)，所述第二MOS管(M2)的源极接地，所述第四MOS管(M4)的漏极接所述第二MOS管(M2)的漏极。

3.根据权利要求1所述的电路，其中，所述传输结构的特征为：

第五MOS管(M5)的漏极接第一正存储节点(Q)，源极接位线(BL)；

第六MOS管(M6)的源漏极接第一负存储节点(QB)，漏极接反相位线(BLB)；

所述第五MOS管(M5)、第六MOS管(M6)的栅极均接字线(WL)。

4.根据权利要求1所述的电路，其中，所述第三MOS管(M3)、第七MOS管(M7)、第八MOS管(M8)、第四MOS管(M4)为PMOS管，所述第五MOS管(M5)、第一MOS管(M1)、第九MOS管(M9)、第十MOS管(M10)、第二MOS管(M2)、第六MOS管(M6)为NMOS管。