CN112992225A - 一种sram存储单元、sram存储器以及数据存储方法 - Google Patents

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Abstract

本发明公开一种SRAM存储单元、SRAM存储器以及数据存储方法，属于半导体领域。以使SRAM存储单元中的存储数据在两个节点之间不断交换，均衡老化问题，消除阈值失配。SRAM存储单元包括主电路和从属电路。主电路包括交叉耦合的第一反相器和第二反相器，第一反相器的输入端和第二反相器的输出端串接有第一选通管。从属电路包括依次连接的第二选通管、第三反向器和第三选通管。第二选通管和第三选通管通过第一反相器的输入端，与主电路电连接。在一个周期内，第一选通管、第二选通管以及第三选通管上施加的控制信号由第一控制信号转变为第二控制信号，SRAM存储单元的存储节点的存储数据发生翻转。

Description

一种SRAM存储单元、SRAM存储器以及数据存储方法
技术领域
本发明涉及半导体技术领域，特别是涉及一种SRAM存储单元、SRAM存储器以及数据存储方法。
背景技术
SRAM(Random-Access Memory，静态随机存取存储器)是一种具有静止存取功能的内存，不需要刷新电路就能保存它内部存储的数据。当SRAM用于芯片中时，在芯片系统检测到未授权的非法访问时，芯片系统可以切断SRAM的电源以避免攻击者窃取数据。但是，SRAM存在信息残留问题，可以通过老化压印提取的方法部分恢复掉电前存储的信息。其中，老化压印提取是指当某一存储单元长期存储固定数据时，对称的两个晶体管将发生不同程度的BTI(Bias Temperature Instability，偏压温度不稳定性)老化效应，产生永久性阈值电压失配，导致SRAM存储单元上电后有一定概率(约10％～20％)读出与原存储数值相反的上电初值。
发明内容
基于此，本发明的目的在于提供一种SRAM存储单元、SRAM存储器以及数据存储方法，以使SRAM存储单元中的存储数据在两个节点之间不断交换，均衡老化问题，消除阈值失配。
第一方面，本发明提供了一种SRAM存储单元，SRAM存储单元包括主电路和从属电路。主电路包括交叉耦合的第一反相器和第二反相器，第一反相器的输入端和第二反相器的输出端串接有第一选通管。从属电路包括依次连接的第二选通管、第三反向器和第三选通管。第二选通管和第三选通管通过第一反相器的输入端，与主电路电连接。在一个周期内，第一选通管、第二选通管以及第三选通管上施加的控制信号由第一控制信号转变为第二控制信号，SRAM存储单元的存储节点的存储数据发生翻转。
与现有技术相比，本发明提供的SRAM存储单元在一个周期内，第一选通管、第二选通管以及第三选通管上施加的控制信号由第一控制信号转变为第二控制信号，SRAM存储单元的存储节点的存储数据发生翻转。在现有技术中，假设第一反相器中的存储节点存储的数据为高电平，第二反相器中的存储节点存储的数据为低电平。此时，第一反相器中的第一晶体管和第二晶体管分别处于负偏压与正偏压状态，若长时间的处于该状态，则第一晶体管和第二晶体管就容易发生BTI效应。此后，SRAM存储单元若进行重启操作，由于第一反相器中的第一晶体管和第二晶体管相较于第二反相器中的第三晶体管和第四晶体管更难开启，则电源电压率先对第二反相器中的存储节点进行充电，第一反相器中的存储节点则通过第二晶体管放电，形成稳态时，第一反相器中的存储节点与第二反相器中的存储节点所存储的数据大概率为“0”和“1”。因此，SRAM存储单元因为BTI老化效应的存在具有了非易失性，上电的数据与先前存储的数据具有一定的关联，安全性大大降低。而在本发明中，通过控制信号使第一反相器中的存储节点存储的数据和第二反相器中的存储节点存储的数据进行来回翻转，让第一晶体管和第四晶体管与第二晶体管和第三晶体管交替进行BTI老化效应，从而均衡第一反相器和第二反相器中的四个晶体管的老化，缓解或者消除老化带来的阈值失配，强化SRAM存储单元的数据安全性。
第二方面，本发明还公开了一种SRAM存储器，包括上述SRAM存储单元。
第三方面，本发明还公开了一种数据存储方法，包括：
向第一选通管、第二选通管以及第三选通管施加第一控制信号；
在同一周期内，保持第一控制信号第一控制时间后，向第一选通管、第二选通管以及第三选通管施加第二控制信号；
存储节点的存储数据由第一数据翻转为第二数据。
本发明第二方面和第三方面的有益效果与第一方面相同，此处不在赘述。
附图说明
此处所说明的附图用来提供对本发明的进一步理解，构成本发明的一部分，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：
图1示出了本发明实施例提供的SRAM存储单元中主电路的结构示意图；
图2(a)和图2(b)示出了本发明实施例提供的一种SRAM存储单元的电路结构示意图；
图3示出了本发明实施例提供的一种SRAM存储单元存储阶段数据翻转时序图；
图4示出了本发明实施例提供的一种SRAM存储单元的读写时序图；
图5示出了本发明实施例提供的一种SRAM存储单元老化前后噪声容限对比；
图6示出了本发明实施例提供的一种SRAM存储单元老化后‘0’‘1’噪声容限计算。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。
在附图中示出本发明实施例的各种示意图，这些图并非按比例绘制。其中，为了清楚明白的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
以下，术语“第一”、“第二”等仅用于描述目的，而不能理解为指示或暗示相对重要性或隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”等的特征可以明示或者隐含地包括一个或更多个该特征。在本申请的描述中，除非另有说明，“多个”的含义是两个或两个以上。
在本发明中，除非另有明确的规定和限定，术语“连接”应做广义理解，例如，“连接”可以是固定连接，也可以是可拆卸连接，或成一体；可以是直接相连，也可以是通过中间媒介间接相连。
SRAM(Random-Access Memory，静态随机存取存储器)是一种具有静止存取功能的内存，不需要刷新电路就能保存它内部存储的数据。当SRAM用于芯片中时，在芯片系统检测到未授权的非法访问时，芯片系统可以切断SRAM的电源以避免攻击者窃取数据。但是，SRAM存在信息残留问题，可以通过老化压印提取的方法部分恢复掉电前存储的信息。其中，老化压印提取是指当某一存储单元长期存储固定数据时，对称的两个晶体管将发生不同程度的BTI老化效应，产生永久性阈值电压失配，导致SRAM存储单元上电后有一定概率(约10％～20％)读出与原存储数值相反的上电初值。
在相关技术中，参照图1，SRAM存储单元包括交叉耦合的第一反相器11和第二反相器12；第一反相器11和第二反相器12交叉耦合后，形成有第一存储节点Q和第二存储节点QB。其中，第一存储节点Q和第二存储节点QB用于存储一位二进制信息0或1。
示例性的，本发明实施例提供的SRAM存储单元可以为六管SRAM存储元。六管SRAM存储元为由两个MOS反相器交叉耦合而成的触发器，一个存储元存储一位二进制数。六管SRAM存储元具有两个稳定的状态，并且六管SRAM存储元的第一存储节点和第二存储节点的存储信息总是互为相反的。例如，第一存储节点的存储信息表示0，则第二存储节点的存储信息表示为1。又例如，第一存储节点的存储信息表示1，则第二存储节点的存储信息表示为0。
具体的，参照图1，第一反相器11和第二反相器12的电路结构沿存储元的中心轴线成轴对称结构。
其中，第一反相器11包括第一P型晶体管P1和第一N型晶体管N1；第一P型晶体管P1的源极与电源端VDD电连接，第一P型晶体管P1的漏极与第一N型晶体管N1的漏极电连接于第一存储节点Q，第一N型晶体管N1的源极接地(与接地端GND电连接)，第一P型晶体管P1的栅极和第一N型晶体管N1的栅极电连接于第二存储节点QB。
第二反相器包括12第二P型晶体管P2和第二N型晶体管N2；第二P型晶体管P2的源极与电源端VDD电连接，第二P型晶体管P2的漏极与第二N型晶体管N2的漏极电连接于第二存储节点QB，第二N型晶体管N2的源极接地(与接地端GND电连接)，第二P型晶体管P2的栅极和第二N型晶体管N2的栅极电连接于第一储节点Q。
参照图1，存储元还包括第三N型晶体管N3和第四N型晶体管N4；第三N型晶体管N3的源极与第一存储节点电连接，漏极与位线BLB相连接，栅极与字线电连接。第四N型晶体管N4的源极与第二存储节点电连接，漏极与字线BL相连接，栅极与字线电连接。
上述存储元中应用的P型晶体管和N型晶体管均为金属氧化物半导体场效应晶体管。由于金属氧化物半导体场效应晶体管具有很高的输入阻抗，在电路中便于直接耦合，容易制成规模大的集成电路，故在本发明实施例中的第一反相器和第二反相器中应用金属氧化物半导体场效应晶体管，容易在后续形成集成电路。
基于此，在相关技术中，假设第一反相器中的存储节点存储的数据为高电平，第二反相器中的存储节点存储的数据为低电平。此时，第一反相器中的第一P型晶体管P1和第一N型晶体管N1分别处于负偏压与正偏压状态，若长时间的处于该状态，则第一P型晶体管P1和第一N型晶体管N1就容易发生BTI效应。此后，SRAM存储单元若进行重启操作，由于第一反相器中的第一P型晶体管P1和第一N型晶体管N1相较于第二反相器中的第二P型晶体管P2和第二N型晶体管N2更难开启，则电源电压率先对第二反相器中的存储节点进行充电，第一反相器中的存储节点则通过第二晶体管放电，形成稳态时，第一反相器中的存储节点与第二反相器中的存储节点所存储的数据大概率为“0”和“1”。因此，SRAM存储单元因为BTI老化效应的存在具有了非易失性，上电的数据与先前存储的数据具有一定的关联，安全性大大降低。
基于此，本发明实施例公开了一种SRAM存储单元，SRAM存储单元包括主电路和从属电路。参照图2，主电路包括交叉耦合的第一反相器和第二反相器，以及串接在第一反相器的输入端和第二反相器的输出端之间的第一选通管N0。从属电路包括依次串接的第二选通管N4、第三反向器和第三选通管N5。第二选通管N4和第三选通管N5通过所述第一反相器的输入端，与主电路电连接。
在一个周期内，所述第一选通管、所述第二选通管以及所述第三选通管上施加的控制信号由第一控制信号转变为第二控制信号，所述SRAM存储单元的存储节点的存储数据发生翻转。
第一选通管的栅极与第一控制信号或第二控制信号相连接，第一选通管的源极与第一反相器的输入端电连接，第一选通管的漏极与第二反相器的输出端电连接。第二选通管的栅极与第一控制信号或第二控制信号相连接，第二选通管的源极与第三反相器的输入端电连接，第一选通管的漏极与第一反相器的输入端电连接。第三选通管的栅极与第一控制信号或第二控制信号相连接，第三选通管的源极与第一反相器的输入端电连接，第三选通管的漏极与第三反相器的输出端电连接。
上述第一选通管、第二选通管和第三选通管均为N型MOS管。
参照图2(a)和图2(b)，第一反相器包括P型晶体管P2和N型晶体管N2。第二反相器包括P型晶体管P3和N型晶体管N3。第三反相器包括P型晶体管P0和N型晶体管N1。
具体的，P型晶体管P2的源极，P型晶体管P3的源极和P型晶体管P0的源极连接到电源电压VDD。N型晶体管N2的源极，N型晶体管N3的源极和N型晶体管N1的源极接地。
P型晶体管P2的栅极和N型晶体管N2的栅极相连，记为节点QBB，P型晶体管P2的漏极和N型晶体管N2的漏极相连，记为节点Q。P型晶体管P3的栅极和N型晶体管N3的栅极相连，P型晶体管P3的漏极和N型晶体管N3的漏极相连，记为节点QB。P型晶体管P0的栅极和N型晶体管N1的栅极相连，记为节点QBB1，P型晶体管P0的漏极和N型晶体管N1的漏极相连，记为节点QBBB。
N型晶体管N6的漏极与位线BL相连，栅极与字线WL相连，源极与节点Q相连。N型晶体管N7的漏极与位线BL相连，栅极与字线WL相连，源极与节点QB相连。N型晶体管N0的漏极与节点QBB相连，栅极与控制信号MT相连，源极与节点QB相连。N型晶体管N4的漏极与节点QBB相连，栅极与控制信号MT相连，源极与节点QBB1相连。N型晶体管N5的漏极与节点QBBB相连，栅极与控制信号ST相连，源极与节点QBB相连。
示例性的，参照图3，本发明实施例提供的SRAM存储单元在正常存储阶段，即字线WL置低电平时，控制信号ST和MT应满足如图3所示的时序关系，在一个周期内，MT大部分时间处于高电平，而ST则相应的处于低电平，MT在每个周期末尾进入低电平阶段，并在一段时间恢复至高电平进入下一个周期，而ST则在MT为低电平阶段时进入一个时长略短的高电平时期，产生一段时隙，避免竞争冒险。
对于存储节点Q存储的数据由1至0的翻转：当Q为高电平，QB点为低电平，MT处于高电平，ST处于低电平时，N型晶体管N0开启，N型晶体管N4开启，N型晶体管N5关断，QBB与QBB1为低电平，QBBB为高电平。当MT处于低电平，ST处于高电平时，N型晶体管N0关断，N型晶体管N4关断，N型晶体管N5开启。QBB点与QBBB点之间导通，QBB点被QBBB点置为高电平，P型晶体管P2关断，N型晶体管N2导通，Q点通过N型晶体管N2放电，变为低电平，存储数据发生翻转。
对于存储节点Q存储的数据由0至1的翻转：当Q为低电平，QB点为高电平，MT处于高电平，ST处于低电平时，N型晶体管N0开启，N型晶体管N4开启，N型晶体管N5关断，QBB与QBB1低为高电平，QBBB为低电平。当MT处于低电平，ST处于高电平时，N型晶体管N0关断，N型晶体管N4关断，N型晶体管N5开启。QBB点与QBBB点之间导通，QBB点被QBBB点置为低电平，P型晶体管P2开启，N型晶体管N2关断，电源通过P型晶体管P2对Q点充电，变为高电平，存储数据发生翻转。
当存储节点存储的数据由第一数据翻转为第二数据时，第一控制信号包括施加在第一选通管和第二选通管上的高电平，以及施加在第三选通管上的低电平，第二控制信号包括施加在第一选通管和第二选通管上的低电平，以及施加在第三选通管上的高电平。当存储节点存储的数据由第二数据翻转为第一数据时，第一控制信号包括施加在第一选通管和第二选通管上的高电平，以及施加在第三选通管上的低电平，第二控制信号包括施加在第一选通管和第二选通管上的低电平，以及施加在第三选通管上的高电平。其中，第一数据可以为上述的存储节点Q存储的数据。
其中，第一控制信号的控制时间大于第二控制信号的控制时间。
在一个具体的示例中，当初始时信号MT的电位为1，N型晶体管N0开启，N型晶体管N4开启。信号ST的电位为0，N型晶体管N5关断。由于N型晶体管N0开启，N型晶体管N4开启，且同时QB节点电位为0，QBB与QBB1电位为0，经过一级反相器QBBB节点电位为1。当MT信号关断为0，N型晶体管N0关断，N型晶体管N4关断，一段时间间隔后ST信号开启为1时，N型晶体管N5开启。QBB点与QBBB点之间导通，由于QBBB在MT信号关断前为1，QBB点被QBBB点翻转至1，这导致第二P型晶体管关断，第二N型晶体管导通，Q点通过第二N型晶体管放电，电位变为0。在Q点电位变为0的过程中，第三P型晶体管开启，第三N型晶体管关断，电源通过第三P型晶体管对QB节点充电，QB节点电位变为1，此时存储数据发生翻转。然后ST信号关断为0，N型晶体管N5关断，一段时间间隔后MT信号开启为1，N型晶体管N0开启，N型晶体管N4开启。两个反相器重新连接到一起，形成交叉耦合，使数据稳定。
图4示出了本发明实施例提供的SRAM存储单元的读写时序波形图，本发明的SRAM存储单元电路的写1、读1、写0、读0功能均正常。基本时序同传统SRAM存储单元相同，当WL为高电平，BL为高电平，BLB为低电平时进行写1操作，Q点电平发生升高，写1成功；当WL为高电平，BL和BLB均为高电平时进行读操作，BLB线通过QB点进行放电，电位下降，读1成功；当WL为高电平，BLB为高电平，BL为低电平时进行写0操作，QB点电平发生升高，写0成功；当WL为高电平，BL和BLB均为高电平时进行读操作，BL线通过Q点进行放电，电位下降，读0成功。
图5是老化前后SRAM存储单元存储阶段静态噪声容限对比，其中，1为老化前的静态噪声，2为老化后的静态噪声。从图5中可以看出，老化后的SRAM存储单元，其静态噪声容限并没有发生失配。为进一步验证这一点，对老化后的SRAM存储单元进行静态噪声容限计算，如图6所示，经过计算后，老化后的SRAM存储单元，其‘1’‘0’的静态噪声容限均为297.5mV，并没有发生失配，也就是说此时SRAM存储单元重新上电以后，数据为1或者为0的概率是均等的，达到了抗老化压印的目的，提高了数据安全性。
因此，与现有技术相比，本发明实施例提供的SRAM存储单元在一个周期内，第一选通管、第二选通管以及第三选通管上施加的控制信号由第一控制信号转变为第二控制信号，SRAM存储单元的存储节点的存储数据发生翻转。在现有技术中，假设第一反相器中的存储节点存储的数据为高电平，第二反相器中的存储节点存储的数据为低电平。此时，第一反相器中的第一晶体管和第二晶体管分别处于负偏压与正偏压状态，若长时间的处于该状态，则第一晶体管和第二晶体管就容易发生BTI效应。此后，SRAM存储单元若进行重启操作，由于第一反相器中的第一晶体管和第二晶体管相较于第二反相器中的第三晶体管和第四晶体管更难开启，则电源电压率先对第二反相器中的存储节点进行充电，第一反相器中的存储节点则通过第二晶体管放电，形成稳态时，第一反相器中的存储节点与第二反相器中的存储节点所存储的数据大概率为“0”和“1”。因此，SRAM存储单元因为BTI老化效应的存在具有了非易失性，上电的数据与先前存储的数据具有一定的关联，安全性大大降低。而在本发明中，通过控制信号使第一反相器中的存储节点存储的数据和第二反相器中的存储节点存储的数据进行来回翻转，让第一晶体管和第四晶体管与第二晶体管和第三晶体管交替进行BTI老化效应，从而均衡第一反相器和第二反相器中的四个晶体管的老化，缓解或者消除老化带来的阈值失配，强化SRAM存储单元的数据安全性。
本发明实施例还公开了一种SRAM存储器，SRAM存储器具有与本发明实施例提供的SRAM存储单元备相同的技术效果，在此不做赘述。
本发明还公开了一种数据存储方法，包括：
向第一选通管、第二选通管以及第三选通管施加第一控制信号。
在同一周期内，保持第一控制信号第一控制时间后，向第一选通管、第二选通管以及第三选通管施加第二控制信号。
存储节点的存储数据由第一数据翻转为第二数据。
本发明实施例提供的数据存储方法具有与本发明实施例提供的SRAM存储单元备相同的技术效果，在此不做赘述。
本说明书中的各个实施例均采用递进的方式描述，各个实施例之间相同相似的部分互相参见即可，每个实施例重点说明的都是与其他实施例的不同之处。尤其，对于设备实施例而言，由于其基本相似于方法实施例，所以描述得比较简单，相关之处参见方法实施例的部分说明即可。
以上，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以权利要求的保护范围为准。

Claims (10)

1.一种SRAM存储单元，其特征在于，所述SRAM存储单元包括主电路和从属电路；
所述主电路包括交叉耦合的第一反相器和第二反相器，所述第一反相器的输入端和所述第二反相器的输出端之间串接有第一选通管；
所述从属电路包括依次串接的第二选通管、第三反向器和第三选通管；
所述第二选通管和所述第三选通管均通过所述第一反相器的输入端，与所述主电路电连接；
在一个周期内，所述第一选通管、所述第二选通管以及所述第三选通管上施加的控制信号由第一控制信号转变为第二控制信号，所述SRAM存储单元的存储节点的存储数据发生翻转。
2.根据权利要求1所述的SRAM存储单元，其特征在于，所述第一选通管的栅极与所述第一控制信号或所述第二控制信号相连接，所述第一选通管的源极与所述第一反相器的输入端电连接，所述第一选通管的漏极与所述第二反相器的输出端电连接。
3.根据权利要求1所述的SRAM存储单元，其特征在于，所述第二选通管的栅极与所述第一控制信号或所述第二控制信号相连接，所述第二选通管的源极与所述第三反相器的输入端电连接，所述第二选通管的漏极与所述第一反相器的输入端电连接。
4.根据权利要求1所述的SRAM存储单元，其特征在于，所述第三选通管的栅极与所述第一控制信号或所述第二控制信号相连接，所述第三选通管的源极与所述第一反相器的输入端电连接，所述第三选通管的漏极与所述第三反相器的输出端电连接。
5.根据权利要求1-4任一项所述的SRAM存储单元，其特征在于，当所述存储节点存储的数据由第一数据翻转为第二数据时，所述第一控制信号包括施加在所述第一选通管和所述第二选通管上的高电平，以及施加在所述第三选通管上的低电平，所述第二控制信号包括施加在所述第一选通管和所述第二选通管上的低电平，以及施加在所述第三选通管上的高电平。
6.根据权利要求1-4任一项所述的SRAM存储单元，其特征在于，当所述存储节点存储的数据由第二数据翻转为第一数据时，所述第一控制信号包括施加在所述第一选通管和所述第二选通管上的高电平，以及施加在所述第三选通管上的低电平，所述第二控制信号包括施加在所述第一选通管和所述第二选通管上的低电平，以及施加在所述第三选通管上的高电平。
7.根据权利要求1-4任一项所述的SRAM存储单元，其特征在于，所述第一选通管、所述第二选通管和所述第三选通管均为N型MOS管。
8.根据权利要求1-4任一项所述的SRAM存储单元，其特征在于，所述第一控制信号的控制时间大于所述第二控制信号的控制时间。
9.一种SRAM存储器，其特征在于，所述SRAM存储器包括权利要求1-8任一项所述的SRAM存储单元。
10.一种数据存储方法，其特征在于，应用于权利要求1-8任一项所述的SRAM存储单元，所述存储方法包括：
向所述第一选通管、所述第二选通管以及所述第三选通管施加第一控制信号；
在同一周期内，保持所述第一控制信号第一控制时间后，向所述第一选通管、所述第二选通管以及所述第三选通管施加第二控制信号；
所述存储节点的存储数据由第一数据翻转为第二数据。
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