CN213303651U

CN213303651U - 一种低静态功耗抗单粒子翻转的静态随机存取存储器

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Publication number: CN213303651U
Application number: CN202022702053.1U
Authority: CN
Inventors: 杨霆; 齐春华
Original assignee: Individual
Current assignee: Individual
Priority date: 2020-11-20
Filing date: 2020-11-20
Publication date: 2021-05-28
Anticipated expiration: 2030-11-20

Abstract

一种低静态功耗抗单粒子翻转的静态随机存取存储器，解决了现有SRAM存储器静态功耗较高及易受到单粒子翻转的影响的问题，属于集成电路技术领域。本实用新型采用12个晶体管，其中PMOS晶体管P1～P4和NMOS晶体管N1～N2为上拉晶体管，NMOS晶体管N3～N4、N7～N8为下拉晶体管，NMOS晶体管N5～N6为存取晶体管。这些上拉、下拉和存取晶体管形成四个存储节点，即节点Q、QN、S1和S0。字线(WL)与存取晶体管的栅极相连，位线BL和BLN与存取晶体管的漏极(或源)相连。本实用新型的存储器能够正确地实现读、写和保持操作，且使四个节点存在抗单粒子翻转恢复机制，实现低静态功耗抗多节点翻转。

Description

一种低静态功耗抗单粒子翻转的静态随机存取存储器

技术领域

本实用新型涉及一种低静态功耗抗单粒子翻转的静态随机存取存储器，属于集成电路技术领域。

背景技术

静态随机存取存储器(Static Random Access Memory，SRAM)作为高速缓存(cache)的重要组成部分，在现代嵌入式处理器中得到了广泛的应用。它在中央处理器(Central Processing Unit，CPU)和内存之间的数据交互中起着重要的作用。这些数据交互是信息安全的关键，这就需要SRAM存储器具有极高的可靠性。然而，随着互补金属氧化物半导体(Complementary Metal-Oxide-Semiconductor Transistor，CMOS)制造工艺进入纳米时代，SRAM存储器越来越容易受到单粒子翻转(Single Event Upset，SEU)的影响。SEU会导致电子系统出现故障，并且在一些关键的存储器应用(如卫星设备或心脏复律除颤器)中，这些软错误会引发致命错误。因此，设计抗SEU加固SRAM存储器已成为电子系统迫切需求。

目前研究人员已经提出了几种较为经典的抗辐射设计SRAM存储单元，如PS10T、NS10T和Quatro10T SRAM存储单元。与传统的6T存储单元相比，这些SRAM存储单元具有更强的抗单粒子翻转能力。然而由于设计上的缺陷，这三种存储单元只能对SEU形成部分免疫，即NS10T存储单元只能抵抗从0到1的单粒子翻转，PS10T存储单元只能抵抗从1到0的单粒子翻转，Quatro10T存储单元只能抵抗从1到0的单粒子翻转。为了进一步增强存储单元的抗单粒子翻转能力，有人还提出了一种双互锁SRAM存储单元(DICE)，该存储单元能够完全容忍发生在其任何一个节点上的SEU，因此在实际中得到了广泛的应用。但与6T SRAM单元相比，DICE存储单元静态功耗较高，且在90nm以下工艺中，由于电荷共享效应的影响，DICE存储单元的抗单粒子翻转能力迅速下降。

发明内容

针对现有SRAM存储器静态功耗较高及易受到单粒子翻转的影响的问题，本实用新型提供一种低静态功耗抗单粒子翻转的静态随机存取存储器。

本实用新型的一种低静态功耗抗单粒子翻转的静态随机存取存储器，包括PMOS晶体管P1～P4和NMOS晶体管N1～N8；

PMOS管P3的栅极、NMOS晶体管N3的栅极、NMOS晶体管N7的漏极、NMOS晶体管N8的栅极、NMOS晶体管N6的漏极和NMOS晶体管N2的源极同时连接，连接节点为QN；

PMOS管P4的栅极、NMOS管N8的漏极、NMOS晶体管N4的栅极、NMOS晶体管N7的栅极、NMOS晶体管N5的漏极和NMOS晶体管N1的源极同时连接,连接节点为Q；

PMOS管P3的漏极与PMOS管P1的源极连接，PMOS管P4的漏极与PMOS管P2的源极连接；

PMOS管P3的源极、PMOS管P4的源极、NMOS晶体管N1的漏极、NMOS晶体管N2的漏极与电源的正极同时连接；

PMOS管P1的栅极、PMOS管P2的漏极、NMOS管N2的栅极和NMOS晶体管N4的漏极同时连接,连接节点为S1；

PMOS管P2的栅极、PMOS管P1的漏极、NMOS管N1的栅极和NMOS晶体管N3的漏极同时连接,连接节点为S0；

NMOS晶体管N3的源极、NMOS晶体管N4的源极、NMOS晶体管N7的源极和NMOS晶体管N8的源极与电源的负极同时连接；

NMOS晶体管N5的栅极与NMOS晶体管N6的栅极连接字线WL；

NMOS晶体管N5的源极连接位线BL，NMOS晶体管N6的源极连接位线BLN。

作为优选，版图加固时PMOS管P1和PMOS管P3通过浅沟槽隔离技术进行隔离，版图加固时PMOS管P2和PMOS管P4通过浅沟槽隔离技术进行隔离。

作为优选，版图加固时节点Q和节点S0之间插入了P阱接触，节点QN和节点S1之间插入了P阱接触。

本实用新型的有益效果：本实施方式给出了一种低静态功耗抗多节点翻转的12管SRAM存储器，并命名为HP12T存储单元，可抵抗能量为LET＝99.8MeV-cm²/mg重离子轰击而不会发生单粒子翻转。

附图说明

图1为本实用新型的静态随机存取存储器的电路结构示意图，命名为：HP12T SRAM存储单元；

图2为本实用新型的HP12T存储单元读写操作仿真结果，横坐标表示时间，纵坐标表示电压；

图3为本实用新型的HP12T存储单元的版图设计示意图，其中AA是有源区，NW是N阱，GT是多晶硅栅，CT是通孔，M1是金属1，V1是接触孔，M2是金属2；

图4为本实用新型与其他典型辐射加固存储单元之间的面积比较；

图5为本实用新型与其他典型辐射加固存储单元之间的静态功耗比较。

具体实施方式

下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有作出创造性劳动的前提下所获得的所有其他实施例，都属于本实用新型保护的范围。

需要说明的是，在不冲突的情况下，本实用新型中的实施例及实施例中的特征可以相互组合。

下面结合附图和具体实施例对本实用新型作进一步说明，但不作为本实用新型的限定。

本实施方式的一种抗单粒子翻转的静态随机存取存储器，命名为：HP12T存储单元，如图1所示，本实施方式HP12T存储单元采用12个晶体管，其中PMOS晶体管P1～P4和NMOS晶体管N1～N2为上拉晶体管，NMOS晶体管N3～N4、N7～N8为下拉晶体管，NMOS晶体管N5～N6为存取晶体管。这些上拉、下拉和存取晶体管形成四个存储节点，即节点Q、QN、S1和S0。字线(WL)与存取晶体管的栅极相连，位线BL和BLN与存取晶体管的源极相连。

本实施方式假设HP12T存储单元存储数字逻辑1，即QN＝0，Q＝1，S0＝1，S1＝0。则所述HP12T存储单元处于存操作状态的具体过程为：当字线WL为低电平"0"时，PMOS晶体管P1和PMOS晶体管P3开启、NMOS晶体管N1、NMOS晶体管N4和NMOS晶体管N7开启，其余晶体管处于关闭状态，该种情况下，完成存储单元的存"1”操作。

根据SRAM单元的读操作原理，位线BL和BLN首先通过预充电电路预充电到逻辑1(即VDD)。当进行读取操作时，字线WL从0变为1，这使得存取NMOS晶体管N5和NMOS晶体管N6导通。在正反馈机制的帮助下，节点Q、QN、S0和S1将保持其存储状态不变。位线BL仍将保持其原始值1，因为在此过程中不会形成放电路径。然而，位线BLN将在开启的NMOS晶体管N6和NMOS晶体管N7形成的放电路径下被放电到0。当位线BL和BLN之间的差异被差分放大器识别时，进行读取操作并读出存储单元的状态。

当进行写操作时，位线BL首先放电到0，位线BLN充电到1。当字线被充电到1时，NMOS晶体管N5和NMOS晶体管N6开启。节点Q首先通过NMOS晶体管N5被放电到某一电压VC。根据SRAM的工作原理，VC将被HP12T存储单元识别为低电平0，从而使NMOS晶体管N4和NMOS晶体管N7关闭，NMOS晶体管P4开启。此后，位线BLN通过开启的NMOS晶体管N6将节点QN充电到逻辑1，然后NMOS晶体管N3和NMOS晶体管N8开启，PMOS晶体管P3关闭。开启的NMOS晶体管N3将节点S0放电至0，从而使PMOS晶体管P2开启、NMOS晶体管N1关闭。开启的PMOS晶体管P2和PMOS晶体管P4将节点S1充电到1，从而使PMOS晶体管P1和PMOS晶体管P3关闭，NMOS晶体管N2开启。至此顺利地完成了一次写操作过程。

本实施方式采用65nm CMOS商用CMOS工艺，在1.2V电源电压和室温条件下，对所提出的HP12T存储单元进行了1bit读写仿真。仿真结果如图2所示。当字线WL为1时，如果写使能信号WE和读使能信号RE均为1，则输入信号D写入HP12T SRAM单元(写操作)，即信号D写入节点Q；如果写使能信号WE和读信号RE均为0，则读出节点Q的存储数据，即执行读读操作；如果写使能信号WE和字线信号WL为0，并且读使能信号RE为1，则HP12T SRAM单元处于保持状态。由图2可知，所提出的存储单元单元能够正确地实现读、写和保持操作。

由SEU产生的物理机制易知，辐射产生的电流只能通过p-n结从n型扩散区向p型扩散区流动。这意味着，如果一个敏感节点仅由PMOS晶体管组成，且该节点存储的逻辑状态为1，则辐照并不会使该节点发生从1到0的翻转；反之，如果存在一个节点，其周围只有NMOS晶体管，且存储的逻辑状态为0，则辐照并不会使该节点发生从0到1的翻转。仍假设HP12TSRAM单元中各节点的存储状态为Q＝1，QN＝0，S0＝1，S1＝0，结合SEU物理机制，当辐射粒子撞击存储单元时，由于节点QN仅有NMOS晶体管组成，且存储状态为0，因此节点QN不会发生翻转，即节点QN不是敏感节点。因此HP12T存储单元共有三个敏感节点，它们是分别节点Q、S0和S1。

下面分析本实施方式的HP12T存储单元的抗单粒子翻转恢复机制：

1)如果SEU发生在节点Q上，则节点Q的状态从1变为0，这将导致NMOS晶体管N4和NMOS晶体管N7暂时关闭，PMOS晶体管P4开启。然而，这一变化并不会进一步影响其他晶体管的开关状态，也就是说节点QN、S0和S1仍处于其原始状态未发生改变。因此，节点Q在开启的晶体管N1的作用下将恢复到其原始存储状态1。

2)如果SEU发生在节点S1上，则节点S1的状态将从0变为1，这将导致PMOS晶体管P1暂时关闭，NMOS晶体管N2开启。这一改变并不会影响节点Q和S0的存储状态。然而，在这种情况下，开启的NMOS晶体管N2会给节点QN充电，同时开启的NMOS晶体管N7会对节点QN进行放电，这导致了NMOS晶体管N2和NMOS晶体管N7在节点QN上产生了充电和放电的竞争关系。由SRAM存储器存储数据的工作原理易知，存储单元中下拉晶体管的尺寸最大，其次是存取管，而上拉晶体管的尺寸最小。这也就是说，NMOS晶体管N7的下拉能力要远强于NMOS晶体管N2的上拉能力。此外，开启的NMOS晶体管N2为NMOS晶体管，其对节点QN的充电过程是一个弱驱动过程，相反，开启的NMOS晶体管N7对节点QN的放电过程是一个强驱动过程。基于以上分析可知，在晶体管N7的作用下，节点QN可以保持其初始状态0。由于节点Q、QN和S0都处于原始状态而未发生改变，因此，PMOS晶体管P2和PMOS晶体管P4仍将处于关闭状态，相应地NMOS晶体管N4仍将开启，这使得节点S1最终将恢复到其原始状态0，而不会发生单粒子翻转。

3)如果SEU发生在节点S0上，则节点S0的状态从1变为0，这将导致PMOS晶体管P2开启，同时NMOS晶体管N1关闭。通过简单的分析可知：这些变化不会影响节点S1，Q和QN的存储状态。由于节点Q、QN和S1都处于其原始状态未发生改变，因此，PMOS晶体管P1和PMOS晶体管P3仍然导通，而NMOS晶体管N3仍然关断，最终节点S0将回到其原始状态1。

图3为HP12T存储单元的版图设计。在版图加固方面本实用新型做出了以下设计考虑：1)、采用堆叠的PMOS晶体管P1和PMOS晶体管P3(以及PMOS晶体管P2和PMOS晶体管P4)，从而可以利用源隔离版图加固技术达到降低节点S1从0到1翻转的可能性，这里PMOS晶体管P1(PMOS晶体管P2)和PMOS晶体管P3(PMOS晶体管P4)的浅沟槽隔离宽度设计为240nm。2)、为了进一步削弱电荷共享效应，在版图设计中还有意地在节点Q(QN)和S0(S1)之间插入了P阱接触。

对不同重离子能量下节点Q、S0和S1的TCAD混合仿真，随着LET值的增加，SET的持续时间越来越长。以节点Q为例，当LET＝37.5MeV-cm²/mg时，SET的持续时间为2.8ns；当LET＝75MeV-cm²/mg时，SET的持续时间为5ns；当LET＝99.8MeV-cm²/mg时，SET的持续时间为6.5ns。即随着重离子LET值的增加，所提出的HP12T存储单元所需的恢复时间增加。但即使是重离子的LET值等于99.8MeV-cm²/mg，本实施方式的HP12T存储单元仍能保持正确的数据存储功能。图4给出了本实施方式的HP12T存储单元与其他典型辐射加固存储单元之间的面积开销。从图4可以看出，本实施方式的HP12T存储单元的面积开销比6T存储单元多175％。本实施方式的HP12T存储单元与PS10T、DICE和13T存储单元相比，具有相似的面积开销。虽然本实施方式的HP12T存储单元的面积开销是6T存储单元的2.75倍，但本研究的主要目的是设计具有良好抗单粒子翻转特性的SRAM存储单元，而且本实施方式的HP12T存储单元的面积开销小于基于6T存储单元的三模冗余结构的面积开销。因此，面积的牺牲换来存储器的可靠性提高是值得的。由图4通过计算可知，本实施方式的HP12T存储单元的面积分别为NS10T、PS10T、Quatro10T、DICE和13T存储单元面积的130.95％、114.11％、125％、110％和82.58％。

本实施方式的HP12T存储单元与其他存储单元的静态功耗如图5所示。静态功耗定义为SRAM存储单元在特定时间段内消耗的能量与这段时间间隔的比值。可以看出，本实施方式的HP12T存储单元的静态功耗最小，这是由于本实施方式的HP12T存储单元采用了堆叠晶体管结构，减小了漏电流。经计算可知，本实施方式的HP12T存储单元的静态功耗分别为6T、NS10T、PS10T、Quatro10T、DICE和13T存储单元静态功耗的80％、30.19％、58.40％、23.26％、41.03％和34.33％。

虽然在本文中参照了特定的实施方式来描述本实用新型，但是应该理解的是，这些实施例仅仅是本实用新型的原理和应用的示例。因此应该理解的是，可以对示例性的实施例进行许多修改，并且可以设计出其他的布置，只要不偏离所附权利要求所限定的本实用新型的精神和范围。应该理解的是，可以通过不同于原始权利要求所描述的方式来结合不同的从属权利要求和本文中所述的特征。还可以理解的是，结合单独实施例所描述的特征可以使用在其他所述实施例中。

Claims

1.一种低静态功耗抗单粒子翻转的静态随机存取存储器，其特征在于，包括PMOS晶体管P1～P4和NMOS晶体管N1～N8；

NMOS晶体管N5的栅极与NMOS晶体管N6的栅极连接字线WL；

2.根据权利要求1所述的低静态功耗抗单粒子翻转的静态随机存取存储器，其特征在于，版图加固时PMOS管P1和PMOS管P3通过浅沟槽隔离技术进行隔离，版图加固时PMOS管P2和PMOS管P4通过浅沟槽隔离技术进行隔离。

3.根据权利要求1所述的低静态功耗抗单粒子翻转的静态随机存取存储器，其特征在于，版图加固时节点Q和节点S0之间插入了P阱接触，节点QN和节点S1之间插入了P阱接触。