CN114496021A - 一种14t抗辐照sram存储单元电路 - Google Patents

Abstract

本发明公开了一种14T抗辐照SRAM存储单元电路，包括8个NMOS晶体管和6个PMOS晶体管；PMOS晶体管P5和NMOS晶体管N3构成第一个反向器，PMOS晶体管P6和NMOS晶体管N4构成第二个反向器，这两个反向器交叉耦合；N1与N2对内部存储节点QB与Q进行加固，Q与QB全部由NMOS晶体管包围，这构成了极性加固结构；外围节点S0与S1由P1和P2交叉耦合，N5与N6作为下拉管；QB与Q通过N7与N8连接到BLB和BL，N7的栅极和N8的栅极均与字线WL电连接。本发明可以提高单元抗单粒子翻转能力，能够抵抗所有的单节点翻转，还可以抵抗外围存储双节点翻转，而且单元的临界电荷相对较高，单元更加稳定。

Description

一种14T抗辐照SRAM存储单元电路

技术领域

本发明涉及SRAM(Static Random Access Memory，中文为静态随机存储器)技术领域，尤其涉及一种14T(14T是指14个CMOS管)抗辐照SRAM存储单元电路，它是一种可以提高单元抗单粒子翻转(Single Event Upset，SEU)能力的单元电路结构，以下简称HRH-14T。

背景技术

随着集成电路产业的快速发展，工艺制程不断缩减，行业对器件的电路性能和工作可靠性等需求不断提升，然而在航空航天、空天国防等尖端科技领域，太空环境尤为复杂，大量宇宙中电子、质子等高能带电粒子严重威胁集成电路稳定的运行，这使得航天设备的正常运行面临严峻挑战。其中，单粒子效应(Single Event Effect，SEE)对空间环境中集成电路的运行构成了较大的威胁，这使得集成电路抗辐照加固技术变得越来越重要。SEU是单粒子效应的一种形式，当空间中高能粒子入射到半导体材料上时，沿其入射路径沉淀电荷，这些电荷将被敏感区域收集，导致节点电压波动，造成存储单元的数据发生翻转，最终会导致集成电路系统中发生软错误。

目前，SRAM被广泛运用于大量电子存储设备中。然而，SRAM由于其自身结构特性原因，其受到单粒子效应尤为敏感，在辐照环境下的稳定性较差。因此，为了提高SRAM单元抗SEU的能力，现有技术中主要包括以下几种方案：

(1)如图1所示的电路是Shah M.Jahinuzzamandeng等人在2009年提出的一种SoftError Tolerant 10T SRAM BitCell(QUATRO 10T)电路，该电路结构在传统六管单元结构基础上，增加了2个PMOS晶体管和2个NMOS晶体管，其中有2个NOMS晶体管作为传输晶体管。它相比于传统六管单元结构具有更好的抗SEU的能力，但是该单元内部存储节点受到粒子轰击后只能恢复从‘1’到‘0’翻转，并不能完全免疫SEU。

(2)如图2所示的电路是Jianwei Jiang在2018年提出的一种Quadruple Cross-Coupled Latch-Based QUCCE 10T(QUCCE 10T)电路，它采用10个晶体管组成电路，面积较小，但只能自恢复从‘0’到‘1’的SEU，不能恢复所有的SEU。

(3)如图3所示所示的电路是L.D.T.Dand和J.S.Kim在2017年提出的WritabilityEnhanced QUATRO(We-QUATRO 12T)电路，该电路在QUATRO电路基础上增加了一对读写管，提高了写能力，但是和QUATRO-10T一样，无法完全免疫SEU。

(4)如图4所示所示的电路是Govind Prasad等人在2020年提出的一种PowerOptimized SRAM Cell With High Radiation Hardened(RHBD 14T)电路，该电路可以抵抗所有的单节点翻转，但是该电路的读操作时间和写操作时间相对较差

有鉴于此，特提出本发明。

发明内容

本发明的目的是提供了一种14T抗辐照SRAM存储单元电路，以解决现有技术中存在的上述技术问题。本发明可以提高单元抗单粒子翻转能力，能够抵抗所有的单节点翻转，还可以抵抗外围存储双节点翻转，而且单元的临界电荷相对较高，单元更加稳定，其读操作时间和写操作时间好于现有的14管SRAM存储单元电路。

本发明的目的是通过以下技术方案实现的：

一种14T抗辐照SRAM存储单元电路，包括8个NMOS晶体管和6个PMOS晶体管；这8个NMOS晶体管分别定义为N1、N2、N3、N4、N5、N6、N7、N8；这6个PMOS晶体管分别定义为P1、P2、P3、P4、P5、P6；PMOS晶体管P5和NMOS晶体管N3构成第一个反向器，PMOS晶体管P6和NMOS晶体管N4构成第二个反向器，这两个反向器交叉耦合；PMOS晶体管P3与PMOS晶体管P4作为上拉管；PMOS晶体管P5的漏极与NMOS晶体管N3的漏极之间设有内部存储节点QB，PMOS晶体管P6的漏极与NMOS晶体管N4的漏极之间设有内部存储节点Q，NMOS晶体管N1与NMOS晶体管N2对内部存储节点QB与内部存储节点Q进行加固，内部存储节点Q与内部存储节点QB全部由NMOS晶体管包围，这构成了极性加固结构；外围节点S0与外围节点S1由PMOS晶体管P1和PMOS晶体管P2交叉耦合，NMOS晶体管N5与NMOS晶体管N6作为下拉管；内部存储节点QB通过NMOS晶体管N7连接到第二位线BLB，内部存储节点Q通过NMOS晶体管N8连接到第一位线BL，NMOS晶体管N7的栅极和NMOS晶体管N8的栅极均与字线WL电连接。

优选地，PMOS晶体管P5的漏极与NMOS晶体管N1的漏极电连接，NMOS晶体管N1的源极与NMOS晶体管N3的漏极电连接于内部存储节点QB，NMOS晶体管N3的源极接地；PMOS晶体管P6的漏极与NMOS晶体管N2的漏极电连接，MOS晶体管N2的源极与NMOS晶体管N4的漏极电连接于内部存储节点Q，NMOS晶体管N4的源极接地；内部存储节点QB与PMOS晶体管P6的栅极、NMOS晶体管N4的栅极电连接在一起，内部存储节点Q与PMOS晶体管P5的栅极、NMOS晶体管N3的栅极电连接在一起；

PMOS晶体管P3的漏极与PMOS晶体管P5的源极电连接，PMOS晶体管P3的源极接电压VDD；PMOS晶体管P4的漏极与PMOS晶体管P6的源极电连接，PMOS晶体管P4的源极接电压VDD；

PMOS晶体管P1的源极接电压VDD，PMOS晶体管P1的漏极与PMOS晶体管P2的栅极、NMOS晶体管N1的栅极、NMOS晶体管N5的漏极电连接于外围节点S0；NMOS晶体管N5的栅极与内部存储节点Q电连接，NMOS晶体管N5的源极接地；PMOS晶体管P2的源极接电压VDD，PMOS晶体管P2的漏极与PMOS晶体管P1的栅极、NMOS晶体管N2的栅极、NMOS晶体管N6的漏极电连接于外围节点S1；NMOS晶体管N6的栅极与内部存储节点QB电连接，NMOS晶体管N6的源极接地；PMOS晶体管P1的栅极与PMOS晶体管P3的栅极电连接；PMOS晶体管P2的栅极与PMOS晶体管P4的栅极电连接；

NMOS晶体管N7的漏极与内部存储节点QB电连接，NMOS晶体管N7的源极与第二位线BLB电连接，NMOS晶体管N7的栅极与字线WL电连接；NMOS晶体管N8的漏极与内部存储节点Q电连接，NMOS晶体管N8的源极与第一位线BL电连接，NMOS晶体管N8的栅极与字线WL电连接。

与现有技术相比，本发明包括8个NMOS晶体管和6个PMOS晶体管，外围节点S0与外围节点S1由PMOS晶体管P1和PMOS晶体管P2交叉耦合，NMOS晶体管N5与NMOS晶体管N6作为下拉管，而内部存储节点QB与内部存储节点Q由PMOS晶体管P5、NMOS晶体管N3、PMOS晶体管P6、NMOS晶体管N4构成的一对反相器交叉耦合，PMOS晶体管P3与PMOS晶体管P4作为上拉管，NMOS晶体管N1与NMOS晶体管N2对内部存储节点QB与内部存储节点Q进行加固，内部存储节点Q与内部存储节点QB全部由NMOS晶体管包围，这构成了极性加固结构；内部存储节点QB通过NMOS晶体管N7连接到第二位线BLB，内部存储节点Q通过NMOS晶体管N8连接到第一位线BL，作为传输晶体管的NMOS晶体管N7和NMOS晶体管N8的开启由字线WL控制，从而内部存储节点Q和内部存储节点QB采用了不同类型晶体管在空间重离子轰击下具有单一翻转特性的极性加固原理进行设计，利用这一设计保证了内部存储节点Q和内部存储节点QB的稳定性，同时外围节点S0与外围节点S1的节点数据的稳定保证了内部存储节点Q和内部存储节点QB可以在发生翻转后恢复至初始状态，这提高了电路的抗SEU的能力，在牺牲较小单元面积的情况下提高了单元电路的抗单粒子翻转能力，能抵抗所有的单节点翻转，还可以抵抗外围存储双节点翻转，而且单元的临界电荷相对较高，单元更加稳定，其读操作时间和写操作时间好于现有的14管SRAM存储单元电路。

附图说明

为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域的普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他附图。

图1为现有技术中QUATRO 10T电路的结构示意图；

图2为现有技术中QUCCE 10T电路的结构示意图；

图3为现有技术中We-QUATRO 12T电路的结构示意图；

图4为现有技术中RHBD 14T电路的结构示意图；

图5为本发明实施例所提供的14T抗辐照SRAM存储单元电路(简称HRH-14T)的结构示意图；

图6为本发明实施例所提供的HRH-14T抗辐照SRAM存储单元电路的时序波形图(仿真条件为：Corner：TT；Temperature：27℃；VDD：1.2V)；

图7为本发明实施例所提供的HRH-14T抗辐照SRAM存储单元电路在不同时刻、不同节点受到双指数电流源脉冲注入的瞬态波形仿真图(仿真条件为：VDD：1.2V)。

具体实施方式

下面结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述；显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例，这并不构成对本发明的限制。基于本发明的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明的保护范围。

首先对本文中可能使用的术语进行如下说明：

术语“包括”、“包含”、“含有”、“具有”或其它类似语义的描述，应被解释为非排它性的包括。例如：包括某技术特征要素(如原料、组分、成分、载体、剂型、材料、尺寸、零件、部件、机构、装置、步骤、工序、方法、反应条件、加工条件、参数、算法、信号、数据、产品或制品等)，应被解释为不仅包括明确列出的某技术特征要素，还可以包括未明确列出的本领域公知的其它技术特征要素。

下面对本发明所提供的14T抗辐照SRAM存储单元电路进行详细描述。本发明实施例中未作详细描述的内容属于本领域专业技术人员公知的现有技术。本发明实施例中未注明具体条件者，按照本领域常规条件或制造商建议的条件进行。本发明实施例中所用试剂或仪器未注明生产厂商者，均为可以通过市售购买获得的常规产品。

实施例1

如图5所示，本发明实施例1提供了一种14T抗辐照SRAM存储单元电路(简称HRH-14T)，它是基于极性加固技术的14T抗辐照SRAM存储单元电路，其结构主要包括8个NMOS晶体管和6个PMOS晶体管；这8个NMOS晶体管分别定义为N1、N2、N3、N4、N5、N6、N7、N8；这6个PMOS晶体管分别定义为P1、P2、P3、P4、P5、P6。

PMOS晶体管P5、NMOS晶体管N3、PMOS晶体管P6和NMOS晶体管N4构成一对交叉耦合的反相器(所述PMOS晶体管P5、NMOS晶体管N3、PMOS晶体管P6和NMOS晶体管N4构成一对交叉耦合的反相器是指PMOS晶体管P5和NMOS晶体管N3构成第一个反向器，PMOS晶体管P6和NMOS晶体管N4构成第二个反向器，这两个反向器交叉耦合，即第一个反向器的输出连接第二个反向器的输入，第二个反向器的输出连接第一个反向器的输入，这就能实现两个反相器的输出状态的锁定、保存，即存储了1个位的状态)，PMOS晶体管P3与PMOS晶体管P4作为上拉管，PMOS晶体管P5的漏极与NMOS晶体管N3的漏极之间设有内部存储节点QB，PMOS晶体管P6的漏极与NMOS晶体管N4的漏极之间设有内部存储节点Q，NMOS晶体管N1与NMOS晶体管N2对内部存储节点QB与内部存储节点Q进行加固，内部存储节点Q与内部存储节点QB全部由NMOS晶体管包围，这构成了极性加固结构。外围节点S0与外围节点S1由PMOS晶体管P1和PMOS晶体管P2交叉耦合，NMOS晶体管N5与NMOS晶体管N6作为下拉管；内部存储节点QB通过NMOS晶体管N7连接到第二位线BLB，内部存储节点Q通过NMOS晶体管N8连接到第一位线BL，NMOS晶体管N7的栅极和NMOS晶体管N8的栅极均与字线WL电连接，即NMOS晶体管N7和NMOS晶体管N8的开启由字线WL控制。

具体地，该HRH-14T抗辐照SRAM存储单元电路的具体结构可以包括：PMOS晶体管P5的漏极与NMOS晶体管N1的漏极电连接，NMOS晶体管N1的源极与NMOS晶体管N3的漏极电连接于内部存储节点QB，NMOS晶体管N3的源极接地；PMOS晶体管P6的漏极与NMOS晶体管N2的漏极电连接，NMOS晶体管N2的源极与NMOS晶体管N4的漏极电连接于内部存储节点Q，NMOS晶体管N4的源极接地；内部存储节点QB与PMOS晶体管P6的栅极、NMOS晶体管N4的栅极电连接在一起，内部存储节点Q与PMOS晶体管P5的栅极、NMOS晶体管N3的栅极电连接在一起；这构成了一对交叉耦合的反相器，并且NMOS晶体管N1与NMOS晶体管N2对这对反相器中内部存储节点QB与内部存储节点Q进行了加固。PMOS晶体管P3与PMOS晶体管P4作为上拉管，即PMOS晶体管P3的漏极与PMOS晶体管P5的源极电连接，PMOS晶体管P3的源极接电压VDD，PMOS晶体管P4的漏极与PMOS晶体管P6的源极电连接，PMOS晶体管P4的源极接电压VDD，从而这对交叉耦合的反相器与NMOS晶体管N1、NMOS晶体管N2、PMOS晶体管P3、PMOS晶体管P4一起构成了极性加固结构。PMOS晶体管P1的源极接电压VDD，PMOS晶体管P1的漏极与PMOS晶体管P2的栅极、NMOS晶体管N1的栅极、NMOS晶体管N5的漏极电连接于外围节点S0；NMOS晶体管N5的栅极与内部存储节点Q电连接，NMOS晶体管N5的源极接地；PMOS晶体管P2的源极接电压VDD，PMOS晶体管P2的漏极与PMOS晶体管P1的栅极、NMOS晶体管N2的栅极、NMOS晶体管N6的漏极电连接于外围节点S1；NMOS晶体管N6的栅极与内部存储节点QB电连接，NMOS晶体管N6的源极接地；PMOS晶体管P1的栅极与PMOS晶体管P3的栅极电连接；PMOS晶体管P2的栅极与PMOS晶体管P4的栅极电连接。NMOS晶体管N7的漏极与内部存储节点QB电连接，NMOS晶体管N7的源极与第二位线BLB电连接，NMOS晶体管N7的栅极与字线WL电连接；NMOS晶体管N8的漏极与内部存储节点Q电连接，NMOS晶体管N8的源极与第一位线BL电连接，NMOS晶体管N8的栅极与字线WL电连接；也就是说，NMOS晶体管N7和NMOS晶体管N8的开启由字线WL控制，NMOS晶体管N7和NMOS晶体管N8为传输晶体管。

进一步地，本发明实施例1所提供的HRH-14T抗辐照SRAM存储单元电路的原理如下：①在保持阶段，第一位线BL和第二位线BLB都预充到高电平，字线WL为低电平，电路内部保持初始的状态，电路不工作。②当在读数据阶段，第一位线BL和第二位线BLB都预充到高电平，字线WL为高电平，NMOS晶体管N7和NMOS晶体管N8打开；如果该单元电路存储的数据为‘0’，那么第一位线BL通过NMOS晶体管N4和NMOS晶体管N8向地放电，使得产生位线电压差，然后通过灵敏放大器读出数据；如果该单元电路存储的数据为‘1’，那么第二位线BLB通过NMOS晶体管N3和NMOS晶体管N7向地放电，使得产生位线电压差，然后通过灵敏放大器读出数据。③在写入数据阶段，字线WL为高电平，如果第一位线BL为高电平、第二位线BLB为低电平，那么通过NMOS晶体管N8向内部存储节点Q写‘1’；如果第一位线BL为低电平、第二位线BLB为高电平，那么通过NMOS晶体管N8向内部存储节点Q写‘0’。

与现有技术相比，本发明实施例1提供的HRH-14T抗辐照SRAM存储单元电路中，当只考虑电路结构对抗辐照性能的提升时，如果电路的存储节点受到粒子轰击，由于电路的内部存储节点Q和内部存储节点QB均由NMOS晶体管包围，根据极性加固原理，空间粒子轰击敏感节点NMOS管，在节点仅产生“1-0”的电压脉冲，而该脉冲由于栅电容的存在不能影响其他晶体管的状态，这使得内部存储节点Q和内部存储节点QB有效避免发生翻转，同时外围节点S0和外围节点S1的节点数据的稳定保证了内部存储节点Q和内部存储节点QB可以在发生翻转后恢复至初始状态，从而使得电路抗SEU的能力得到了提高；如果是其他非关键节点受到粒子的轰击，那么存储单元更加不易受到影响；因此本发明实施例1可以在牺牲较小单元面积的情况下提高单元电路的抗单粒子翻转能力，能抵抗所有的单节点翻转，还可以抵抗外围存储双节点翻转，而且单元的临界电荷相对较高，单元更加稳定，其读操作时间和写操作时间好于现有的14管SRAM存储单元电路。

下面对如图1所示的现有技术中QUATRO 10T电路、如图2所示的现有技术中QUCCE10T电路、如图3所示的现有技术中We-QUATRO 12T电路、如图4所示的现有技术中RHBD14T电路与如图5所示的本发明实施例1所提供的HRH-14T抗辐照SRAM存储单元电路进行以下性能对比分析：

(1)对如图5所示的本发明实施例1所提供的HRH-14T抗辐照SRAM存储单元电路进行仿真(仿真条件为：Corner：TT；Temperature：27℃；VDD：1.2V)，从而可以得到如图6所示的时序波形图。由图6可以看出：本发明实施例1所提供的HRH-14T抗辐照SRAM存储单元电路可以实现正常的存储节点进行写‘1’、读‘1’、写‘0’和读‘0’的操作。

(2)对如图1所示的现有技术中QUATRO 10T电路、如图2所示的现有技术中QUCCE10T电路、如图3所示的现有技术中We-QUATRO 12T电路、如图4所示的现有技术中RHBD14T电路与如图5所示的本发明实施例1所提供的HRH-14T抗辐照SRAM存储单元电路进行电路面积对比、读写时间和功耗仿真对比(仿真条件为：Corner：TT；Temperature：27℃；VDD：1.2V)，从而可以得到如下表1所示的电路面积、读写时间和功耗仿真对比表：

表1

SRAM存储单元电路	电路面积(μm)	读操作时间(ps)	写操作时间(ps)
				QUATRO 10T	7.69	112.5	29.15
QUCCE 10T	7.81	88.31	62.67
				We-QUATRO 12T	8.76	60.58	20.3
RHBD 14T	9.54	99.52	39.3
				HRH-14T	9.51	96.13	32.1

由表1可以看出：与现有技术中的SRAM存储单元电路相比，本发明实施例1的HRH-14T的电路面积小于现有技术中RHBD 14T电路，略高于现有技术中We-QUATRO12T电路；本发明实施例1的HRH-14T的读操作时间好于现有技术中RHBD 14T电路，而且本发明实施例1的HRH-14T的写操作时间远好于现有技术中RHBD 14T电路和现有技术中QUCCE 10T电路，同时本发明实施例1的HRH-14T的功耗也接近其他现有电路单元。

(3)对如图5所示的本发明实施例1所提供的HRH-14T抗辐照SRAM存储单元电路进行仿真(仿真条件为：VDD：1.2V)，从而可以得到如图7所示的本发明实施例1所提供的HRH-14T抗辐照SRAM存储单元电路在不同时刻、不同节点受到双指数电流源脉冲注入的瞬态波形仿真图。由图7可以看出：本发明实施例1所提供的HRH-14T抗辐照SRAM存储单元电路可以实现所有的单节点翻转恢复，并能实现节点对S0-S1的自恢复，具有较好的单节点和多节点翻转免疫特性。

(4)对如图1所示的现有技术中QUATRO 10T电路、如图2所示的现有技术中QUCCE10T电路、如图3所示的现有技术中We-QUATRO 12T电路、如图4所示的现有技术中RHBD14T电路与如图5所示的本发明实施例1所提供的HRH-14T抗辐照SRAM存储单元电路进行临界电荷对比仿真(仿真条件为：Corner：TT；Temperature：27℃；VDD：1.2V)，从而可以得到如下表2所示的临界电荷对比表：

表2

由表2可以看出：与现有技术中的SRAM存储单元电路相比，本发明实施例1所提供的HRH-14T抗辐照SRAM存储单元电路的临界电荷相对较高，单元更稳定。

综上可见，本发明实施例能够提高单元的抗SEU的能力，可以在牺牲较小单元面积的情况下提高单元电路的抗单粒子翻转能力，能抵抗所有的单节点翻转，还可以抵抗外围存储双节点翻转，而且单元的临界电荷相对较高，单元更加稳定，其读操作时间和写操作时间好于现有的14管SRAM存储单元电路。

以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明披露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求书的保护范围为准。本文背景技术部分公开的信息仅仅旨在加深对本发明的总体背景技术的理解，而不应当被视为承认或以任何形式暗示该信息构成已为本领域技术人员所公知的现有技术。

Claims (2)

1.一种14T抗辐照SRAM存储单元电路，其特征在于，包括8个NMOS晶体管和6个PMOS晶体管；这8个NMOS晶体管分别定义为N1、N2、N3、N4、N5、N6、N7、N8；这6个PMOS晶体管分别定义为P1、P2、P3、P4、P5、P6；

PMOS晶体管P5和NMOS晶体管N3构成第一个反向器，PMOS晶体管P6和NMOS晶体管N4构成第二个反向器，这两个反向器交叉耦合；PMOS晶体管P3与PMOS晶体管P4作为上拉管；PMOS晶体管P5的漏极与NMOS晶体管N3的漏极之间设有内部存储节点QB，PMOS晶体管P6的漏极与NMOS晶体管N4的漏极之间设有内部存储节点Q，NMOS晶体管N1与NMOS晶体管N2对内部存储节点QB与内部存储节点Q进行加固，内部存储节点Q与内部存储节点QB全部由NMOS晶体管包围，这构成了极性加固结构；

外围节点S0与外围节点S1由PMOS晶体管P1和PMOS晶体管P2交叉耦合，NMOS晶体管N5与NMOS晶体管N6作为下拉管；内部存储节点QB通过NMOS晶体管N7连接到第二位线BLB，内部存储节点Q通过NMOS晶体管N8连接到第一位线BL，NMOS晶体管N7的栅极和NMOS晶体管N8的栅极均与字线WL电连接。

2.根据权利要求1所述的14T抗辐照SRAM存储单元电路，其特征在于，PMOS晶体管P5的漏极与NMOS晶体管N1的漏极电连接，NMOS晶体管N1的源极与NMOS晶体管N3的漏极电连接于内部存储节点QB，NMOS晶体管N3的源极接地；PMOS晶体管P6的漏极与NMOS晶体管N2的漏极电连接，MOS晶体管N2的源极与NMOS晶体管N4的漏极电连接于内部存储节点Q，NMOS晶体管N4的源极接地；内部存储节点QB与PMOS晶体管P6的栅极、NMOS晶体管N4的栅极电连接在一起，内部存储节点Q与PMOS晶体管P5的栅极、NMOS晶体管N3的栅极电连接在一起；

PMOS晶体管P3的漏极与PMOS晶体管P5的源极电连接，PMOS晶体管P3的源极接电压VDD；PMOS晶体管P4的漏极与PMOS晶体管P6的源极电连接，PMOS晶体管P4的源极接电压VDD；

PMOS晶体管P1的源极接电压VDD，PMOS晶体管P1的漏极与PMOS晶体管P2的栅极、NMOS晶体管N1的栅极、NMOS晶体管N5的漏极电连接于外围节点S0；NMOS晶体管N5的栅极与内部存储节点Q电连接，NMOS晶体管N5的源极接地；PMOS晶体管P2的源极接电压VDD，PMOS晶体管P2的漏极与PMOS晶体管P1的栅极、NMOS晶体管N2的栅极、NMOS晶体管N6的漏极电连接于外围节点S1；NMOS晶体管N6的栅极与内部存储节点QB电连接，NMOS晶体管N6的源极接地；PMOS晶体管P1的栅极与PMOS晶体管P3的栅极电连接；PMOS晶体管P2的栅极与PMOS晶体管P4的栅极电连接；

NMOS晶体管N7的漏极与内部存储节点QB电连接，NMOS晶体管N7的源极与第二位线BLB电连接，NMOS晶体管N7的栅极与字线WL电连接；NMOS晶体管N8的漏极与内部存储节点Q电连接，NMOS晶体管N8的源极与第一位线BL电连接，NMOS晶体管N8的栅极与字线WL电连接。

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