CN115565578B - 基于极性加固技术的抗辐射sram存储单元电路、芯片 - Google Patents

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Abstract

本发明涉及集成电路设计领域，尤其涉及一种基于极性加固技术的抗辐射SRAM存储单元电路、芯片。本发明的基于极性加固技术的抗辐射SRAM存储单元电路采用NMOS晶体管N7、N8和PMOS晶体管P5、P6配合，并采用双字线WL1、WL2控制。本发明在保证单元抗SEU的情况下，相较于之前的RCPD‑14T单元，本单元在性能表现上存在部分提升，其中包括读延迟、读噪声容限。并且读噪声容限在0.8V‑1.2V工作电压中都有所提升，即本单元稳定性指标得到提升。

Description

基于极性加固技术的抗辐射SRAM存储单元电路、芯片
技术领域
本发明涉及集成电路设计领域，尤其涉及一种基于极性加固技术的抗辐射 SRAM存储单元电路、芯片。
背景技术
静态随机存储器(Static Random Access Memory，SRAM)由于集成度越来越高，其受到单粒子效应(Single Event Transient，SET)的影响也越来越严重。当单个粒子轰击半导体器件时可能会引发单粒子效应，高能粒子射入集成电路时，电离效应的作用会产生大量的空穴—电子对。在器件敏感区域会将这些电子和空穴进行收集，收集的电荷的持续时间和数量会对半导体器件产生影响，使逻辑器件和存储器发生单粒子翻转(Single EventUpset，SEU)，从而改变器件所存储的数据，严重时甚至可能造成器件的损坏。
发明人在此之前已研究设计了一种基于极性加固技术的SRAM存储电路 (申请号为CN2022100812460的中国发明专利)，该RCPD-14T单元既能够提高单元抗SEU的能力，并可以在牺牲较小单元面积的情况下大幅度提高单元的写速度，降低单元的功耗。对于SRAM而言，就是要保证并提高其抗SEU能力，并在此基础上采用手段改进SRAM的性能。而在现有SRAM性能改进上依旧存在提升空间。
发明内容
基于此，有必要针对现有SRAM要保证并提高其抗SEU能力、并在此基础上改进SRAM性能的需求，提供基于极性加固技术的抗辐射SRAM存储单元电路、芯片。
本发明采用以下技术方案实现：
第一方面：
本发明提供了基于极性加固技术的抗辐射SRAM存储单元电路，包括4个 PMOS晶体管和8个NMOS晶体管，这4个PMOS晶体管分别定义为P1、P2、 P3、P4，这8个NMOS晶体管分别定义为N1、N2、N3、N4、N5、N6、N7、 N8。所述基于极性加固技术的抗辐射SRAM存储单元电路还包括两个PMOS 晶体管，这两个PMOS晶体管定义为P5、P6。
P1的源极电性连接VDD。P2的源极电性连接VDD。P3的源极电性连接 P1的漏极，P3的衬底电性连接VDD。P4的源极电性连接P2的漏极，P4的栅极电性连接P3的漏极并设置主存储节点Q，P4的漏极电性连接P3的栅极并设置主存储节点QN，P4的衬底电性连接VDD。
N1的栅极电性连接P3的栅极，N1的源极电性连接VDD，N1的衬底电性连接VSS。N2的栅极电性连接P4的栅极，N2的源极电性连接VDD，N2的衬底电性连接VSS。N3的栅极电性连接P1的栅极、N1的漏极，N3的源极电性连接主存储节点Q，N3的漏极电性连接VSS。N4的栅极电性连接P2的栅极、 N2的漏极，N4的源极电性连接主存储节点QN，N4的漏极电性连接VSS。N5的栅极电性连接N4的栅极，N5的源极电性连接N1的漏极并设置冗余存储节点S0，N5的漏极电性连接VSS。N6的栅极电性连接N3的栅极，N6的源极电性连接N2的漏极并设置冗余存储节点S1，N6的漏极电性连接VSS。N7的栅极电性连接字线WL1，N7的源极电性连接位线BL，N7的漏极电性连接冗余存储节点S1。N8的栅极电性连接字线WL1，N8的源极电性连接位线BLB，N8的漏极电性连接冗余存储节点S0。
P5的栅极电性连接字线WL2，P5的源极电性连接位线BL，P5的漏极电性连接主存储节点Q。P6的栅极电性连接字线WL2，P6的源极电性连接位线 BLB，P6的漏极电性连接主存储节点QN。
该基于极性加固技术的抗辐射SRAM存储单元电路的实现根据本公开的实施例的方法或过程。
第二方面，
本发明公开了基于极性加固技术的抗辐射SRAM存储芯片，采用上述的基于极性加固技术的抗辐射SRAM存储单元电路结构封装而成。
该基于极性加固技术的抗辐射SRAM存储芯片的实现根据本公开的实施例的方法或过程。
与现有技术相比，本发明具备如下有益效果：
1，本发明在保证单元抗SEU的情况下，相较于之前的RCPD-14T单元，本单元在性能表现上存在部分提升，其中包括读延迟、读噪声容限。并且读噪声容限在0.8V-1.2V工作电压中都有所提升，即本单元稳定性指标得到提升。
2，本发明能够提高单元抗SEU的能力，并可以在牺牲较小单元面积的情况下大幅度提高单元的写速度，同时降低单元功耗。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其它的附图。
图1为本发明实施例提供的基于极性加固技术的抗辐射SRAM存储单元电路结构示意图；
图2为图1中抗辐射SRAM存储单元电路的时序波形图；
图3为图1中抗辐射SRAM存储单元电路在不同时刻不同节点受到双指数电流源脉冲注入的瞬态波形仿真图；
图4为现有技术SRAM单元电路和图1中抗辐射SRAM存储单元电路在相同时刻主存储节点受到双指数电流源脉冲注入后恢复其初始状态2000次蒙特卡洛仿真中失败次数对比图。
图5为以图1中抗辐射SRAM存储单元电路为基础的抗辐射SRAM存储芯片的结构示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
需要说明的是，当组件被称为“安装于”另一个组件，它可以直接在另一个组件上或者也可以存在居中的组件。当一个组件被认为是“设置于”另一个组件，它可以是直接设置在另一个组件上或者可能同时存在居中组件。当一个组件被认为是“固定于”另一个组件，它可以是直接固定在另一个组件上或者可能同时存在居中组件。
除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本发明。本文所使用的术语“或/及”包括一个或多个相关的所列项目的任意的和所有的组合。
参看图1，图1为本发明实例提供的基于极性加固技术的抗辐射SRAM存储单元电路结构示意图。基于极性加固技术的抗辐射SRAM存储单元电路，包括4个PMOS晶体管和8个NMOS晶体管，这6个PMOS晶体管分别定义为 P1、P2、P3、P4，这8个NMOS晶体管分别定义为N1、N2、N3、N4、N5、 N6、N7、N8。所述基于极性加固技术的抗辐射SRAM存储单元电路还包括两个PMOS晶体管，这两个PMOS晶体管定义为P5、P6。
如图1所示，P1、P2的源极接VDD，P3、P4的衬底接VDD，N1、N2的漏极接VDD；N1、N2的衬底接VSS，N3、N4、N5、N6的源极均接VSS。
P3、P4形成MOS管的交叉耦合结构：P3的栅极与P4的漏极相连接，且 P4的栅极与P3的漏极相连接。N5和N6交叉耦合：N5的栅极与N6的漏极相连接，且N6的栅极与N5的漏极相连接。
P4的栅极与P3的漏极之间设有主存储节点Q；P3的栅极与P4的漏极之间设有主存储节点QN；N2、N1的栅极分别连接到主存储节点Q、QN；P3、P4的漏极分别连接到主存储节点Q、QN，故P1、P2、P3、P4起到主存储节点 Q、QN上拉晶体管的作用；N3、N4的漏极分别连接到主存储节点Q、QN，故 N3、N4起到主存储节点Q、QN下拉晶体管的作用。
N1的漏极和N5的源极之间设有冗余存储节点S0；N2的漏极和N6的源极之间设有冗余存储节点S1；N1、N2的源极分别连接到冗余存储节点S0、S1，故N1、N2起到冗余存储节点S0、S1上拉晶体管的作用；N5、N6的漏极分别连接到冗余存储节点S0、S1，故N5、N6作为冗余存储节点S0、S1下拉晶体管的作用。
N3的栅极连接到冗余存储节点S0，N4的栅极连接到冗余存储节点S1。
主存储节点Q通过P5与位线BL相连，主存储节点QN通过P6与位线 BLB相连；冗余存储节点S0通过N8与位线BLB相连，冗余存储节点S1通过 N7与位线BL相连：具体的，P5的源极、N7的漏极与位线BL电连接；P6的源极、N8的漏极与位线BLB电连接；N7、N8由字线WL1控制，P5、P6由字线WL2控制，N7、N8、P5、P6作为传输晶体管：具体的，N7、N8的栅极与字线WL1电连接；P5、P6的栅极与字线WL2电连接；并且，P5的漏极与N3 的漏极电连接，P6的漏极与N4的漏极电连接；N7的源极与N6的漏极电连接， N8的源极与N5的漏极电连接。
下面对本实施例中各晶体管的具体连接关系进行说明：
P1的漏极与P3的源极电连接，并且P1的栅极与N1的源极、N3的栅极、的N5漏极、N6的栅极电连接；
P2的漏极与P4的源极电连接，并且P2的栅极与N2的源极、N4的栅极、的N5栅极、N6的漏极电连接；
P3的漏极与N3的漏极、P4的栅极、N2的栅极电连接，并且P3的栅极与 N1的栅极、N4的漏极电连接；
P4的漏极与N4的漏极、P3的栅极、N1的栅极电连接，并且P4的栅极与 N2的栅极、N3的漏极电连接；
N1的源极与P1的栅极、N3的栅极、N5的漏极、N6的栅极电连接，并且 N1的栅极与P3的栅极、N4的漏极电连接；
N2的源极与P2的栅极、N4的栅极、N5的栅极、N6的漏极电连接，并且 N2的栅极与P4的栅极、N3的漏极电连接；
N3的漏极与P4的栅极、N2的栅极电连接，并且N3的栅极与P1的栅极、 N1的源极、N5的漏极、N6的栅极电连接；
N4的漏极与P3的栅极、N1的栅极电连接，并且N4的栅极与P2的栅极、 N2的源极、N5的栅极、N6的漏极电连接；
N5的漏极与N1的源极、P1的栅极、N3的栅极、N6的栅极电连接，并且 N5的栅极与P2的栅极、N2的源极、N4的栅极、N6的漏极电连接；
N6的漏极与N2的源极、P2的栅极、N4的栅极、N5的栅极电连接，并且 N6的栅极与P1的栅极、N1的源极、N3的栅极、N5的漏极电连接。
需要说明的是，上述各晶体管连接关系存在描述重复的情况，但为了便于理解而给予保留。
本实施例还公开了一组各晶体管的设计尺寸，所有PMOS晶体管和NMOS 晶体管的栅长均为65nm；P1、P2、P3、P4的栅宽为300nm；P5、P6的栅宽为 150nm；N1、N2的栅宽为75nm；N5、N6的栅宽为300nm；N3、N4、N7、N8 的栅宽为150nm。
本发明利用极性加固技术的特性，即若全部使用PMOS晶体管来搭建存储单元电路，当存储单元电路存储的数据为‘1’时，不会有存储数据由‘1’转变为‘0’的情况发生；而若全部使用NMOS晶体管来搭建存储单元电路，若存储单元电路存储的数据为‘0’，则不会有存储数据由‘0’转变为‘1’的情况发生。而本实施例的抗辐射SRAM存储单元电路中存储节点S1、S0分别由两组NMOS晶体管：N2和N6及N1和N5连接而成，且两节点分别连接到N4、N3的栅极，由于此两节点只能发生负向瞬态脉冲，故该两节点不会使所连接的N4、N3的开断状态发生改变，也就不会对存储电路中的其他节点产生影响。
基于上述设计：
本实施例的抗辐射SRAM存储单元电路在保持阶段，位线BL和BLB都预充到高电平，字线WL1为低电平，字线WL2为高电平，本单元内部保持初始状态，电路不工作；
本实施例的抗辐射SRAM存储单元电路在读取数据阶段，位线BL和BLB 都预冲到高电平，字线WL1为高电平，字线WL2为低电平，P5、P6、N7与 N8打开；若电路存储的数据为‘0’，则“Q＝S1＝0、QN＝S0＝1”，那么位线BL通过放电路径1(即P5、N3)和放电路径2(即N7、N6)向地放电，使得位线 BL产生电压差，然后通过灵敏放大器读出数据；若电路存储的数据为‘1’，则“Q＝S1＝1、QN＝S0＝0”，那么位线BLB通过放电路径3(即P6、N4)和放电路径4(即N8、N5)向地放电、使得位线BLB产生电压差，然后通过灵敏放大器读出数据；
本实施例的抗辐射SRAM存储单元电路在写入数据阶段，字线WL1为高电平，字线WL2为低电平，若位线BL为高电平，位线BLB为低电平，那么通过P5、N7分别向Q与S1写“1”；若位线BL为低电平，位线BLB为高电平，那么通过P6、N8分别向QN与S0写“1”。
在数据写入过程中，因为该单元采用了四个传输管P5、P6、N7、N8的电路结构，虽然单元面积有小幅度增加，但这样写入的速度会大大提高，同时由于写入的速度的提高从而使电路的功耗降低。
下面将本实施例的抗辐射SRAM存储单元电路，与现有技术中的DICE、 Quatro、S4P8N、RHPD-12T、QUCCE-10T、RCPD-14T(公开于CN2022100812460 的中国发明中)进行读写性能对比。
参看图2，图2为图1中抗辐射SRAM存储单元电路的时序波形图。基于的具体仿真条件为：Corner：TT；Temperature：25℃；VDD：1.2V。由图2可知，在整个60ns的时间内先后完成了写“0”、读“0”、写“1”、读“1”的功能，即完成了所需要的读写功能。
下表一为现有技术SRAM单元电路和本发明实施例所提供的抗辐射SRAM 存储单元电路的读写仿真对比表。具体仿真条件均设定为：Corner：TT； Temperature：25℃；VDD：1.2V。
表一
单元 读延迟(ps) 写延迟(ps)
DICE 58.8 31.12
Quatro 114 29.32
S4P8N 80.6 22.41
RHPD-12T 61.6 14.9
QUCCE-10T 95.8 31.74
RCPD-14T 64 20
本单元 61 28.6
读延迟表征读取性能(读速度)，其值越小即越好；写延迟表征写入性能 (写速度)，其值越小即越好。这样由表一可知：在仿真条件相同的情况下，本单元的读速度远超于Quatro、S4P8N、QUCCE-10T；本单元的写速度优于DICE、 Quatro、QUCCE-10T单元。本单元的读写性能(读写速度)可以与RHPD-12T 相媲美。特别要说明的是，本单元与RCPD-14T相比，本单元的读延迟略优于 RCPD-14T。
下表二为本单元与RCPD-14T的读噪声容限仿真对比表。
表二
下表三为本单元与RCPD-14T的写噪声容限仿真对比表。
表三
读写噪声容限是指前一极输出为最坏的情况下，为保证后一极正常工作，所允许的最大噪声幅度。噪声容限越大说明容许的噪声越大，电路的抗干扰性越好。因此读写噪声容限是衡量单元稳定性的重要指标。根据表二、表三可知：本单元与RCPD-14T相比，两者的写噪声容限相同，但本单元的读噪声容限大于RCPD-14T。
综上，本实施例的抗辐射SRAM存储单元电路相较于之前的RCPD-14T单元，在性能表现上存在部分提升，其中包括读延迟、读噪声容限。
下面对本实施例的抗辐射SRAM存储单元电路进行抗SEU性能仿真测试：
参看图3，图3为图1中抗辐射SRAM存储单元电路在不同时刻不同节点受到双指数电流源脉冲注入的瞬态波形仿真图。具体仿真条件为：VDD：1.2V。由图3可知：当Q和QN同时受到双指数电流源脉冲注入，Q和QN可以完全恢复，当Q、QN、S1分别受到双指数电流源脉冲注入，相关存储节点可以完全恢复，这就说明本单元具有单节点和双节点受到双指数电流源脉冲注入，单元存储节点不会受到影响的特点。
参看图4，图4为现有技术SRAM单元电路和图1中抗辐射SRAM存储单元电路在相同时刻主存储节点受到双指数电流源脉冲注入后恢复其初始状态 2000次蒙特卡洛仿真中失败次数对比图。具体仿真条件为：Corner:MC； Temperature:25℃；VDD:1.2V。由图4可知：在相同仿真环境中，对所有单元 Q和QN主存储节点进行双指数电流源脉冲注入，在2000次的蒙特卡洛仿真中，DICE、Quatro、S4P8N、QUCCE-10T单元主存储节点值均受到破坏，而 RHPD-12T和本单元主存储节点2000次均得到恢复。
综合上述仿真及对比结果，本实施例提供的SRAM存储电路能够提高单元电路抗SEU的能力，可以在牺牲较小单元面积的情况下大幅度提高单元的写速度，并且降低了单元的功耗。
如图5所示，在上述基于极性加固技术的抗辐射SRAM存储单元电路的基础上，本实施例还公开了基于极性加固技术的抗辐射SRAM存储芯片，其采用上述基于极性加固技术的抗辐射SRAM存储单元电路结构。封装成芯片的模式，更易于基于极性加固技术的抗辐射SRAM存储单元电路的推广与应用。
所述基于极性加固技术的抗辐射SRAM存储芯片的引脚包括：第一引脚、第二引脚、第三引脚、第四引脚。第一引脚通过字线WLB与晶体管P7、P8的栅极电连接。第二引脚通过字线WL与晶体管N5、N6的栅极电连接。第三引脚通过位线BL与晶体管N5、P7的源极电连接。第四引脚通过位线BLB与晶体管N6与P8的源极电连接。
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。

Claims (6)

1.基于极性加固技术的抗辐射SRAM存储单元电路，包括：
PMOS晶体管P1，P1的源极电性连接VDD；
PMOS晶体管P2，P2的源极电性连接VDD；
PMOS晶体管P3，P3的源极电性连接P1的漏极，P3的衬底电性连接VDD；
PMOS晶体管P4，P4的源极电性连接P2的漏极，P4的栅极电性连接P3的漏极并设置主存储节点Q，P4的漏极电性连接P3的栅极并设置主存储节点QN，P4的衬底电性连接VDD；
NMOS晶体管N1，N1的栅极电性连接P3的栅极，N1的源极电性连接VDD，N1的衬底电性连接VSS；
NMOS晶体管N2，N2的栅极电性连接P4的栅极，N2的源极电性连接VDD，N2的衬底电性连接VSS；
NMOS晶体管N3，N3的栅极电性连接P1的栅极、N1的漏极，N3的源极电性连接主存储节点Q，N3的漏极电性连接VSS；
NMOS晶体管N4，N4的栅极电性连接P2的栅极、N2的漏极，N4的源极电性连接主存储节点QN，N4的漏极电性连接VSS；
NMOS晶体管N5，N5的栅极电性连接N4的栅极，N5的源极电性连接N1的漏极并设置冗余存储节点S0，N5的漏极电性连接VSS；
NMOS晶体管N6，N6的栅极电性连接N3的栅极，N6的源极电性连接N2的漏极并设置冗余存储节点S1，N6的漏极电性连接VSS；
NMOS晶体管N7，N7的栅极电性连接字线WL1，N7的源极电性连接位线BL，N7的漏极电性连接冗余存储节点S1；
NMOS晶体管N8，N8的栅极电性连接字线WL1，N8的源极电性连接位线BLB，N8的漏极电性连接冗余存储节点S0；
其特征在于，所述基于极性加固技术的抗辐射SRAM存储单元电路还包括：
PMOS晶体管P5，P5的栅极电性连接字线WL2，P5的源极电性连接位线BL，P5的漏极电性连接主存储节点Q；
PMOS晶体管P6，P6的栅极电性连接字线WL2，P6的源极电性连接位线BLB，P6的漏极电性连接主存储节点QN；
在读取数据阶段，若电路存储的数据为‘0’，则“Q=S1=0、QN=S0=1”，那么位线BL通过放电路径1、放电路径2向地放电，使得位线BL产生电压差，然后通过灵敏放大器读出数据，其中放电路径1为P5、N3，放电路径2为N7、N6；
在读取数据阶段，若电路存储的数据为‘1’，则“Q=S1=1、QN=S0=0”，那么位线BLB 通过放电路径3、放电路径4向地放电，使得位线BLB产生电压差，然后通过灵敏放大器读出数据，其中放电路径3为P6、N4，放电路径4为N8、N5；
在写入数据阶段，若位线BL为高电平，位线BLB为低电平，那么通过P5、N7分别向Q与S1写“1”；
在写入数据阶段，若位线BL为低电平，位线BLB为高电平，那么通过P6、N8分别向QN与S0写“1”。
2.根据权利要求1所述的基于极性加固技术的抗辐射SRAM存储单元电路，其特征在于，P1、P2、P3、P4作为主存储节点Q、QN上拉晶体管，N3、N4作为主存储节点Q、QN下拉晶体管；
N1、N2作为冗余存储节点S0、S1上拉晶体管，N5、N6作为冗余存储节点S0、S1下拉晶体管；
N7、N8、P5、P6作为传输晶体管。
3.根据权利要求2所述的基于极性加固技术的抗辐射SRAM存储单元电路，其特征在于，在保持阶段，位线BL和BLB都预充到高电平，字线WL1为低电平，字线WL2为高电平，电路内部保持初始状态，电路不工作；
在读取数据阶段，位线BL和BLB都预冲到高电平，字线WL1为高电平，字线WL2为低电平，P5、P6、N7与N8打开；
在写入数据阶段，字线WL1为高电平，字线WL2为低电平。
4.根据权利要求1所述的基于极性加固技术的抗辐射SRAM存储单元电路，其特征在于，所有PMOS晶体管和NMOS晶体管的栅长均为65nm；
P1、P2、P3、P4的栅宽为300nm；
P5、P6的栅宽为150nm；
N1、N2的栅宽为75nm；
N5、N6的栅宽为300nm；
N3、N4、N7、N8的栅宽为150nm。
5.基于极性加固技术的抗辐射SRAM存储芯片，其特征在于，其采用如权利要求1-4中任意一项所述的基于极性加固技术的抗辐射SRAM存储单元电路结构封装而成。
6.根据权利要求5所述的基于极性加固技术的抗辐射SRAM存储芯片，其特征在于，所述基于极性加固技术的抗辐射SRAM存储芯片的引脚包括：
第一引脚，其通过字线WL1与N7、N8的栅极电连接；
第二引脚，其通过字线WL2与P5、P6的栅极电连接；
第三引脚，其通过位线BL与P5、N7的源极电连接；
第四引脚，其通过位线BLB与P6、N8的源极电连接。
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