CN111916125B - 一种低压下提升读写速度和稳定性的sram存储单元电路 - Google Patents

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Abstract

一种低压下提升读写速度和稳定性的SRAM存储单元电路，属于集成电路技术领域。本发明是12管的SRAM存储单元电路，利用第三NMOS管打断整个反馈环使得第二PMOS管和第二NMOS管容易写入电压，当进行写操作时，第一写字线拉为高电平，第二写字线拉为低电平使第二NMOS管和第二PMOS管导通，第三NMOS管N3关断从而使反馈环打断，能够大幅提升SRAM存储单元电路的写能力；同时设置了第五PMOS管、第六NMOS管和第七NMOS管构成读缓冲器结构，用来消除读干扰对SRAM存储单元电路的影响；因此本发明在提升写能力的同时不影响读稳定性，能够用于单端读写阵列结构，用以解决低压下单端结构带来的写能力降低的问题。

Description

一种低压下提升读写速度和稳定性的SRAM存储单元电路
技术领域
本发明属于集成电路技术领域，涉及一种12管SRAM存储单元电路，能够应用于单端读写阵列结构，实现在低压下提升读写速度和读写稳定性。
背景技术
近年来，以无线传感网络和医疗电子设备为代表的应用领域对片上系统的功耗和性能要求越来越高，嵌入式静态随机存储器SRAM是片上系统的关键组成模块之一。降低电源电压是保证SRAM低功耗的有效手段，然而电源电压的降低会带来有关读写稳定性的问题，因此在一些对于操作频率要求不高的应用中，可以使用单端读写结构从而大幅的降低系统功耗。然而，在低电源电压下单端结构的写能力大幅降低，尤其是写1操作的能力；并且读干扰问题也严重影响了低压SRAM的稳定性。因此，设计一种能够应用于单端结构且在低压下提升读写稳定性的SRAM存储单元很有必要。
目前在集成电路设计中，常用的SRAM单元为传统6T结构，如图1所示为传统的6TSRAM存储单元电路结构示意图，6T单元结构不仅会受到读干扰的影响，并且在较低电压下，写操作也将变得困难。通过器件尺寸的调节可以满足一定的设计需要，但是由于会导致系统面积过大，单纯地靠调节器件尺寸来实现设计目标已经变得不再现实，而且尺寸的变化对读写稳定性的提升是矛盾的。
发明内容
针对应用于单端结构的SRAM单元在低压下的写能力降低和读干扰问题，本发明提出一种12管的SRAM存储单元电路，能够应用于单端读写阵列结构，通过结构上的设计来降低系统功耗并提升单元的写能力，同时不影响读稳定性，实现低压下提升读写速度和读写稳定性。
本发明的技术方案为：
一种低压下提升读写速度和稳定性的SRAM存储单元电路，包括第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管、第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管和第五PMOS管，
第一NMOS管的栅极连接第一PMOS管的栅极和第二NMOS管的栅极并连接第一写字线，其漏极连接第二写字线，其源极连接第一PMOS管的漏极、第二PMOS管的栅极和第三NMOS管的栅极；
第二NMOS管的源极连接第二PMOS管的源极并连接写位线，其漏极连接第二PMOS管的漏极、第三NMOS管的源极、第四PMOS管的栅极和第四NMOS管的栅极；
第三PMOS管的源极连接第一PMOS管的源极和第四PMOS管的源极并连接电源电压，其漏极连接第三NMOS管的漏极和第五NMOS管的漏极并作为第一存储节点，其栅极连接第五NMOS管的栅极、第五PMOS管的栅极、第四NMOS管的漏极和第四PMOS管的漏极并作为第二存储节点；
第五PMOS管的源极连接第一读字线，其漏极连接第七NMOS管的栅极和第六NMOS管的源极；
第六NMOS管的栅极连接第二读字线，其漏极连接第四NMOS管的源极、第五NMOS管的源极和第七NMOS管的源极并接地；
第七NMOS管的漏极连接读位线。
本发明的有益效果为：本发明提出了一种12管的SRAM存储单元电路，通过改进结构、设置第三NMOS管N3打断反馈环，从而降低系统功耗并提升单元的写能力；利用第五PMOS管P5、第六NMOS管N6和第七NMOS管N7构成读缓冲器结构，结合读写方式使得本发明可以消除读干扰对存储单元的影响，不影响读稳定性；本发明能够用于单端读写阵列结构中解决低压下单端结构带来的写能力降低的问题；本发明既可以应用在高压情况，也可以应用在低压情况，且应用于低压情况时具有更突出的读写稳定性效果。
附图说明
图1为传统的6T结构的SRAM存储单元电路的结构示意图。
图2为本发明提出的一种低压下提升读写速度和稳定性的SRAM存储单元电路的结构示意图。
图3为本发明提出的一种低压下提升读写速度和稳定性的SRAM存储单元电路在实施例中各信号线的工作状态图。
具体实施方式
下面结合附图对本发明进行详细的描述。
如图2所示是本发明提出的一种低压下提升读写速度和稳定性的SRAM存储单元电路的结构示意图，包括第一NMOS管N1、第二NMOS管N2、第三NMOS管N3、第四NMOS管N4、第五NMOS管N5、第六NMOS管N6、第七NMOS管N7、第一PMOS管P1、第二PMOS管P2、第三PMOS管P3、第四PMOS管P4和第五PMOS管P5，第一NMOS管N1的栅极连接第一PMOS管P1的栅极和第二NMOS管N2的栅极并连接第一写字线WL，其漏极连接第二写字线WWL，其源极连接第一PMOS管P1的漏极、第二PMOS管P2的栅极和第三NMOS管N3的栅极；第二NMOS管N2的源极连接第二PMOS管P2的源极并连接写位线BL，其漏极连接第二PMOS管P2的漏极、第三NMOS管N3的源极、第四PMOS管P4的栅极和第四NMOS管N4的栅极；第三PMOS管P3的源极连接第一PMOS管P1的源极和第四PMOS管P4的源极并连接电源电压，其漏极连接第三NMOS管N3的漏极和第五NMOS管N5的漏极并作为第一存储节点Q，其栅极连接第五NMOS管N5的栅极、第五PMOS管P5的栅极、第四NMOS管N4的漏极和第四PMOS管P4的漏极并作为第二存储节点QB；第五PMOS管P5的源极连接第一读字线RWL1，其漏极连接第七NMOS管N7的栅极和第六NMOS管N6的源极；第六NMOS管N6的栅极连接第二读字线RWL2，其漏极连接第四NMOS管N4的源极、第五NMOS管N5的源极和第七NMOS管N7的源极并接地；第七NMOS管N7的漏极连接读位线RBL。
所有NMOS管的体端均与接地电压GND相连，所有PMOS管的体端均与电源电压VDD相连。临近的几个存储单元都可以共同使用第一PMOS管P1。
为了提升SRAM存储单元的写能力，本发明利用第一PMOS管P1和第一NMOS管N1来达到写半选的作用；并且通过第三NMOS管N3的打断，将整个单元的写能力等价为对第四NMOS管N4和第四PMOS管P4栅极的写入能力。由于在低压下PMOS管对于0电平的传递非常困难，所以在写0的时候第二PMOS管P2存在困难，因此本发明采用第二NMOS管N2来写0。对于列半选单元，虽然第二NMOS管N2开启，但是其源极连接的写位线BL维持在高电平，由于低压下NMOS管传递高电平十分困难，所以是不可能写入的，从而维持了列半选单元的稳定性。
在读方面，保持状态下，第二读字线RWL2是高电平，导致第六NMOS管N6开启，使得第七NMOS管N7保持关闭，并且第一读字线RWL1保持低电平，不会影响第七NMOS管N7的关闭。在读的操作下，第二读字线RWL2为低电平，关闭第六NMOS管N6，并且第一读字线RWL1变为高电平，这样使得第七NMOS管N7的状态取决于第一存储点QB的存储值，第一存储点QB如果是高电平，则第七NMOS管N7开启，读位线RBL放电，第一存储点QB如果是低电平，则读位线RBL不放电，从而达到读的目的。
本领域技术人员可以通过设置各个信号线在不同的应用场景中的不同工作电平，来保证电路正常工作，下面结合各信号线在图3所示的工作状态详细说明本实施例的具体工作过程。
1、保持操作：
在存储单元电路保持数据期间，第二写字线WWL与第二读字线RWL2保持高电平，第一写字线WL与第一读字线RWL1保持低电平，此时第二NMOS管N2和第二PMOS管P2关闭，第三NMOS管N3开启，这样写位线BL和读位线RBL上信号的变化无法对第一存储点Q和第二存储点QB产生影响，由第三PMOS管P3、第四PMOS管P4、第三NMOS管N3、第四NMOS管N4和第五NMOS管N5构成的存储结构可以正常锁存数据，使得数据稳定保存。
图1所示的传统6T结构SRAM存储单元和本发明提出的12T结构的SRAM存储单元在不同电源电压有几乎相等的保持噪声容限。
2、写操作
假如原先第一存储点Q为高电平，在写低电平0操作期间，第一写字线WL被拉为高电平，第二写字线WWL被拉为低电平，写位线BL为低电平。第一存储点Q的电荷通过第二NMOS管N2、写位线BL释放为0，从而实现写0操作，同时通过第三NMOS管N3打破反馈环，提高写能力。
写高电平1时，假如原先第一存储点Q为低电平，第一写字线WL和写位线BL被拉为高电平，第二写字线WWL被拉为低电平，电荷通过第二PMOS管P2流入第一存储点Q，从而实现写1操作，同时通过第三NMOS管N3打破反馈环，提高写能力。
3、读操作
在读0或1操作时，第一读字线RWL1为高电平，第二读字线RWL2为低电平，第一写字线WL为低电平，第二写字线WWL为高电平，读位线RBL被预充为高电平，如果第一存储点Q为高电平、第二存储点QB为低电平，下拉管第七NMOS管N7关断，读位线RBL上的电荷无法放电，仍保持为高电平，说明读出了高电平1，此时第一存储点Q可以安全保存高电平。
若第一存储点Q为低电平、第二存储点QB为高电平，则第七NMOS管N7导通，读位线RBL上的电荷通过第七NMOS管N7放电，读位线RBL电压下降，通过灵敏放大器读出数据0，说明读出了低电平0。
通过仿真数据可以发现，本发明提出的12T结构的SRAM存储单元电路的读噪声容限接近保持噪声容限，而且本发明提出的结构中放电路径只有一个NMOS管即第七NMOS管N7，所以放电速度得到大幅度提升。
综上所述，本发明提出了一种12管结构的SRAM存储单元电路，通过改进结构来降低系统功耗并提升单元的写能力，同时不影响读稳定性。与图1所示的传统6T结构相比，本发明减少了图1结构中的MN3管和MN4管，增加了第一NMOS管N1、第二NMOS管N2、第三NMOS管N3、第六NMOS管N6、第七NMOS管N7、第一PMOS管P1、第二PMOS管P2、第五PMOS管P5，其中第五PMOS管P5、第六NMOS管N6和第七NMOS管N7构成读缓冲器结构，用来消除读干扰对单元的影响。本发明通过设置第三NMOS管N3打断整个反馈环使得第二PMOS管P2和第二NMOS管N2容易写入电压，改变第四PMOS管P4和第四NMOS管N4的关断状态，从而改变整个SRAM单元存储的值来提升写能力，当进行写操作时，第一写字线WL拉为高电平，第二写字线WWL拉为低电平使第二NMOS管N2导通和第二PMOS管P2导通，第三NMOS管N3关断，从而使反馈环打断，大幅提升单元结构的写能力。第一写字线WL与写位线BL配合达到半选的效果。本发明提出的单端12管SRAM存储单元电路，既可以应用在高压情况，也可以应用在低压情况，且应用于低压情况时具有更突出的读写稳定性效果。
本领域的普通技术人员可以根据本发明公开的这些技术启示做出各种不脱离本发明实质的其它各种具体变形和组合，这些变形和组合仍然在本发明的保护范围内。

Claims (1)

1.一种低压下提升读写速度和稳定性的SRAM存储单元电路，其特征在于，包括第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管、第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管和第五PMOS管，
第一NMOS管的栅极连接第一PMOS管的栅极和第二NMOS管的栅极并连接第一写字线，其漏极连接第二写字线，其源极连接第一PMOS管的漏极、第二PMOS管的栅极和第三NMOS管的栅极；
第二NMOS管的源极连接第二PMOS管的源极并连接写位线，其漏极连接第二PMOS管的漏极、第三NMOS管的源极、第四PMOS管的栅极和第四NMOS管的栅极；
第三PMOS管的源极连接第一PMOS管的源极和第四PMOS管的源极并连接电源电压，其漏极连接第三NMOS管的漏极和第五NMOS管的漏极并作为第一存储节点，其栅极连接第五NMOS管的栅极、第五PMOS管的栅极、第四NMOS管的漏极和第四PMOS管的漏极并作为第二存储节点；
第五PMOS管的源极连接第一读字线，其漏极连接第七NMOS管的栅极和第六NMOS管的源极；
第六NMOS管的栅极连接第二读字线，其漏极连接第四NMOS管的源极、第五NMOS管的源极和第七NMOS管的源极并接地；
第七NMOS管的漏极连接读位线。
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