CN110808076B - 一种能够实现低压下高读写稳定性的sram存储单元电路 - Google Patents

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Abstract

一种能够实现低压下高读写稳定性的SRAM存储单元电路，为9管结构，第六NMOS管的栅极连接第五NMOS管的栅极和第一写字线，其漏极连接写位线，其源极连接第五NMOS管的漏极；第二NMOS管的栅极连接第三写字线，其漏极连接第五NMOS管的源极、第一PMOS管的漏极以及第三PMOS管、第三NMOS管和第四NMOS管的栅极，其源极连接第一NMOS管的漏极；第二PMOS管的栅极连接第二写字线，其漏极连接第一PMOS管的源极，其源极连接第三PMOS管的源极和电源电压；第三NMOS管的漏极连接第三PMOS管的漏极、第一NMOS管和第一PMOS管的栅极，其源极连接第一NMOS管的源极和地；第四NMOS管的漏极连接读位线，源极连接读字线。本发明能提升SRAM存储单元的写能力并降低系统静态功耗，同时不影响读稳定性，尤其适用于低压应用。

Description

一种能够实现低压下高读写稳定性的SRAM存储单元电路
技术领域
本发明属于集成电路技术领域，涉及一种9管SRAM存储单元电路，适用于单端读写阵列结构，在低压下能够提升读写稳定性且具有较低的静态功耗。
背景技术
近年来，以无线传感网络和医疗电子设备为代表的应用领域对片上系统的功耗和性能要求越来越高，嵌入式静态随机存储器SRAM是片上系统的关键组成模块之一。降低电源电压是保证SRAM低功耗的有效手段，但电源电压的降低会带来有关读写稳定性的问题，因此，在一些对于操作频率要求不高的应用中，可以使用单端读写结构从而大幅的降低系统功耗。然而，在低电源电压下，单端结构的写能力大幅降低，尤其是写1操作的能力。并且，读干扰问题也严重影响了低压SRAM的稳定性。另一方面，工艺的进步在提升性能的同时也使得静态功耗在系统功耗中所占的比重越来越大，成为SRAM功耗的主要部分。因此，设计一种在低压下提升读写稳定性且具有较低静态功耗的SRAM存储单元很有必要。
目前在集成电路设计中，常用的SRAM单元为传统6T结构，如图1所示为传统的6TSRAM存储单元电路结构示意图，6T单元结构在低压下，读操作会给内部节点带来读干扰的影响，严重情况下会造成数据翻转从而导致存储数据出错。同时，在低压下数据的写入操作也将变得困难。通过器件尺寸的调节可以满足一定的设计需要，但是由于会导致系统面积过大，单纯地靠调节器件尺寸来实现设计目标已经变得不再现实，而且尺寸的变化对读写稳定性的提升是矛盾的。
发明内容
针对单端SRAM单元在低压下的写能力降低和读干扰问题，本发明提出一种单端9管SRAM存储单元电路，在低压下能够提升读写稳定性且具有较低静态功耗，通过结构上的设计来提升单元的写能力并降低系统静态功耗，同时不影响读稳定性，在40nm工艺下或者相近工艺下可以达到工艺最小尺寸。
本发明的技术方案为：
一种能够实现低压下高读写稳定性的SRAM存储单元电路，包括第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第一PMOS管、第二PMOS管和第三PMOS管；
第六NMOS管的栅极连接第五NMOS管的栅极并连接第一写字线，其漏极连接写位线，其源极连接第五NMOS管的漏极；
第二NMOS管的栅极连接第三写字线，其漏极连接第五NMOS管的源极、第一PMOS管的漏极以及第三PMOS管、第三NMOS管和第四NMOS管的栅极，其源极连接第一NMOS管的漏极；
第二PMOS管的栅极连接第二写字线，其漏极连接第一PMOS管的源极，其源极连接第三PMOS管的源极并连接电源电压；
第三NMOS管的漏极连接第三PMOS管的漏极以及第一NMOS管和第一PMOS管的栅极，其源极连接第一NMOS管的源极并接地；
第四NMOS管的漏极连接读位线，其源极连接读字线。
具体的，第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管和第六NMOS管的体端均接地，第一PMOS管、第二PMOS管和第三PMOS管的体端均连接电源电压。
具体的，在40nm工艺下所述SRAM存储单元电路中所有管子的尺寸均采用最小尺寸，即所述SRAM存储单元电路中所有管子的尺寸为长40nm，宽120nm。
本发明的有益效果为：本发明对SRAM存储单元电路进行了结构设计并结合基于该电路的读写方式，提出了一种9管结构的SRAM存储单元电路，通过设置第四NMOS管MN4作为读缓冲器，用来消除读干扰对SRAM存储单元电路的影响；提升了低压下SRAM存储单元电路的写能力，本发明适用于单端读写阵列结构，解决了低压下单端结构带来的写能力降低的问题；本发明适用于常压和低压情况，且应用于低压情况时相比传统SRAM存储单元电路具有更突出的读写稳定性效果；本发明在保持状态时，通过将读字线RWL拉为高电平消除了读位线泄漏电流，同时增加了第六NMOS管MN6，与第五NMOS管MN5构成了堆叠结构，减小了存储单元电路在保持状态时的写位线泄漏电流，降低了基于该单元电路的SRAM存储阵列的静态功耗，所有管子尺寸均可采用工艺最小尺寸，不会导致系统面积增大。
附图说明
图1为传统的6T结构的SRAM存储单元电路的结构示意图。
图2为本发明提出的一种能够实现低压下高读写稳定性的SRAM存储单元电路的结构示意图。
图3为本发明提出的一种能够实现低压下高读写稳定性的SRAM存储单元电路的工作原理波形图。
具体实施方式
下面结合附图和具体实施例对本发明进行详细的描述。
本发明提出一种9管SRAM存储单元电路，在低压下能够提升读写稳定性且具有较低静态功耗，适用于单端读写阵列结构，如图2所示是本发明提出的SRAM存储单元电路的结构示意图，包括第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3、第四NMOS管MN4、第五NMOS管MN5、第六NMOS管MN6、第一PMOS管MP1、第二PMOS管MP2和第三PMOS管MP3。第一PMOS管MP1的源极连接第二PMOS管MP2的漏极，其栅极连接第一NMOS管MN1的栅极、第三NMOS管MN3的漏极、第三PMOS管MP3的漏极，其漏极连接第二NMOS管MN2的漏极、第三PMOS管MP3的栅极、第三NMOS管MN3的栅极、第四NMOS管MN4的栅极、第五NMOS管MN5的源极；第二PMOS管MP2的栅极连接第二写字线WWLA，其源极连接第三PMOS管MP3的源极并连接电源电压VDD；第二NMOS管MN2的栅极连接第三写字线WWLB，其源极连接第一NMOS管MN1的漏极；第三NMOS管MN3的源极连接第一NMOS管MN1的源极并接地GND；第四NMOS管MN4的漏极连接读位线RBL，其源极连接读字线RWL；第六NMOS管MN6的栅极连接第五NMOS管MN5的栅极并接第一写字线WL，其漏极连接写位线WBL，其源极连接第五NMOS管MN5的漏极。
本发明通过对SRAM存储单元电路的结构设计提升了低压下SRAM存储单元电路的写能力，同时消除读干扰并降低存储阵列的静态功耗，故所有管子尺寸均可采用工艺最小尺寸，例如在40nm工艺下或者相近工艺下SRAM存储单元电路中所有管子的尺寸均可采用最小尺寸，即第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3、第四NMOS管MN4、第五NMOS管MN5、第六NMOS管MN6、第一PMOS管MP1、第二PMOS管MP2和第三PMOS管MP3的尺寸均为长40nm，宽120nm。与传统的通过调节器件尺寸增大导通能力的方式相比，本发明可以采用工艺最小尺寸就可以满足高读写稳定性的需求，不会导致系统面积增大。
没有特殊设计需求时本发明提出的9管SRAM存储单元电路中所有NMOS管的体端均与接地电压GND相连，所有PMOS管的体端均与电源电压VDD相连。
下面结合图2、图3具体说明本发明存储单元电路的工作原理：令图2中第一PMOS管MP1的漏极为第一存储点Q，第三PMOS管MP3的漏极为第二存储点QB。
1、保持操作：
在存储单元电路保持数据期间，读字线RWL保持高电平，第一写字线WL保持低电平，此时第五NMOS管MN5和第六NMOS管MN6关闭，这样写位线WBL上信号的变化无法对第一存储点Q和第二存储点QB产生影响，同时第一存储点Q与第四NMOS管MN4的栅极相连接，这样读位线RBL上信号的变化也无法对第一存储点Q和第二存储点QB产生影响。通过将读字线RWL拉为高电平消除了存储单元电路在保持状态时的读位线泄漏电流，同时由于第六NMOS管MN6与第五NMOS管MN5构成了堆叠结构，减小了写位线泄漏电流，从而降低了存储阵列的静态功耗。第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3、第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3可以正常锁存数据，使得数据稳定保存。
根据比较分析可知图1所示的传统6T结构的SRAM存储单元和本发明提出的9T结构的SRAM存储单元在不同电源电压有几乎相等的保持噪声容限。
2、写操作
假如原先第一存储点Q为高电平，在写低电平0操作期间，第一写字线WL被拉为高电平，第二写字线WWLA被拉为高电平，第三写字线WWLB为高电平，写位线WBL为低电平。第二PMOS管MP2被关断，使第一存储点Q处于浮动状态，消除了第五NMOS管MN5、第六NMOS管MN6和第一PMOS管MP1的竞争问题，从而使第一存储点Q很容易的被拉为低电平，第一存储点Q的电荷通过第五NMOS管MN5、第六NMOS管MN6和写位线WBL释放为0，从而实现写0操作。
写高电平1时，假如原先第一存储点Q为低电平，第一写字线WL被拉为高电平，第二写字线WWLA为低电平，写位线WBL为高电平，第三写字线WWLB被拉为低电平，第二NMOS管MN2被关断，使第一存储点Q处于浮动状态，消除了第五NMOS管MN5、第六NMOS管MN6和第一NMOS管MN1的竞争问题，从而使第一存储点Q很容易的被拉为高电平，从而完成写1操作。
3、读操作
在读0或1操作时，读字线RWL为低电平，第一写字线WL为低电平，读位线RBL被预充为高电平，如果第一存储点Q为低电平、第二存储点QB为高电平，第四NMOS管MN4关断，读位线RBL上的电荷无法放电，仍保持为高电平，通过灵敏放大器读出数据0，说明读出了低电平0。
若第一存储点Q为高电平、第二存储点QB为低电平，则第四NMOS管MN4导通，读位线RBL上的电荷通过第四NMOS管MN4放电，读位线RBL电压下降，通过灵敏放大器读出数据1，说明读出了高电平1。
由于第四NMOS管MN4的栅极接在了内部节点上，在读操作时读位线电流不会流经内部节点，故不会对内部节点造成干扰，通过上述对结构和读操作方式的分析可知，本发明提出的9T结构的SRAM存储单元电路可以消除低压下传统6T单元带来的读干扰问题。
综上所述，本发明提出了一种9管结构的SRAM存储单元电路，通过改进结构并结合基于本发明提出的电路的读写方式，提升了SRAM存储单元的写能力并降低系统静态功耗，同时不影响读稳定性。与图1的传统6管结构的SRAM存储单元电路相比，本发明减少了图1结构的M4管，增加了第二PMOS管MP3、第二NMOS管MN2、第四NMOS管MN4和第五NMOS管MN5。第四NMOS管MN4作为读缓冲器结构，用来消除读干扰对单元的影响。通过设置第二NMOS管MN2提升写1能力，设置第二PMOS管MP2提升写0能力，当进行写1操作时，第一写字线WL开启使第五NMOS管MN5、第六NMOS管MN6导通，第三写字线WWLB关断使第二NMOS管MN2关断，从而使第一存储点Q处于浮动状态，大幅提升SRAM存储单元结构的写1能力。当进行写0操作时，第一写字线WL开启使第五NMOS管MN5、第六NMOS管MN6导通，第二写字线WWLA开启使第二PMOS管MP2关断，从而使第一存储点Q处于浮动状态，大幅提升SRAM存储单元结构的写0能力。
本发明提出的单端9管SRAM存储单元电路，既可以应用在高压情况，也可以应用在低压情况，且应用于低压情况时相比传统SRAM存储单元电路具有更突出的读写稳定性效果。
本领域的普通技术人员可以根据本发明公开的这些技术启示做出各种不脱离本发明实质的其它各种具体变形和组合，这些变形和组合仍然在本发明的保护范围内。

Claims (3)

1.一种能够实现低压下高读写稳定性的SRAM存储单元电路，其特征在于，包括第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第一PMOS管、第二PMOS管和第三PMOS管；
第六NMOS管的栅极连接第五NMOS管的栅极并连接第一写字线，其漏极连接写位线，其源极连接第五NMOS管的漏极；
第二NMOS管的栅极连接第三写字线，其漏极连接第五NMOS管的源极、第一PMOS管的漏极以及第三PMOS管、第三NMOS管和第四NMOS管的栅极，其源极连接第一NMOS管的漏极；
第二PMOS管的栅极连接第二写字线，其漏极连接第一PMOS管的源极，其源极连接第三PMOS管的源极并连接电源电压；
第三NMOS管的漏极连接第三PMOS管的漏极以及第一NMOS管和第一PMOS管的栅极，其源极连接第一NMOS管的源极并接地；
第四NMOS管的漏极连接读位线，其源极连接读字线。
2.根据权利要求1所述的能够实现低压下高读写稳定性的SRAM存储单元电路，其特征在于，第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管和第六NMOS管的体端均接地，第一PMOS管、第二PMOS管和第三PMOS管的体端均连接电源电压。
3.根据权利要求1或2所述的能够实现低压下高读写稳定性的SRAM存储单元电路，其特征在于，在40nm工艺下所述SRAM存储单元电路中所有管子的尺寸均采用最小尺寸，即所述SRAM存储单元电路中所有管子的尺寸为长40nm，宽120nm。
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