CN107886986A - 一种解决半选问题的亚阈值sram存储单元电路 - Google Patents

Abstract

一种解决半选问题的亚阈值SRAM存储单元电路，属于集成电路技术领域。本发明提供的存储单元电路中第一PMOS管MP1和第一NMOS管MN1构成第一反相器，第二PMSO管MP2和第二NMOS管MN2构成第二反相器，用于存储相反的数据，两个反相器形成反馈结构，使数据被稳定的锁存；第六NMOS管MN6和第七PMOS管MN7用于控制读操作，第五NMOS管MN5用于解决在写操作过程中列半选单元存储点稳定性问题；由于在写操作过程中第三NMOS管MN3或者第四NMOS管MN4关断，从而打破了两个反相器的反馈回路，所以大大改善了单元写能力。本发明的电路结合其读写结构，能够有效的提高读写噪声容限；并且可以有效的用于位交错阵列结构中，解决了半选问题；同时本发明工作在亚阈值区，降低了功耗。

Description

一种解决半选问题的亚阈值SRAM存储单元电路

技术领域

本发明属于集成电路技术领域，涉及一种亚阈值SRAM存储单元电路，尤其适用于在位交错阵列结构中解决半选问题。

背景技术

亚阈值设计因其超低能耗的特性而逐渐被广泛应用，特别是对SRAM(StaticRandom Access Memory，静态随机存取存储器)这样具有高密度集成的电路。然而，随着电源电压降低，特别是电路进入亚阈值区，存储单元受工艺波动影响更为显著，结果使得存储单元的稳定性降低甚至发生错误，这对存储单元的设计有了更高的要求。同时随着工艺尺寸的不断缩减和存储容量的增加，存储器的软错误率变得越来越高。利用传统的纠错编码技术也只能解决单特比位的软错误率，随着工艺节点进入纳米级以后，多比特位软错误率的会呈指数增加。为了解决此问题，位交错阵列结构得到应用。然而位交错结构的使用会产生半选问题，包括读半选和写半选稳定性的降低，甚至破坏存储器原有的存储状态。

目前SRAM的主流单元为6T结构，如图1所示为传统的6T SRAM存储单元电路结构示意图，为了使6T单元具有更高的稳定性，可以优化管子的尺寸，但是优化后的6T单元的读写能力提高有限。若6T单元用于位交错结构中，半选单元由于位线WWL为高电平，导致传输管N3和N4打开，所以位线BL和BLB的变化会影响存储点的电位，从而导致半选问题。所以，设计一款高读写稳定性且适用于位交错阵列结构的亚阈值SRAM存储单元电路很有必要。

发明内容

针对上述不足之处，本发明提出一种亚阈值SRAM存储单元电路，具有高读写稳定性，尤其适用于位交错阵列结构，解决半选问题。.

本发明的技术方案为：

一种亚阈值SRAM存储单元电路，包括第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3、第四NMOS管MN4、第五NMOS管MN5、第六NMOS管MN6、第七NMOS管MN7、第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3、第四PMOS管MP4、第五PMOS管MP5，

第三PMOS管MP3和第三NMOS管MN3的栅极连接第一信号控制线WLL，第四NMOS管MN4和第四PMOS管MP4的栅极连接第二信号控制线WLR，第七NMOS管MN7的源极连接第三信号控制线VVSS；

第五NMOS管MN5和第五PMOS管MP5的栅极连接写字线WWL，第六NMOS管MN6的栅极连接读字线RWL，其漏极连接读位线RBL；

第一NMOS管MN1的栅极连接第一PMOS管MP1的栅极、第四PMOS管MP4的源极以及第二PMOS管MP2和第二NMOS管MN2的漏极并作为第一存储点Q，其漏极连接第二PMOS管MP2、第二NMOS管MN2和第七NMOS管MN7的栅极、第一PMOS管MP1的漏极和第三PMOS管MP3的源极并作为第二存储点QB，其源极连接第三NMOS管MN3的漏极和第五NMOS管MN5的源极；

第五NMOS管MN5的漏极连接第二NMOS管MN2的源极和第四NMOS管MN4的漏极，第三PMOS管MP3的漏极连接第四PMOS管MP4的漏极和第五PMOS管MP5的源极，第七NMOS管MN7的漏极连接第六NMOS管MN6的源极；

第一PMOS管MP1和第二PMOS管MP2的源极以及第五PMOS管MP5的漏极接电源电压VDD，第三NMOS管MN3和第四NMOS管MN4的源极接地GND；

所有NMOS管的体端均接地GND，所有PMOS管的体端均接电源电压VDD。

本发明的有益效果为：提供了一种SRAM存储单元电路，可以工作在亚阈值区，从而大大降低了功耗；基于该电路的读写方式，使得本发明具有很高的读噪声容限和写裕度；并且本发明适合用于位交错阵列结构，从而改善存储器软错误率问题。

附图说明

图1为传统的6T SRAM存储单元电路结构示意图。

图2为本发明提供的一种解决半选问题的亚阈值SRAM存储单元电路结构示意图。

图3为本发明提供的一种解决半选问题的亚阈值SRAM存储单元电路的工作原理波形图。

图4为本发明提供的一种解决半选问题的亚阈值SRAM存储单元电路的写“0”示意图。

图5为本发明提供的一种解决半选问题的亚阈值SRAM存储单元电路的写“1”示意图。

图6为本发明提供的一种解决半选问题的亚阈值SRAM存储单元电路的用于位交错阵列结构时解决半选问题示意图。

具体实施方式

下面结合附图和具体实施例对本发明进行详细的描述。

如图2所示为本发明提供的一种解决半选问题的亚阈值SRAM存储单元电路结构示意图，其中第二PMOS管MP2的漏极为第一存储点Q，第一PMOS管MP1的漏极为第二存储点QB；第一PMOS管MP1和第一NMOS管MN1构成第一反相器，第二PMSO管MP2和第二NMOS管MN2构成第二反相器，用于存储相反的数据，即存储点Q和存储点QB的数据，两个反相器形成反馈结构，使数据被稳定的锁存。第一信号控制线WLL、第二信号控制线WLR和第三信号控制线VVSS用于控制本发明的电路处于不同的工作状态，其波形示意图如图3所示。

图3为本发明电路的工作原理波形图，图4为本发明电路的写“0”示意图，图5为本发明电路的写“1”示意图，下面结合图2、图3、图4和图5具体说明本发明存储单元电路的

工作原理：

1、保持操作：

在存储单元电路保持数据期间，写字线WWL保持高电平，第一信号控制线WLL与第二信号控制线WLR保持高电平，此时第三PMOS管MP3管、第四PMOS管MP4管和第五PMOS管MP5关闭，而第三NMOS管MN3和第四NMOS管MN4开启，这样第一反相器和第二反相器构成的反相器对可以正常工作，同时读字线RWL为低电平，第三信号控制线VVSS为高电平，此时读位线RBL上的电荷就很难通过第六NMOS管MN6和第七NMOS管MN7泻放出去。通过以上的操作，读位线RBL上信号的变化无法对第一存储点Q和第二存储点QB产生影响，使得数据稳定保存。

第一反相器和第二反相器形成反馈结构，使数据被稳定的锁存，同时由于第三NMOS管MN3和第四NMOS管MN4使得两个反相器的下拉能力变弱，从而使得本发明单元的保持噪声容限稍大于传统6管存储单元电路的保持噪声容限。

2、读操作

读操作时读字线RWL为高电平，写字线WWL为高电平，第一信号控制线WLL和第二信号控制线WLR为高电平，第三信号控制线VVSS为低电平，读位线RBL被预充为高电平，如果第一存储点Q为高电平，第二存储点QB为低电平，则第七NMOS管MN7关断，读位线RBL的电荷就无法放电，仍保持为高电平，说明读出了高电平“1”；若第一存储点Q为低电平，第二存储点QB为高电平，则第七NMOS管MN7开启，读位线RBL的电荷通过第六NMOS管MN6和第七NMOS管MN7进行放电，读位线RBL的电压下降，通过外围电路的灵敏放大器读出数据“0”，说明读出了低电平“0”。

由于本发明采用读写分离结构，使得读操作时，读位线RBL上的电压变化不会对存储点产生影响，大大提高了读噪声容限。

3、写操作

在写操作期间读字线RWL为低电平，第三信号控制线VVSS为高电平，写操作包括写“1”和写“0”。

如图4所示为写低电平“0”操作，假如原先第一存储点Q为高电平，在写操作期间写字线WWL设置为低电平，则第五PMOS管MP5开启，第五NMOS管MN5关闭，第一信号控制线WLL为低电平，第二信号控制线WLR为高电平，则第三NMOS管MN3和第四PMOS管MP4关闭，第三NMOS管MP3和第四NMOS管MN4开启，此时电源电压VDD通过第五PMOS管MP5和第三PMOS管MP3对第二存储点QB进行充电；由于第三NMOS管MN3和第五NMOS管MN5关闭，则第二存储点QB点没有泻放通路，所以第二存储点QB很容易被充为高电平，当第二存储点QB的电压超过第二NMOS管MN2和第二PMOS管MP2构成的第二反相器的阈值电压时，第二反相器发生翻转，则第一存储点Q由原来的高电平变为低电平，从而低电平“0”被写进存储单元。

如图5所示为写高电平“1”操作，假如原先第一存储点Q为低电平，在写操作期间写字线WWL设置为低电平，则第五PMOS管MP5开启，第五NMOS管MN5关闭，第一信号控制线WLL为高电平，第二信号控制线WLR为低电平，则第三PMOS管MP3和第四NMOS管MN4关闭，第三NMOS管MN3和第四PMOS管MP4开启，此时电源电压VDD通过第五PMOS管MP5和第四PMOS管MP4对第一存储点Q进行充电，由于第四NMOS管MN4和第五NMOS管MN5关闭，则第一存储点Q没有泻放通路，所以第一存储点Q很容易被充为高电平，由原来的低电平被充电到高电平，当第一存储点Q的电压超过第一NMOS管MN1和第一PMOS管MP1构成的第一反相器的阈值电压时，第一反相器发生翻转，则第二存储点QB由原来的高电平变为低电平，从而高电平“1”被写进存储单元。

由于在写“0”和写“1”操作过程中，都有一个反相器被切断从而打断了两个反相器的反馈环，所以大大提高了存储单元的写裕度。

本发明提供的存储单元电路可以适用于位交错阵列结构，解决半选问题，改善存储器软错误率问题，增强存储单元的稳定性。值得注意的是，本发明提供的存储单元电路不止可以适用于位交错阵列结构，还适用于其他结构。

图6所示为实施例中将本发明提供的存储单元电路用于位交错阵列结构中解决写半选问题的示意图，在此假设为写“0”操作，对于选中单元为正常写操作，对于行半选单元相应的写字线WWL为低电平，第一信号控制线WLL和第二信号控制线WLR为高电平，从而第三PMOS管MP3和第四PMOS管MP4关闭，第三NMOS管MN3、第四NMOS管MN4和第五PMOS管MP5开启，第一反相器和第二反相器正常工作，第三PMOS管MP3和第四PMOS管MP4把电源电压VDD与第一存储点Q和第二存储点QB隔绝从而不会对存储单元的存储点进行破坏。对于列半选单元，相应的写字线WWL为高电平，第一信号控制线WLL为低电平，第二信号控制线WLR为高电平，从而第四PMOS管MP4、第五PMOS管MP5和第三NMOS管MN3管关闭，从而第一存储点Q和第二存储点QB被隔绝，从而保护了存储点免受干扰。

假如第五NMOS管MN5不存在由于第三NMOS管MN3的关闭会使得列半选单元中低电平的第二存储点QB容易受漏电影响，随着时间的推移第二存储点QB有可能会逐渐从低电平变为高电平，从而影响单元的稳定性。为了稳定性考虑加了一个第五NMOS管MN5，如图6所示，第五NMOS管MN5和第四NMOS管MN4对第二存储点QB提供一个强的放电通道，从而解决了在列半选单元中存储点存在的不稳定性问题。

本领域的普通技术人员可以根据本发明公开的这些技术启示做出各种不脱离本发明实质的其它各种具体变形和组合，这些变形和组合仍然在本发明的保护范围内。

Claims (1)

1.一种解决半选问题的亚阈值SRAM存储单元电路，其特征在于，包括第一NMOS管(MN1)、第二NMOS管(MN2)、第三NMOS管(MN3)、第四NMOS管(MN4)、第五NMOS管(MN5)、第六NMOS管(MN6)、第七NMOS管(MN7)、第一PMOS管(MP1)、第二PMOS管(MP2)、第三PMOS管(MP3)、第四PMOS管(MP4)、第五PMOS管(MP5)，

第三PMOS管(MP3)和第三NMOS管(MN3)的栅极连接第一信号控制线(WLL)，第四NMOS管(MN4)和第四PMOS管(MP4)的栅极连接第二信号控制线(WLR)，第七NMOS管(MN7)的源极连接第三信号控制线(VVSS)；

第五NMOS管(MN5)和第五PMOS管(MP5)的栅极连接写字线(WWL)，第六NMOS管(MN6)的栅极连接读字线(RWL)，其漏极连接读位线(RBL)；

第一NMOS管(MN1)的栅极连接第一PMOS管(MP1)的栅极、第四PMOS管(MP4)的源极以及第二PMOS管(MP2)和第二NMOS管(MN2)的漏极并作为第一存储点(Q)，其漏极连接第二PMOS管(MP2)、第二NMOS管(MN2)和第七NMOS管(MN7)的栅极、第一PMOS管(MP1)的漏极和第三PMOS管(MP3)的源极并作为第二存储点(QB)，其源极连接第三NMOS管(MN3)的漏极和第五NMOS管(MN5)的源极；

第五NMOS管(MN5)的漏极连接第二NMOS管(MN2)的源极和第四NMOS管(MN4)的漏极，第三PMOS管(MP3)的漏极连接第四PMOS管(MP4)的漏极和第五PMOS管(MP5)的源极，第七NMOS管(MN7)的漏极连接第六NMOS管(MN6)的源极；

第一PMOS管(MP1)和第二PMOS管(MP2)的源极以及第五PMOS管(MP5)的漏极接电源电压(VDD)，第三NMOS管(MN3)和第四NMOS管(MN4)的源极接地(GND)；

所有NMOS管的体端均接地(GND)，所有PMOS管的体端均接电源电压(VDD)。