CN107437430B - 一种提高读噪声容限和写裕度的亚阈值sram存储单元电路 - Google Patents

一种提高读噪声容限和写裕度的亚阈值sram存储单元电路 Download PDF

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Abstract

一种提高读噪声容限和写裕度的亚阈值SRAM存储单元电路，属于集成电路技术领域。本发明的电路中第一PMOS管MP1、第一NMOS管MN1、第三NMOS管MN3和第三PMOS管MP3构成第一反相器，第二PMOS管MP2、第二NMOS管MN2、第四NMOS管MN4和第四PMOS管MP4构成第二反相器，用于存储相反的数据，即存储点Q和存储点QB的数据；第七NMOS管MN7和第八NMOS管MN8用于控制读操作，第三NMOS管MN3、第三PMOS管MP3、第四NMOS管MN4、第四PMOS管MP4用于提高写能力。本发明改善了写数据的能力，使用新的写操作的方法，使得数据很容易写进单元中，大幅度提升了写裕度；同时本发明采用读写分离结构，使得读噪声容限达到最大化，本发明可以工作在亚阈值区，降低了功耗。

Description

一种提高读噪声容限和写裕度的亚阈值SRAM存储单元电路
技术领域
本发明涉及集成电路技术领域，特别涉及一种提高读噪声容限和写裕度的亚阈值SRAM存储单元电路。
背景技术
亚阈值设计因其超低能耗的特性而逐渐被广泛应用，特别是对SRAM这样具有高密度集成的电路。然而，随着电源电压降低，使得电路进入亚阈值区，存储单元受工艺波动影响更为显著，结果使得存储单元的稳定性降低甚至发生错误，这对存储单元的设计有了更高的要求。
目前SRAM的主流单元为6T结构，如图1所示为传统的6T SRAM存储单元电路结构示意图，为了使6T单元具有更高的稳定性，可以优化管子的尺寸，但是优化后的6T管子的读写能力提高有限。有些管子的设计具有高的读稳定性，但是写稳定性比较差，为了可以工作在亚阈值区，必须使用写辅助技术，这样无疑会加大外围电路的复杂性。所以，设计一款高读写稳定性的亚阈值区SRAM存储单元电路很有必要。
发明内容
本发明的目的，在于提供一种亚阈值SRAM存储单元电路，能够提升写裕度，且读噪声容限达到最大化。
本发明的技术方案为：
一种提高读噪声容限和写裕度的亚阈值SRAM存储单元电路，包括第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3、第四NMOS管MN4、第五NMOS管MN5、第六NMOS管MN6、第七NMOS管MN7、第八NMOS管MN8、第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3、第四PMOS管MP4，
第五NMOS管MN5的栅极、第六NMOS管MN6的栅极、第三PMOS管MP3的栅极和第四PMOS管MP4的栅极接字线WL，第五NMOS管MN5的漏极接第二位线BLN，其源极接第一NMOS管MN1的栅极、第三NMOS管MN3的源极和第三PMOS管MP3的漏极；
第一PMOS管MP1的栅极连接第三PMOS管MP3的源极、第七NMOS管MN7的栅极、第二PMOS管MP2)的漏极、第二NMOS管MN2)的漏极和第三NMOS管MN3的漏极，其漏极接第二PMOS管MP2的栅极、第四PMOS管MP4的源极以及第一NMOS管MN1)的漏极和第四NMOS管MN4的漏极；
第三NMOS管MN3的栅极接第一信号控制线SL，第四NMOS管MN4的栅极接第二信号控制线SR；
第六NMOS管MN6的漏极接第一位线BL，其源极接第二NMOS管MN2的栅极、第四NMOS管MN4的源极和第四PMOS管MP4的漏极；
第八NMOS管MN8的栅极接读字线RWL，其漏极接读位线RBL，其源极接第七NMOS管MN7的漏极，第七NMOS管MN7的源极接第三信号控制线VVSS；
第一PMOS管MP1的源极和第二PMOS管MP2的源极接电源电压VDD，第一NMOS管MN1的源极和第二NMOS管MN2的源极接地电压GND；
所有的NMOS管的体端均与地电压GND相连，所有的PMOS管的体端均与电源电压VDD相连。
本发明的有益效果为：提供了一种亚阈值SRAM存储单元电路，结合基于该电路的读写方式，使得本发明具有很高的读写噪声容限，可以工作在亚阈值区，从而降低了功耗；本发明改善了写数据的能力，使用新的写操作的方法，使得数据很容易写进单元中，大幅度提升了写裕度；同时本发明采用读写分离结构，使得读噪声容限达到最大化；另外本发明不需要读写辅助技术，可以使外围电路设计更简单。
附图说明
图1为传统的6T SRAM存储单元电路结构示意图。
图2为本发明提供的一种提高读噪声容限和写裕度的亚阈值SRAM存储单元电路结构示意图。
图3为本发明电路的工作原理波形图。
具体实施方式
下面结合附图对本发明进行详细的描述
如图2所示为本发明提供的一种提高读噪声容限和写裕度的亚阈值SRAM存储单元电路结构示意图，包括第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3、第四NMOS管MN4、第五NMOS管MN5、第六NMOS管MN6、第七NMOS管MN7、第八NMOS管MN8、第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3、第四PMOS管MP4，第五NMOS管MN5的栅极、第六NMOS管MN6的栅极、第三PMOS管MP3的栅极和第四PMOS管MP4的栅极接字线WL，第五NMOS管MN5的漏极接第二位线BLN，其源极接第一NMOS管MN1的栅极、第三NMOS管MN3的源极和第三PMOS管MP3的漏极；第一PMOS管MP1的栅极连接第三PMOS管MP3的源极、第七NMOS管MN7的栅极、第二PMOS管MP2的漏极、第二NMOS管MN2的漏极和第三NMOS管MN3的漏极，其漏极接第二PMOS管MP2的栅极、第四PMOS管MP4的源极以及第一NMOS管MN1的漏极和第四NMOS管MN4的漏极；第三NMOS管MN3的栅极接第一信号控制线SL，第四NMOS管MN4的栅极接第二信号控制线SR；第六NMOS管MN6的漏极接第一位线BL，其源极接第二NMOS管MN2的栅极、第四NMOS管MN4的源极和第四PMOS管MP4的漏极；第八NMOS管MN8的栅极接读字线RWL，其漏极接读位线RBL，其源极接第七NMOS管MN7的漏极，第七NMOS管MN7的源极接第三信号控制线VVSS；第一PMOS管MP1的源极和第二PMOS管MP2的源极接电源电压VDD，第一NMOS管MN1的源极和第二NMOS管MN2的源极接地电压GND；所有的NMOS管的体端均与地电压GND相连，所有的PMOS管的体端均与电源电压VDD相连。
图2中第一PMOS管MP1的漏极为存储点Q，第二PMOS管MP2的漏极为存储点QB，第三NMOS管MN3的源极为存储点SQB、第四NMOS管MN4的源极为存储点SQ。
图3为本发明电路的工作原理波形图，下面结合图2和图3具体说明本发明存储单元电路的工作原理：
1、保持操作：
在存储单元电路保持数据期间，字线WL保持低电平，第三PMOS管MP3和第四PMOS管MP4开启，同时第一信号控制线SL和第二信号控制先SR为高电平，则第三NMOS管MN3和第四NMOS管MN4开启，第五NMOS管MN5和第六NMOS管MN6处于关断状态，第一位线BL、第二位线BLN上的信号变化无法对存储点Q和存储点QB产生影响。
第一PMOS管MP1、第一NMOS管MN1管、第三NMOS管MN3和第三PMOS管MP3构成第一反相器，第二PMOS管MP2、第二NMOS管MN2、第四NMOS管MN4和第四PMOS管MP4构成第二反相器，用于存储相反的数据，两个反相器形成反馈结构，使数据被稳定的锁存。
2、写操作
在写低电平0期间，字线WL设置为高电平，第一信号控制先SL为低电平，第二信号控制线SR为高电平，第一位线BL为低电平，第二位线BLN为高电平，此时第五NMOS管MN5、第六NMOS管MN6、第四NMOS管MN4开启，第三NMOS管MN3、第三PMOS管MP3、第四PMOS管MP4关断，假设原先存储点Q存储的为高电平，则QB存储为低电平，SQB为低电平，SQ为高电平。由于第六NMOS管MN6开启使得存储点Q和SQ从高电平拉为低电平，同时由于第五NMOS管MN5导通和第三NMOS管MN3与第三PMOS管MP3关断，使得QB点无法对SQB点产生影响，则，SQB点会被充到高电平，此时第一NMOS管MN1由原来关断状态变为开启状态，促进Q点由原来的高电平变为低电平，大大改善了存储单元写数据0能力。
在写高电平1期间，字线WL设置为高电平，第一信号控制线SL为高电平，第二信号控制线SR为低电平，第一位线BL为高电平，第二位线BLN为低电平，此时第五NMOS管MN5、第六NMOS管MN6、第三NMOS管MN3开启，第四NMOS管MN4、第三PMOS管MP3、第四PMOS管关断，假设原先存储点Q存储的为低电平，则QB存储为高电平，SQB为高电平，SQ为低电平。由于第五NMOS管MN5开启使得存储点QB和SQB从高电平拉为低电平，同时由于第五NMOS管MN5导通和第四NMOS管MN4与第四PMOS管关断，使得Q点无法对SQ点产生影响，则SQ点会被充到高电平，此时第二NMOS管MN2由原来关断状态变为开启状态，促进Q点由原来的高电平变为低电平，大大改善了存储单元写数据1能力。
3、读操作
读操作时读字线RWL为高电平，字线WL为低电平，第一信号控制线SL和第二信号控制线SR为高电平，第三信号控制线VVSS为低电平，读位线RBL被预充为高电平，如果存储点Q为高电平、QB点为低电平，则第七NMOS管MN7关断，读位线RBL的电荷就无法放电，仍保持为高电平，说明读出了高电平1；若存储点Q为低电平、QB点为高电平，则第七NMOS管MN7开启，读位线RBL的电荷通过第七NMOS管MN7放电，读位线RBL电压下降，通过灵敏放大器读出数据0，说明读出了低电平0。由于采用读写分离结构，使得读操作时，读位线RBL上的电压变化不会对存储点产生影响，大大提高了读噪声容限。
本领域的普通技术人员可以根据本发明公开的这些技术启示做出各种不脱离本发明实质的其它各种具体变形和组合，这些变形和组合仍然在本发明的保护范围内。

Claims (1)

1.一种提高读噪声容限和写裕度的亚阈值SRAM存储单元电路，其特征在于，包括第一NMOS管(MN1)、第二NMOS管(MN2)、第三NMOS管(MN3)、第四NMOS管(MN4)、第五NMOS管(MN5)、第六NMOS管(MN6)、第七NMOS管(MN7)、第八NMOS管(MN8)、第一PMOS管(MP1)、第二PMOS管(MP2)、第三PMOS管(MP3)、第四PMOS管(MP4)，
第五NMOS管(MN5)的栅极、第六NMOS管(MN6)的栅极、第三PMOS管(MP3)的栅极和第四PMOS管(MP4)的栅极接字线(WL)，第五NMOS管(MN5)的漏极接第二位线(BLN)，其源极接第一NMOS管(MN1)的栅极、第三NMOS管(MN3)的源极和第三PMOS管(MP3)的漏极；
第一PMOS管(MP1)的栅极连接第三PMOS管(MP3)的源极、第七NMOS管(MN7)的栅极、第二PMOS管(MP2)的漏极、第二NMOS管(MN2)的漏极和第三NMOS管(MN3)的漏极，其漏极接第二PMOS管(MP2)的栅极、第四PMOS管(MP4)的源极以及第一NMOS管(MN1)的漏极和第四NMOS管(MN4)的漏极；
第三NMOS管(MN3)的栅极接第一信号控制线(SL)，第四NMOS管(MN4)的栅极接第二信号控制线(SR)；
第六NMOS管(MN6)的漏极接第一位线(BL)，其源极接第二NMOS管(MN2)的栅极、第四NMOS管(MN4)的源极和第四PMOS管(MP4)的漏极；
第八NMOS管(MN8)的栅极接读字线(RWL)，其漏极接读位线(RBL)，其源极接第七NMOS管(MN7)的漏极，第七NMOS管(MN7)的源极接第三信号控制线(VVSS)；
第一PMOS管(MP1)的源极和第二PMOS管(MP2)的源极接电源电压(VDD)，第一NMOS管(MN1)的源极和第二NMOS管(MN2)的源极接地电压(GND)；
所有的NMOS管的体端均与地电压(GND)相连，所有的PMOS管的体端均与电源电压(VDD)相连。
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