CN110993001B - 一种stt-mram的双端自检写电路及数据写入方法 - Google Patents

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Abstract

本发明公开了一种STT‑MRAM的双端自检写电路及数据写入方法，属于存储器STT‑MRAM电路设计领域，包括：写操作执行电路，其两个输入端分别用于接收写操作类型控制信号IN和连接至自检控制电路的输出端，其两个输出端分别与存储单元的BL端和SL端相连，用于根据控制信号开启或关闭写操作通路，并根据给存储单元提供写电流以写入数据；自检控制电路，其六个输入端分别用于接收写操作类型控制信号IN、信号
Figure DDA0002263047750000011
写使能信号WR_en、启动信号PRE_en以及与存储单元的BL端和SL端相连，用于在写操作启动阶段产生开启写操作通路的控制信号，在写操作执行阶段检测存储单元的BL端或SL端的电压，以在存储单元达到预期状态时产生关闭写操作通路的控制信号。本发明能够缩短STT‑MRAM存储单元的写脉冲时间。

Description

一种STT-MRAM的双端自检写电路及数据写入方法
技术领域
本发明属于存储器STT-MRAM电路设计领域，更具体地，涉及一种STT-MRAM的双端自检写电路及数据写入方法。
背景技术
当前主流的计算机存储体系结构如图1所示，从底层到顶层，存储器的容量依次递减，读写速度和制造成本则是依次递增。根据数据的重要性、访问频率、保留时间、容量、性能等指标，不同的数据被存储在不同性能的存储器上。不经常访问的数据被转移到存储层次中较低的层次，释放出较高成本的存储空间给更频繁访问的数据。分级存储方式一定程度上可以加快整个存储系统的性能。但是随着半导体工艺特征尺寸的不断缩小，基于传统工艺的存储器遭遇了性能的瓶颈。
解决这些问题的有效途径之一就是将非易失性(Nonvolatile)存储器与存储计算结合起来，构建非易失性的通用存储器代替现有的缓存和主存。非易失性存储器掉电后数据不丢失，使系统可工作于断电模式而不丢失数据，从而消除漏电流和静态功耗，而且非易失性存储器可通过后道工艺直接集成于CMOS电路之上,减小了互连延时。STT-MRAM(SpinTransfer Torque-Magnetic Random Access Memory，自旋转移力矩磁阻性随机存取存储器)具有非易失性、高性能(读写速度和DRAM相当，接近SRAM的读写速度)、高密度(与DRAM和Flash的密度相当)、高擦写次数(擦写次数>3*1016)及与CMOS工艺兼容等优良特性。STT-MRAM与当前主流存储器的关键性能对比如表1所示，表中数据表明，STT-MRAM在非易失性和单位尺寸两个方面优于SRAM，在读写速度性能方面优于Nand Flash。随着物联网、人工智能等新兴领域的不断发展，作为新型非易失性存储器，STT-MRAM将逐渐有大量的市场应用。
表1 STT-MRAM与当前主流存储器的关键性能对比
非易失性 读/写速度 单位尺寸 耐写度
SRAM 否 ＜1ns 140F<sup>2</sup> ＞3x10<sup>16</sup>
DRAM 否 ＜10ns 6F<sup>2</sup> ＞3x10<sup>16</sup>
Nand Flash 是 100ns/1ms 5F<sup>2</sup> ＞10<sup>5</sup>
STT-MRAM 是 10ns 8F<sup>2</sup> ＞3x10<sup>16</sup>
虽然STT-MRAM被公认为最有应用前景的下一代存储器之一，但是写功耗过大的问题阻碍了STT-MRAM在系统芯片中的集成应用。如图2所示，STT-MRAM存储单元由一个存储器件磁隧道结和一个N型MOS管组成，包含三个特征端，即BL端、SL端和WL端，其中，磁隧道结由磁性材料构成，是存储数据的关键器件，它包含了自由层和固定层以及由氧化物构成的隔离层。存储的数据类型由自由层和固定层的磁化方向决定，当两层的磁化方向平行时，磁隧道结表现为低阻态，存储的数据为逻辑“1”；当两层的磁化方向反平行时，磁隧道结表现为高阻态，存储的数据为逻辑“0”。存储单元进行写操作过程中，固定层的磁化方向保持不变，而自由层的磁化方向与写电流的大小和流向有关，当写电流超过临界写电流时，写电流从固定层流向自由层为写“0”操作，从自由层流向固定层为写“1”操作。写操作的翻转过程具有随机性，制造过程中工艺也存在偏差，不同的存储单元所需的写电流脉冲时间存在不相等的现象。此外，写入数据“0”和数据“1”具有不对称性，写“0”的临界翻转电流比写“1”的大。当所有存储单元采用统一的写电流脉冲时间时，为了提高写操作的正确率，保证所有存储单元都能正确翻转，写脉冲时间需要按照最坏条件来设定，这个时间往往比平均写脉冲时间大很多。过长的写脉冲时间不仅会增加磁隧道结的中间隔离层被击穿的风险，也会进一步增加写功耗。
发明内容
针对现有技术的缺陷和改进需求，本发明提供了一种STT-MRAM的双端自检写电路及数据写入方法，其目的在于，缩短STT-MRAM存储单元的写脉冲时间，以降低写功耗和中间隔离层被击穿的风险。
为实现上述目的，按照本发明的第一方面，提供了一种STT-MRAM的双端自检写电路，包括：写操作执行电路和自检控制电路；
写操作执行电路的输入端用于接收写操作类型控制信号IN，写操作执行电路的控制端连接至自检控制电路的输出端，写操作执行电路的第一输出端与STT-MRAM存储单元的BL端相连，写操作执行电路的第二输出端与STT-MRAM存储单元的SL端相连；写操作执行电路用于根据自检控制电路输出的控制信号开启或关闭向STT-MRAM存储单元写入数据的写操作通路，并在写操作通路开启后根据写操作类型控制信号IN给STT-MRAM存储单元提供写电流，以实现数据“1”或数据“0”的写入；
自检控制电路的第一输入端用于接收写操作类型控制信号IN，自检控制电路的第二输入端用于接收信号
Figure GDA0003104136310000031
自检控制电路的第三输入端用于接收写使能信号WR_en，自检控制电路的第四输入端用于接收启动信号PRE_en，自检控制电路的第五输入端连接至STT-MRAM存储单元的BL端，自检控制电路的第六输入端连接至STT-MRAM存储单元的SL端；自检控制电路用于在写操作启动阶段产生相应的控制信号，使得写操作执行电路开启写操作通路，在写操作执行阶段根据写操作类型控制信号IN的值检测STT-MRAM存储单元的BL端或SL端的电压，以实时检测STT-MRAM存储单元的状态，并在STT-MRAM存储单元的状态与预期状态相同时产生相应的控制信号，使得写操作执行电路关闭写操作通路；
其中，写操作类型控制信号IN用于指示待写入的类型，写使能信号WR_en用于指示写操作是否进行，启动信号PRE_en用于启动写操作，信号
Figure GDA0003104136310000041
为写操作类型控制信号IN取反后的信号。
本发明所提供的STT-MRAM的双端自检写电路，在写入重复数据时，自检控制电路通过电压检测，会识别出STT-MRAM存储单元的状态与预期状态相同，，随即会产生控制信号，关闭写操作通路，从而写操作立即终止，功耗为0；在写入有效数据时，自检控制电路会在数据成功写入后检测到存储单元状态的变化，随即会产生控制信号，关闭写操作通路，从而在写操作周期的剩余时间内，功耗为0；因此，本发明能够有效缩短STT-MRAM的写脉冲时间，从而降低写功耗和中间隔离层被击穿的风险。
进一步地，自检控制电路包括：启动模块、选择模块、电压检测模块以及控制信号产生模块；
启动模块的第一输入端用于接收启动信号PRE_en，启动模块的第二输入端用于接收写使能信号WR_en；启动模块用于在写操作启动阶段传递写使能信号WR_en，并且启动模块在写操作执行阶段不工作；
选择模块的第一输入端用于接收写操作类型控制信号IN，选择模块的第二输入端用于接收启动信号PRE_en，选择模块的第三输入端用于接收信号
Figure GDA0003104136310000042
选择模块用于根据输入信号产生相应的选择信号，以使得电压检测模块在写操作启动阶段不工作，并在写操作执行阶段检测STT-MRAM存储单元的BL端或SL端的电压；
电压检测模块的第一输入端用于接收写使能信号WR_en，电压检测模块的第二端输入段连接至STT-MRAM存储单元的BL端，电压检测模块的第三输入端连接至STT-MRAM存储单元的SL端，电压检测模块的第四输入端连接至选择模块的输出端；电压检测模块用于在写操作执行阶段检测STT-MRAM存储单元的BL端或SL端的电压，并产生用于反映电路状态的信号SW；
启动模块的输出端与电压检测模块的输出端相连，形成连接端cnt；
控制信号产生模块的第一输入端用于接收写操作类型控制信号IN，控制信号产生模块的第二输入端用于接收信号
Figure GDA0003104136310000051
控制信号产生模块的第三输入端用于接收写使能信号WR_en，控制信号产生模块的第四输入端连接至连接端cnt，控制信号产生模块的输出端作为自检控制电路的输出端；控制信号产生模块用于根据输入信号产生相应的控制信号，使得写操作执行电路开启或关闭写操作通路。
进一步地，电压检测模块包括：BL端电压检测单元和SL端电压检测单元；
BL端电压检测单元的第一输入端和SL端电压检测单元的第一输入端共同作为电压检测模块的第四输入端，与选择模块的输出端相连；根据选择模块的输出的选择信号，在写操作启动阶段，BL端电压检测单元和SL端电压检测单元均不工作，在写操作执行阶段，BL端电压检测单元和SL端电压检测单元只有一个工作；
BL端电压检测单元的第二输入端连接至STT-MRAM存储单元的BL端，BL端电压检测单元的第三输入端用于接收写使能信号WR_en；BL端电压检测单元用于检测STT-MRAM存储单元的BL端的电压，并产生用于反映电路状态的信号；
SL端电压检测单元的第二输入端连接至STT-MRAM存储单元的SL端，SL端电压检测单元的第三输入端用于接收写使能信号WR_en；SL端电压检测单元用于检测STT-MRAM存储单元的SL端的电压，并产生用于反映电路状态的信号；
BL端电压检测单元的输出端和SL端电压检测单元的输出端相连后，形成的连接端作为电压检测模块的输出端。
进一步地，BL端电压检测单元包括：反相器INV1、反相器INV3、与门A1以及N型MOS管NM3；
反相器INV1的输入端连接至STT-MRAM存储单元的BL端；
反相器INV3的输入端连接至反相器INV1的输出端；
与门A1的第一输入端连接至反相器INV3的输出端，与门A1的第二输入端用于接收写使能信号WR_en；
N型MOS管NM3的漏极连接至与门A1的输出端，N型MOS管NM3的栅极作为BL端电压检测单元的第一输入端，N型MOS管NM3的源极作为BL端电压检测单元的输出端。
进一步地，SL端电压检测单元包括：反相器INV2、与门A2以及N型MOS管NM4；
反相器INV2的输入端连接至STT-MRAM存储单元的SL端；
与门A2的第一输入端连接至反相器INV2的输出端，与门A2的第二输入端用于接收写使能信号WR_en；
N型MOS管NM4的源极连接至与门A2的输出端，N型MOS管NM4的栅极作为SL端电压检测单元的第一输入端，N型MOS管NM4的漏极作为SL端电压检测单元的输出端。
进一步地，选择模块包括：与门A3和与门A4；
与门A3的第一输入端和与门A4的第一输入端相连后，形成的连接端作为选择模块的第二输入端；
与门A3的第二输入端用于接收写操作类型控制信号IN，与门A4的第二输入端用于接收信号
Figure GDA0003104136310000061
与门A3的输出端和与门A4的输出端共同作为选择模块的输出端；与门A3的输出端与N型MOS管NM3的栅极相连，与门A4的输出端与N型MOS管NM4的栅极相连。
进一步地，启动模块包括：P型MOS管PM3；
P型MOS管PM3的栅极作为启动模块的第一输入端，P型MOS管PM3的源极作为启动模块的第二输入端，P型MOS管PM3的源极作为启动模块的输出端。
进一步地，控制信号产生模块包括：与非门AN1、与门A5、与门A6以及与非门AN2；
与非门AN1的第一输入端与与门A5的第一输入端相连，形成的连接端作为控制信号产生模块的第四输入端，与门A6的第一输入端与与非门AN2的第一输入端相连，形成的连接端作为控制信号产生模块的第三输入端；
与非门AN1的第二输入端用于接收写操作类型控制信号IN；与门A5的第二输入端用于接收信号
Figure GDA0003104136310000071
与门A6的第二输入端用于接收写操作类型控制信号IN；与非门AN2的第二输入端用于接收信号
Figure GDA0003104136310000072
与非门AN1的输出端、与门A5的输出端、与门A6的输出端以及与非门AN2的输出端共作为控制信号产生模块的输出端。
进一步地，写操作执行电路包括：缓冲器buffer、P型MOS管PM1、N型MOS管NM1、反相器INV0、P型MOS管PM2以及N型MOS管NM2；
缓冲器buffer的输入端与反相器INV0的输入端相连，形成的连接端作为写操作执行电路的输入端；
P型MOS管PM1的漏极与N型MOS管NM1的漏极相连，形成的连接端与缓冲器buffer的输出端相连；P型MOS管PM1的源极与N型MOS管NM1的源极相连，形成的连接端作为写操作执行电路的第一输出端；
P型MOS管PM2的漏极与N型MOS管NM2的漏极相连，形成的连接端作与反相器INV0的输出端相连；P型MOS管PM2的源极与N型MOS管NM2的源极相连，形成的连接端作为写操作执行电路的第二输出端；
P型MOS管PM1的栅极、N型MOS管NM1的栅极、P型MOS管PM2的栅极以及N型MOS管NM2的栅极共同作为写操作执行电路的控制端；P型MOS管PM1的栅极连接至与非门AN1的输出端，N型MOS管NM1的栅极连接至与门A5的输出端，P型MOS管PM2的栅极连接至与门A6的输出端，N型MOS管NM2的栅极连接至与非门AN2的输出端。
本发明所提供的STT-MRAM的双端自检写电路中，BL端和SL端的电压最大值VBL,max和VSL,max大于传统写电路结构，VBL,max和VSL,max分别可以表示为：
VBL,max＝VDD-Vds4-Vds1；
VSL,max＝VDD-Vds2-Vds6；
式中，Vds1、Vds2、Vds4和Vds6分别为P型MOS管PM1、N型MOS管NM2、P型MOS管PM4和N型MOS管NM6的源漏电压，PM4和NM6分别为缓冲器buffer和反相器INV0中的MOS管，VDD表示电源电压；因此，STT-MRAM存储单元的BL端和SL端状态转变前后的电压差较大，能够可靠检测STT-MRAM存储单元的状态转变，增加电路的可靠性。
按照本发明的第二方面，提供了一种基于本发明第一方面提供的STT-MRAM的双端自检写电路的数据写入方法，包括：
在写操作周期的初始时刻，根据待写入数据的类型设置写操作类型控制信号IN，并设置写使能信号WR_en为高电平，设置启动信号PRE_en为低电平，以启动写操作，使得写操作执行电路开始写入数据；
经过预设的时间间隔后，将启动信号PRE_en设置为高电平，并维持写操作类型控制信号IN和写使能信号WR_en不变，以使得自检控制电路在数据成功写入后产生控制信号，断开写操作通路；
其中，若待写入数据为数据“1”，则写操作类型控制信号IN被设置为高电平；若待写入数据为数据“0”，则写操作类型控制信号IN被设置为低电平。
总体而言，通过本发明所构思的以上技术方案，能够取得以下有益效果：
(1)本发明所提供的STT-MRAM的双端自检写电路及数据写入方法，在写入重复数据时，自检控制电路通过电压检测，会识别出STT-MRAM存储单元的状态与预期状态相同，随即会产生控制信号，关闭写操作通路，从而写操作立即终止，功耗为0；在写入有效数据时，自检控制电路会在数据成功写入后检测到存储单元状态的变化，随即会产生控制信号，关闭写操作通路，从而在写操作周期的剩余时间内，功耗为0；因此，本发明能够有效缩短STT-MRAM的写脉冲时间，从而降低写功耗和中间隔离层被击穿的风险。
(2)本发明所提供的STT-MRAM的双端自检写电路及数据写入方法，BL端和SL端的电压最大值VBL,max和VSL,max大于传统的写电路结构，STT-MRAM存储单元的BL端和SL端状态转变前后的电压差较大，因此，本发明能够可靠检测STT-MRAM存储单元的状态转变，增加电路的可靠性。
附图说明
图1为现有的主流的计算机存储体系结构示意图；
图2为现有的STT-MRAM存储单元结构示意图；
图3为本发明实施例提供的STT-MRAM的双端自检写电路示意图；
图4为本发明实施例提供的写入数据时电流变化曲线图；其中，(a)为写入重复数据“1”时的电流变化曲线图，(b)为写入有效数据“1”时的电流变化曲线图；
图5为本发明实施例提供的双端自检写电路的时序图本发明实施例提供双端自检写电路的局部分压示意图；其中，(a)为写入数据“1”时的局部分压示意图，(b)为写入数据“0”时的局部分压示意图；
图6为本发明实施例提供的双端自检写电路的电路时序图；
图7为本发明实施例提供双端自检写电路的仿真图；
图8为本发明实施例提供的双端自检写电路与传统写电路写功耗对比示意图。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。此外，下面所描述的本发明各个实施方式中所涉及到的技术特征只要彼此之间未构成冲突就可以相互组合。
在本发明中，本发明及附图中的术语“第一”、“第二”等(如果存在)是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。
为缩短STT-MRAM存储单元的写脉冲时间，降低写功耗和中间隔离层被击穿的风险，提升写操作的可靠性，本发明提供了一种STT-MRAM的双端自检写电路，如图3所示，包括：写操作执行电路和自检控制电路；
写操作执行电路的输入端用于接收写操作类型控制信号IN，写操作执行电路的控制端连接至自检控制电路的输出端，写操作执行电路的第一输出端与STT-MRAM存储单元的BL端相连，写操作执行电路的第二输出端与STT-MRAM存储单元的SL端相连；写操作执行电路用于根据自检控制电路输出的控制信号开启或关闭向STT-MRAM存储单元写入数据的写操作通路，并在写操作通路开启后根据写操作类型控制信号IN给STT-MRAM存储单元提供写电流，以实现数据“1”或数据“0”的写入；
自检控制电路的第一输入端用于接收写操作类型控制信号IN，自检控制电路的第二输入端用于接收信号
Figure GDA0003104136310000101
自检控制电路的第三输入端用于接收写使能信号WR_en，自检控制电路的第四输入端用于接收启动信号PRE_en，自检控制电路的第五四输入端连接至STT-MRAM存储单元的BL端，自检控制电路的第六输入端连接至STT-MRAM存储单元的SL端；自检控制电路用于在写操作启动阶段产生相应的控制信号，使得写操作执行电路开启写操作通路，在写操作执行阶段根据写操作类型控制信号IN的值检测STT-MRAM存储单元的BL端或SL端的电压，以实时检测STT-MRAM存储单元的状态，并在STT-MRAM存储单元的状态与预期状态相同时产生相应的控制信号，使得写操作执行电路关闭写操作通路；
其中，写操作类型控制信号IN用于指示待写入的类型，写使能信号WR_en用于指示写操作是否进行，启动信号PRE_en用于启动写操作，信号
Figure GDA0003104136310000111
为写操作类型控制信号IN取反后的信号。
在一个可选的实施方式中，在上述STT-MRAM的双端自检写电路中，自检控制电路包括：启动模块、选择模块、电压检测模块以及控制信号产生模块；
启动模块的第一输入端用于接收启动信号PRE_en，启动模块的第二输入端用于接收写使能信号WR_en；启动模块用于在写操作启动阶段传递写使能信号WR_en，并且启动模块在写操作执行阶段不工作；
选择模块的第一输入端用于接收写操作类型控制信号IN，选择模块的第二输入端用于接收启动信号PRE_en，选择模块的第三输入端用于接收信号
Figure GDA0003104136310000112
选择模块用于根据输入信号产生相应的选择信号，以使得电压检测模块在写操作启动阶段不工作，并在写操作执行阶段检测STT-MRAM存储单元的BL端或SL端的电压；
电压检测模块的第一输入端用于接收写使能信号WR_en，电压检测模块的第二端输入段连接至STT-MRAM存储单元的BL端，电压检测模块的第三输入端连接至STT-MRAM存储单元的SL端，电压检测模块的第四输入端连接至选择模块的输出端；电压检测模块用于在写操作执行阶段检测STT-MRAM存储单元的BL端或SL端的电压，并产生用于反映电路状态的信号SW；
启动模块的输出端与电压检测模块的输出端相连，形成连接端cnt；
控制信号产生模块的第一输入端用于接收写操作类型控制信号IN，控制信号产生模块的第二输入端用于接收信号
Figure GDA0003104136310000121
控制信号产生模块的第三输入端用于接收写使能信号WR_en，控制信号产生模块的第四输入端连接至连接端cnt，控制信号产生模块的输出端作为自检控制电路的输出端；控制信号产生模块用于根据输入信号产生相应的控制信号，使得写操作执行电路开启或关闭写操作通路；
电压检测模块包括：BL端电压检测单元和SL端电压检测单元；
BL端电压检测单元的第一输入端和SL端电压检测单元的第一输入端共同作为电压检测模块的第四输入端，与选择模块的输出端相连；根据选择模块的输出的选择信号，在写操作启动阶段，BL端电压检测单元和SL端电压检测单元均不工作，在写操作执行阶段，BL端电压检测单元和SL端电压检测单元只有一个工作；
BL端电压检测单元的第二输入端连接至STT-MRAM存储单元的BL端，BL端电压检测单元的第三输入端用于接收写使能信号WR_en；BL端电压检测单元用于检测STT-MRAM存储单元的BL端的电压，并产生用于反映电路状态的信号；
SL端电压检测单元的第二输入端连接至STT-MRAM存储单元的SL端，SL端电压检测单元的第三输入端用于接收写使能信号WR_en；SL端电压检测单元用于检测STT-MRAM存储单元的SL端的电压，并产生用于反映电路状态的信号；
BL端电压检测单元的输出端和SL端电压检测单元的输出端相连后，形成的连接端作为电压检测模块的输出端；
如图3所示，BL端电压检测单元包括：反相器INV1、反相器INV3、与门A1以及N型MOS管NM3；
反相器INV1的输入端连接至STT-MRAM存储单元的BL端；
反相器INV3的输入端连接至反相器INV1的输出端；
与门A1的第一输入端连接至反相器INV3的输出端，与门A1的第二输入端用于接收写使能信号WR_en；
N型MOS管NM3的漏极连接至与门A1的输出端，N型MOS管NM3的栅极作为BL端电压检测单元的第一输入端，N型MOS管NM3的源极作为BL端电压检测单元的输出端；
如图3所示，SL端电压检测单元包括：反相器INV2、与门A2以及N型MOS管NM4；
反相器INV2的输入端连接至STT-MRAM存储单元的SL端；
与门A2的第一输入端连接至反相器INV2的输出端，与门A2的第二输入端用于接收写使能信号WR_en；
N型MOS管NM4的源极连接至与门A2的输出端，N型MOS管NM4的栅极作为SL端电压检测单元的第一输入端，N型MOS管NM4的漏极作为SL端电压检测单元的输出端；
如图3所示，选择模块包括：与门A3和与门A4；
与门A3的第一输入端和与门A4的第一输入端相连后，形成的连接端作为选择模块的第二输入端；
与门A3的第二输入端用于接收写操作类型控制信号IN，与门A4的第二输入端用于接收信号
Figure GDA0003104136310000131
与门A3的输出端和与门A4的输出端共同作为选择模块的输出端；与门A3的输出端与N型MOS管NM3的栅极相连，与门A4的输出端与N型MOS管NM4的栅极相连；
如图3所示，启动模块包括：P型MOS管PM3；
P型MOS管PM3的栅极作为启动模块的第一输入端，P型MOS管PM3的源极作为启动模块的第二输入端，P型MOS管PM3的源极作为启动模块的输出端；
如图3所示，控制信号产生模块包括：与非门AN1、与门A5、与门A6以及与非门AN2；
与非门AN1的第一输入端与与门A5的第一输入端相连，形成的连接端作为控制信号产生模块的第四输入端，与门A6的第一输入端与与非门AN2的第一输入端相连，形成的连接端作为控制信号产生模块的第三输入端；
与非门AN1的第二输入端用于接收写操作类型控制信号IN；与门A5的第二输入端用于接收信号
Figure GDA0003104136310000141
与门A6的第二输入端用于接收写操作类型控制信号IN；与非门AN2的第二输入端用于接收信号
Figure GDA0003104136310000142
与非门AN1的输出端、与门A5的输出端、与门A6的输出端以及与非门AN2的输出端共作为控制信号产生模块的输出端；工作时，与非门AN1的输出端输出的信号为Con1，与门A5的输出端输出的信号为Con1′，与门A6的输出端输出的信号为Con2，与非门AN2的输出端输出的信号为Con2′，信号Con1、Con1′、Con2和Con2′共同构成控制信号输入到写操作执行电路；
如图3所示，写操作执行电路包括：缓冲器buffer、P型MOS管PM1、N型MOS管NM1、反相器INV0、P型MOS管PM2以及N型MOS管NM2；
缓冲器buffer的输入端与反相器INV0的输入端相连，形成的连接端作为写操作执行电路的输入端；
P型MOS管PM1的漏极与N型MOS管NM1的漏极相连，形成的连接端与缓冲器buffer的输出端相连；P型MOS管PM1的源极与N型MOS管NM1的源极相连，形成的连接端作为写操作执行电路的第一输出端；
P型MOS管PM2的漏极与N型MOS管NM2的漏极相连，形成的连接端作与反相器INV0的输出端相连；P型MOS管PM2的源极与N型MOS管NM2的源极相连，形成的连接端作为写操作执行电路的第二输出端；
P型MOS管PM1的栅极、N型MOS管NM1的栅极、P型MOS管PM2的栅极以及N型MOS管NM2的栅极共同作为写操作执行电路的控制端；P型MOS管PM1的栅极连接至与非门AN1的输出端，N型MOS管NM1的栅极连接至与门A5的输出端，P型MOS管PM2的栅极连接至与门A6的输出端，N型MOS管NM2的栅极连接至与非门AN2的输出端。
上述STT-MRAM的双端自检写电路，在写入重复数据时，自检控制电路通过电压检测，会识别出STT-MRAM存储单元的电阻状态与待写入数据相匹配，即STT-MRAM存储单元的电阻状态与待写入数据写入后的电阻状态相一致，随即会产生控制信号，关闭写操作通路，从而写操作立即终止，功耗为0。以写入重复数据“1”为例，如图4(a)所示，VSW_O和ISW_O分别为写操作通路的感应电压和电流，采用上述STT-MRAM的双端自检写电路的电流变化曲线如图4(a)的实线所示，写入重复数据时磁隧道结的等效阻值不会发生变化，感应电压保持不变，但是自检控制电路能够及时识别出STT-MRAM的电阻状态，产生相应的控制信号，关闭写操作通路的使能管，使得整个写操作通路的电流为0；采用传统的写电路时，电流变化曲线如图4(a)的虚线所示，由于传统写电路不能检测STT-MRAM存储单元的电阻状态，在整个写操作周期中，电流均不为0；对比图4(a)中的实现和虚线所示的电流变化曲线可知，写入重复数据时，相比于传统的写电路，上述STT-MRAM的双端自检写电路能够有效降低STT-MRAM的写功耗。
上述STT-MRAM的双端自检写电路，在写入有效数据时，自检控制电路会在数据成功写入后检测到电阻状态的变化，随即会产生控制信号，关闭写操作通路，从而在写操作周期的剩余时间内，功耗为0。以写入有效数据“1”为例，如图4(b)所示，采用上述STT-MRAM的双端自检写电路的电流变化曲线如图4(b)的实线所示，当数据成功写入目标存储单元后，磁隧道结的等效阻值发生变化，感应电压由U2降为U1，自检控制电路检测到电压变化后立即关闭写操作通路的使能管，使得整个写操作通路的电流为0；采用传统的写电路时，电流变化曲线如图4(b)的虚线所示，可知传统写电路在整个写操作周期中，电流均不为0；对比图4(b)中的实线和虚线所示的电流变化曲线可知，写入有效数据时，相比于传统的写电路，上述STT-MRAM的双端自检写电路能够有效降低STT-MRAM的写功耗。
因此，本发明能够有效缩短STT-MRAM的写脉冲时间，从而降低写功耗和中间隔离层被击穿的风险。
写入有效数据时，写操作通路在数据写入前、后的感应电压差值为写电路的有效判断范围，有效判断范围影响着写电路的可靠性；上述STT-MRAM的双端自检写电路中，BL端和SL端的电压最大值VBL,max和VSL,max大于传统的写电路结构，VBL,max和VSL,max分别可以表示为：
VBL,max＝VDD-Vds4-Vds1；
VSL,max＝VDD-Vds2-Vds6；
式中，Vds1、Vds2、Vds4和Vds6分别为P型MOS管PM1、N型MOS管NM2、P型MOS管PM4和N型MOS管NM6的源漏电压，PM4和NM6分别为缓冲器buffer和反相器INV0中的MOS管，VDD表示电源电压；因此，STT-MRAM存储单元的BL端和SL端状态转变前后的电压差较大(即有效判断范围较大)，能够可靠检测STT-MRAM存储单元的状态转变，增加电路的可靠性。
在图3所示的STT-MRAM的双端自检写电路中，BL端电压检测单元和SL端电压检测单元在一个写操作周期内只有一个处于工作状态，使得在增加有效判断范围的同时没有产生额外的功耗。
基于上述STT-MRAM的双端自检写电路，本发明还提供了一种数据写入方法，包括：
在写操作周期的初始时刻，根据待写入数据的类型设置写操作类型控制信号IN，并设置写使能信号WR_en为高电平，设置启动信号PRE_en为低电平，以启动写操作，使得写操作执行电路开始写入数据；
经过预设的时间间隔后，将启动信号PRE_en设置为高电平，并维持写操作类型控制信号IN和写使能信号WR_en不变，以使得自检控制电路在数据成功写入后产生控制信号，断开写操作通路；该时间间隔，即写操作启动阶段的持续时间，可根据具体的电路特性及STT-MRAM存储单元的特性确定，在本实施例中，具体设定为1ns；
其中，若待写入数据为数据“1”，则写操作类型控制信号IN被设置为高电平；若待写入数据为数据“0”，则写操作类型控制信号IN被设置为低电平。
在图3所示的写电路中，写电流的流向由写操作类型控制信号IN、缓冲器buffer和反相器INV0决定，具体工作过程如下：
当执行写数据“1”的操作时，写操作类型控制信号IN为高电平，写电流从BL端流向SL端，如图5(a)所示，其中，PM4和NM6分别为缓冲器buffer和反相器INV0中的MOS管，NM5为STT-MRAM存储单元的位选择管。
如果磁隧道结的初始状态为高阻态，则本次写数据“1”的操作不是重复数据的写入。写操作的时序图如图5所示，写使能信号WR_en为高电平时，启动信号PRE_en先置为低电平，PM3管开启，由于写操作类型控制信号IN和写使能信号WR_en信号都为高电平，PM1管和NM2管开启，写电路完全开启，BL端的电压为VBL。
在图5(a)中，所有MOS的栅极电压都是电源电压VDD或者地电压，由此能够避免实用电压产生电路，从而减少电路的设计复杂性；图5(a)中，PM1管处于饱和区，其他MOS管均工作在线性区；当写电流大于临界写电流并且持续足够的翻转时间后，数据“1”成功写入磁隧道结，电阻阻值变低，BL端电压由U2降至U1；与BL端相连的BL端电压检测单元处于工作状态，检测到VBL的变化，自检控制电路产生Con1信号使得PM1管关闭，在本次写周期的剩余时间内，写电路的功耗降为0。
如果执行写数据“1”的操作时，磁隧道结的初始状态为低阻态时，则该指令为重复数据的写入；写电路开启后，VBL电压直接等于U1，自检控制电路立即产生Con1电压，使得PM1管关闭，当前写操作立即终止，功耗为0。
当执行写数据“0”的操作时，写操作类型控制信号IN为低电平，写电流从SL端流向BL端，如图5(b)所示，其中，NM4和PM6分别为缓冲器buffer和反相器INV0中的MOS管，为了减少电路的设计复杂性，在图5(b)中，所有MOS的栅极电压同样都是电源电压VDD或者地电压；同样存在必要数据写入和重复数据写入两种情况，工作过程和原理与写数据“1”操作类似，区别在于，与SL端相连的SL端电压检测单元处于工作状态，与BL端相连的BL端电压检测单元则处于关闭状态。
利用上述写数据方法对STT-MRAM存储单元执行写操作的时序如图6所示。
本发明采用中芯国际40纳米工艺，设计了低功耗、高可靠性的双端自检写电路。图7为双端自检写电路的仿真图，在所建立的模型中，磁隧道结的翻转时间设置为5ns，初始状态为低阻态。仿真结果显示，第一个写“1”操作属于重复数据写入，IN信号为高电平，自检模块的输出信号Con1和Con1’初始电位为低电平，Con2和Con2’初始电位为高电平，所以PM1管和NM2管开启，PM2管和NM1管关闭，电流从BL端流向SL端。BL端口电压为443mV，低于反相器的转折电压，则Con1变为高电平，使得PM1管关闭，整个回路电流变为0。第二个写“0”操作为有效数据写入，IN信号为低电平，Con1和Con1’初始电位为高电平，Con2和Con2’初始电位为低电平，所以PM2管和NM1管开启，PM1管和NM2管关闭，电流从SL端流向BL端，SL端口电压为447mV，低于反相器的转折电压，Con1’继续保持高电平。当磁隧道结的状态成功翻转为高阻态时，SL端口电压上升到855mV，超过了反相器的翻转电压，Con1’则变为低电平，使得NM1管关闭，整个回路的电流降为0。后续的重复写“0”和有效写“1”的工作过程类似。仿真结果显示，写入数据“0”的有效判断范围为408mV，写入数据“1的”有效判断范围为275mV。波形图验证了当数据写入成功后，写操作立即终止，写电流变为0；当重复数据被写入时，写操作不会执行，写电流立即变为0。
图8展示了普通写电路和双端自检写电路在四种操作过程中所需的能量对比，双端自检写电路每个比特消耗的能量有了明显的降低，其中有效写入数据“0”和“1”分别节省了53.4％和15.8％，重复写入数据“0”和“1”节省的比例更大，分别为94.1％和83.1％。前者的平均写功耗为0.283pJ/bit，而后者的平均功耗仅为0.106pJ/bit，平均节省了62.5％。
总的来说，本发明所提供的STT-MRAM的双端自检写电路是一种低功耗、高可靠性的写电路，能够有效缩短STT-MRAM存储单元的写脉冲时间，降低功耗并降低STT-MRAM存储单元的中间固定层被击穿的风险，同时有效判断范围大，电路可靠性高。
本领域的技术人员容易理解，以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种STT-MRAM的双端自检写电路，其特征在于，包括：写操作执行电路和自检控制电路；
所述写操作执行电路的输入端用于接收写操作类型控制信号IN，所述写操作执行电路的控制端连接至所述自检控制电路的输出端，所述写操作执行电路的第一输出端与所述STT-MRAM存储单元的BL端相连，所述写操作执行电路的第二输出端与所述STT-MRAM存储单元的SL端相连；所述写操作执行电路用于根据所述自检控制电路输出的控制信号开启或关闭向所述STT-MRAM存储单元写入数据的写操作通路，并在所述写操作通路开启后根据所述写操作类型控制信号IN的值给所述STT-MRAM存储单元提供写电流，以实现数据“1”或数据“0”的写入；
所述自检控制电路的第一输入端用于接收所述写操作类型控制信号IN，所述自检控制电路的第二输入端用于接收信号
Figure FDA0003104136300000011
所述自检控制电路的第三输入端用于接收写使能信号WR_en，所述自检控制电路的第四输入端用于接收启动信号PRE_en，所述自检控制电路的第五输入端连接至所述STT-MRAM存储单元的BL端，所述自检控制电路的第六输入端连接至STT-MRAM存储单元的SL端；所述自检控制电路用于在写操作启动阶段产生相应的控制信号，使得所述写操作执行电路开启写操作通路，在写操作执行阶段根据写操作类型控制信号IN的值检测所述STT-MRAM存储单元的BL端或SL端的电压，以实时检测所述STT-MRAM存储单元的状态，并在所述STT-MRAM存储单元的状态与预期状态相同时产生相应的控制信号，使得所述写操作执行电路关闭写操作通路；
其中，所述写操作类型控制信号IN用于指示待写入的类型，所述写使能信号WR_en用于指示写操作是否进行，所述启动信号PRE_en用于启动写操作，所述信号
Figure FDA0003104136300000012
为所述写操作类型控制信号IN取反后的信号。
2.如权利要求1所述的STT-MRAM的双端自检写电路，其特征在于，所述自检控制电路包括：启动模块、选择模块、电压检测模块以及控制信号产生模块；
所述启动模块的第一输入端用于接收所述启动信号PRE_en，所述启动模块的第二输入端用于接收所述写使能信号WR_en；所述启动模块用于在写操作启动阶段传递所述写使能信号WR_en，并且所述启动模块在写操作执行阶段不工作；
所述选择模块的第一输入端用于接收所述写操作类型控制信号IN，所述选择模块的第二输入端用于接收所述启动信号PRE_en，所述选择模块的第三输入端用于接收所述信号
Figure FDA0003104136300000021
所述选择模块用于根据输入信号产生相应的选择信号，以使得所述电压检测模块在写操作启动阶段不工作，并在写操作执行阶段检测所述STT-MRAM存储单元的BL端或SL端的电压；
所述电压检测模块的第一输入端用于接收所述写使能信号WR_en，所述电压检测模块的第二端输入段连接至所述STT-MRAM存储单元的BL端，所述电压检测模块的第三输入端连接至所述STT-MRAM存储单元的SL端，所述电压检测模块的第四输入端连接至所述选择模块的输出端；所述电压检测模块用于在写操作执行阶段检测所述STT-MRAM存储单元的BL端或SL端的电压，并产生用于反映电路状态的信号SW；
所述启动模块的输出端与所述电压检测模块的输出端相连，形成连接端cnt；
所述控制信号产生模块的第一输入端用于接收所述写操作类型控制信号IN，所述控制信号产生模块的第二输入端用于接收所述信号
Figure FDA0003104136300000022
所述控制信号产生模块的第三输入端用于接收所述写使能信号WR_en，所述控制信号产生模块的第四输入端连接至所述连接端cnt，所述控制信号产生模块的输出端作为所述自检控制电路的输出端；所述控制信号产生模块用于根据输入信号产生相应的控制信号，使得所述写操作执行电路开启或关闭写操作通路。
3.如权利要求2所述的STT-MRAM的双端自检写电路，其特征在于，所述电压检测模块包括：BL端电压检测单元和SL端电压检测单元；
所述BL端电压检测单元的第一输入端和所述SL端电压检测单元的第一输入端共同作为所述电压检测模块的第四输入端，与所述选择模块的输出端相连；根据所述选择模块的输出的选择信号，在写操作启动阶段，所述BL端电压检测单元和所述SL端电压检测单元均不工作，在写操作执行阶段，所述BL端电压检测单元和所述SL端电压检测单元只有一个工作；
所述BL端电压检测单元的第二输入端连接至所述STT-MRAM存储单元的BL端，所述BL端电压检测单元的第三输入端用于接收所述写使能信号WR_en；所述BL端电压检测单元用于检测所述STT-MRAM存储单元的BL端的电压，并产生用于反映电路状态的信号；
所述SL端电压检测单元的第二输入端连接至所述STT-MRAM存储单元的SL端，所述SL端电压检测单元的第三输入端用于接收所述写使能信号WR_en；所述SL端电压检测单元用于检测所述STT-MRAM存储单元的SL端的电压，并产生用于反映电路状态的信号；
所述BL端电压检测单元的输出端和所述SL端电压检测单元的输出端相连后，形成的连接端作为所述电压检测模块的输出端。
4.如权利要求3所述的STT-MRAM的双端自检写电路，其特征在于，所述BL端电压检测单元包括：反相器INV1、反相器INV3、与门A1以及N型MOS管NM3；
所述反相器INV1的输入端连接至所述STT-MRAM存储单元的BL端；
所述反相器INV3的输入端连接至所述反相器INV1的输出端；
所述与门A1的第一输入端连接至所述反相器INV3的输出端，所述与门A1的第二输入端用于接收所述写使能信号WR_en；
所述N型MOS管NM3的漏极连接至所述与门A1的输出端，所述N型MOS管NM3的栅极作为BL端电压检测单元的第一输入端，所述N型MOS管NM3的源极作为所述BL端电压检测单元的输出端。
5.如权利要求4所述的STT-MRAM的双端自检写电路，其特征在于，所述SL端电压检测单元包括：反相器INV2、与门A2以及N型MOS管NM4；
所述反相器INV2的输入端连接至所述STT-MRAM存储单元的SL端；
所述与门A2的第一输入端连接至所述反相器INV2的输出端，所述与门A2的第二输入端用于接收所述写使能信号WR_en；
所述N型MOS管NM4的源极连接至所述与门A2的输出端，所述N型MOS管NM4的栅极作为所述SL端电压检测单元的第一输入端，所述N型MOS管NM4的漏极作为所述SL端电压检测单元的输出端。
6.如权利要求5所述的STT-MRAM的双端自检写电路，其特征在于，所述选择模块包括：与门A3和与门A4；
所述与门A3的第一输入端和所述与门A4的第一输入端相连后，形成的连接端作为所述选择模块的第二输入端；
所述与门A3的第二输入端用于接收所述写操作类型控制信号IN，所述与门A4的第二输入端用于接收所述信号
Figure FDA0003104136300000041
所述与门A3的输出端和所述与门A4的输出端共同作为所述选择模块的输出端；所述与门A3的输出端与所述N型MOS管NM3的栅极相连，所述与门A4的输出端与所述N型MOS管NM4的栅极相连。
7.如权利要求2所述的STT-MRAM的双端自检写电路，其特征在于，所述启动模块包括：P型MOS管PM3；
所述P型MOS管PM3的栅极作为所述启动模块的第一输入端，所述P型MOS管PM3的源极作为所述启动模块的第二输入端，所述P型MOS管PM3的源极作为所述启动模块的输出端。
8.如权利要求2所述的STT-MRAM的双端自检写电路，其特征在于，所述控制信号产生模块包括：与非门AN1、与门A5、与门A6以及与非门AN2；
所述与非门AN1的第一输入端与所述与门A5的第一输入端相连，形成的连接端作为所述控制信号产生模块的第四输入端，所述与门A6的第一输入端与所述与非门AN2的第一输入端相连，形成的连接端作为所述控制信号产生模块的第三输入端；
所述与非门AN1的第二输入端用于接收所述写操作类型控制信号IN；所述与门A5的第二输入端用于接收所述信号
Figure FDA0003104136300000051
所述与门A6的第二输入端用于接收所述写操作类型控制信号IN；所述与非门AN2的第二输入端用于接收所述信号
Figure FDA0003104136300000052
所述与非门AN1的输出端、所述与门A5的输出端、所述与门A6的输出端以及所述与非门AN2的输出端共作为所述控制信号产生模块的输出端。
9.如权利要求8所述的STT-MRAM的双端自检写电路，其特征在于，所述写操作执行电路包括：缓冲器buffer、P型MOS管PM1、N型MOS管NM1、反相器INV0、P型MOS管PM2以及N型MOS管NM2；
所述缓冲器buffer的输入端与所述反相器INV0的输入端相连，形成的连接端作为所述写操作执行电路的输入端；
所述P型MOS管PM1的漏极与所述N型MOS管NM1的漏极相连，形成的连接端与所述缓冲器buffer的输出端相连；所述P型MOS管PM1的源极与所述N型MOS管NM1的源极相连，形成的连接端作为所述写操作执行电路的第一输出端；
所述P型MOS管PM2的漏极与所述N型MOS管NM2的漏极相连，形成的连接端作与所述反相器INV0的输出端相连；所述P型MOS管PM2的源极与所述N型MOS管NM2的源极相连，形成的连接端作为所述写操作执行电路的第二输出端；
所述P型MOS管PM1的栅极、所述N型MOS管NM1的栅极、所述P型MOS管PM2的栅极以及所述N型MOS管NM2的栅极共同作为所述写操作执行电路的控制端；所述P型MOS管PM1的栅极连接至所述与非门AN1的输出端，所述N型MOS管NM1的栅极连接至所述与门A5的输出端，所述P型MOS管PM2的栅极连接至所述与门A6的输出端，所述N型MOS管NM2的栅极连接至所述与非门AN2的输出端。
10.一种基于权利要求1-9任一项所述的STT-MRAM的双端自检写电路的数据写入方法，其特征在于，包括：
在写操作周期的初始时刻，根据待写入数据的类型设置所述写操作类型控制信号IN，并设置所述写使能信号WR_en为高电平，设置所述启动信号PRE_en为低电平，以启动写操作，使得所述写操作执行电路开始写入数据；
经过预设的时间间隔后，将所述启动信号PRE_en设置为高电平，并维持所述写操作类型控制信号IN和所述写使能信号WR_en不变，以使得所述自检控制电路在数据成功写入后产生控制信号，断开写操作通路；
其中，若待写入数据为数据“1”，则写操作类型控制信号IN被设置为高电平；若待写入数据为数据“0”，则写操作类型控制信号IN被设置为低电平。
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Family Cites Families (7)

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Publication number Priority date Publication date Assignee Title
US8111539B2 (en) * 2008-06-27 2012-02-07 Sandisk 3D Llc Smart detection circuit for writing to non-volatile storage
CN101894587A (zh) * 2010-07-23 2010-11-24 上海宏力半导体制造有限公司 相变存储器的自限写入脉冲发生电路
US9082496B2 (en) * 2013-02-07 2015-07-14 Taiwan Semiconductor Manufacturing Co., Ltd. Method and apparatus for adaptive timing write control in a memory
DE112013007054T5 (de) * 2013-06-28 2016-03-17 Intel Corporation Vorrichtung für Schreib- und Lese-Vorgänge mit geringem Energieverbrauch für einen resistiven Speicher
US9286976B2 (en) * 2014-05-29 2016-03-15 Intel Corporation Apparatuses and methods for detecting write completion for resistive memory
GB2545264B (en) * 2015-12-11 2020-01-15 Advanced Risc Mach Ltd A storage array
TWI600009B (zh) * 2016-11-04 2017-09-21 財團法人工業技術研究院 可變電阻記憶體電路以及可變電阻記憶體電路之寫入方法

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