CN116434804A - 一种9T2M的nvSRAM单元、模式切换电路以及非易失性存储电路 - Google Patents

一种9T2M的nvSRAM单元、模式切换电路以及非易失性存储电路 Download PDF

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Abstract

本发明属于集成电路技术领域，具体涉及一种9T2M的nvSRAM单元、模式切换电路以及非易失性存储电路。nvSRAM单元包括PMOS管P1~P4，NMOS管N1~N5，以及磁隧穿结MTJ1和MTJ2，其中，P1、P2、N1、N2、N4、N5构成6T单元，其余构成NVM。NVM中，MTJ1正向接存储节点Q，反向接N3和P3的源极；MTJ2正向接存储节点QB，反向接N3和P4的源极。P3和P4的漏极接小电源VDD2；P3和P4的栅极接第一控制信号；N3的栅极接第二控制信号。模式切换电路包括两个反向器，两个与门，一个或门。本发明解决了现有电路无法在可靠性、高速性能和低功耗等指标方面实现平衡的问题。

Description

一种9T2M的nvSRAM单元、模式切换电路以及非易失性存储 电路
技术领域
本发明属于集成电路技术领域，具体涉及一种9T2M的nvSRAM单元、一种模式切换电路、一种非易失性存储电路及其芯片。
背景技术
近年来，随着物联网和可穿戴设备的快速发展和广泛应用，物联网芯片的需求正在不断增长。而可穿戴设备和物联网设备普遍采用如图1所示的基于SRAM+NVM的双宏方案实现数据的存储。在双宏方案中，SRAM用于对计算中所需的中间数据进行短期存储，而非易失性存储器NVM用于对源数据和运算结果进行断电存储，以降低待机电流。这种双宏方案可以根据数据的不同类型对其采取不同的存储方案，但是，双宏方案也存在一些不可忽视的弊端。例如，双宏方案无法在睡眠模式下使用低电源电压实现频繁的断电和为SRAM短暂的盈亏平衡时间。造成这一问题原因是，在SRAM和NVM间实现逐字串行传输数据会导致断电前的数据备份和上电后的数据恢复操作变得缓慢，也会造成器件设备的功耗明显增加。
针对双宏方案的上述问题，技术人员设计出了如图2所示的同时包含SRAM单元和NVM单元的nvSRAM器件，nvSRAM器件可以在单元内执行逐位数据传输，并能够进行块级并行数据传输，具有比双宏方案更快的数据备份和数据恢复操作性能。其中，磁隧穿结（MTJ）因具有高速、低功耗、无限续航以及易于与CMOS工艺集成等特点受到广泛关注，是下一代高密度片上非易失存储器件（eNVM）的重要候选者。
现阶段的nvSRAM单元多使用磁隧穿结和忆阻器来设计所需的NVM单元，并得到了如图3所示的包含不同数量元件的多种电路设计方案；分别为4T2R、6T2R、7T1R、7T2R、8T1R方案。上述电路都具有类SRAM的数据存储功能，以及基于NVM实现的片内数据备份和数据恢复功能。但是这些经典电路仍存在如下缺陷：（1）4T2R、6T2R和7T2R为了满足非易失性功能的要求，会对非易失性器件进行重置复写的操作，在存储节点Q和QB处遭受明显的直流短路电流，使nvSRAM单元稳定性下降。（2）7T1R、8T1R为了尽可能的减少面积牺牲，使用单个非易失性器件进行数据的存储和恢复操作，但是单个非易失性器件的不对称性，会使单元在正常运行期间需要更多的能量以及影响nvSRAM单元的稳定性。因此，如何设计一种新的nvSRAM方案，以提升非易失性存储器的性能，满足存储器对可靠性，高速，低功耗等不同指标的要求，正成为本领域技术人员亟待解决的技术难题。
发明内容
为了解决现有nvSRAM电路无法在可靠性、高速性能和低功耗等不同指标方面实现平衡的问题，本发明提供一种9T2M的nvSRAM单元、一种模式切换电路一种非易失性存储电路及其芯片。
本发明采用以下技术方案实现：
一种9T2M的nvSRAM单元，其包括4个PMOS管P1~P4，5个NMOS管N1~N5，以及2个磁隧穿结MTJ1和MTJ2，其中，P1、P2、N1、N2、N4、N5构成经典的具有两个存储节点Q和QB的6T-SRAM存储单元，6T-SRAM存储单元接主电源VDD1；其余元器件构成非易失性存储单元NVM。
NVM的电路连接关系如下：MTJ1的正向接存储节点Q，反向接N3和P3的源极；MTJ2的正向接存储节点QB，反向接N3的源极和P4的源极。P3和P4的漏极接在断电恢复后先于主电源VDD1开启的小电源VDD2；P3和P4的栅极相连并接第一控制信号CTRL1；N3的栅极接第二控制信号CTRL2。
nvSRAM单元中的6T-SRAM存储单元提供基础的数据读、写、保持功能；NVM单元用于对6T-SRAM存储单元中存储的数据进行备份，并在重新上电后利用NVM单元的备份数据对存储节点进行数据恢复。
在本发明中，6T-SRAM存储单元的电路连接关系如下：P1和N1构成一个反相器，P2和N2构成另一个反相器；二者反相交叉耦合形成存储节点Q和QB；存储节点Q通过传输管N4接到位线BL上，存储节点QB通过传输管N5接到位线BLB上，N4和N5的栅极接字线WL。
作为本发明进一步的改进，NVM单元的数据备份功能的操作逻辑如下：
将第一控制信号CTRL1和第二控制信号线CTRL2均置为高电平，此时，N3导通、P3、P4关闭；Q和QB节点通过N3形成通路，并同步改写MTJ1和MTJ2的阻态。
阻态改写规则如下：当Q为高电平，QB为低电平时，则MTJ1为低阻态，MTJ2为高阻态；当Q为低电平，QB为高电平时，则MTJ1为高阻态，MTJ2为低阻态。
作为本发明进一步的改进，NVM单元的数据备份功能的操作逻辑如下：
在电路重新上电时，将第一控制信号CTRL1和第二控制信号线CTRL2均置为低电平，此时，N3管关闭，P3、P4管打开；小电源VDD2先于主电源VDD1开启，小电源VDD2根据MTJ1和MTJ2在断电前的因数据备份操作形成的阻态向对应的存储节点进行充电，以使得连接低阻态磁隧穿结的存储节点的电平高于连接高阻态磁隧穿结的存储节点，在两个存储节点间形成初始电压差。
之后，主电源VDD1在重新上电紧随小电源VDD2开启，并扩大两个存储节点的电势差至对应原始存储数据的高低电平状态；进而实现数据恢复。
在本发明中，6T-SRAM存储单元执行数据写操作的逻辑如下：
先将位线BL和BLB置为拟写入数据对应的电平状态，再将字线信号WL置为高电平，使得传输管N4和N5打开。然后，根据拟写入的存储数据，通过位线BL和BLB的电压改写对应的两存储节点的电平状态，以使得：存储数据为“1”的存储节点连接的位线呈高电平状态，存储数据为“0”的存储节点连接的位线呈低电平状态；完成数据写操作。
6T-SRAM存储单元执行数据读操作的逻辑如下：
将位线BL和BLB预充至VDD，再将字线信号WL置为高电平；此时，位线BL和BLB与存储节点Q和QB之间形成通路，这使得两位线BL和BLB间形成与存储节点Q和QB间对应的电压差，通过读取位线电压差完成数据读操作。
6T-SRAM存储单元执行数据保持操作的逻辑如下：
在数据写操作完成后，将字线信号WL关闭，位线BL和BLB与存储节点Q和QB处于隔离的状态；6T-SRAM存储单元中的锁存器结构使得存储节点Q和QB始终处于双稳定的状态，完成数据保持操作。
作为本发明进一步的改进，9T2M的nvSRAM单元在执行数据备份和恢复策略时具有至少两种工作模式，包括断电不可预期模式和断电可预期模式。
在断电不可预期模式下，9T2M的nvSRAM单元在每次执行一次数据写操作时，主动完成一次数据备份操作，并在断电后重新上电时执行一次数据恢复操作。
在断电可预期模式下，9T2M的nvSRAM单元仅在主动执行断电操作指令前，触发一次数据备份操作，并在断电后重新上电时执行一次数据恢复操作。
本发明还提供一种模式切换电路，其应用于如前述的9T2M的nvSRAM单元中，用于切换9T2M的nvSRAM单元执行数据备份和恢复时采用的工作模式。模式切换电路包括两个反向器INV1和INV2，两个与门AND1和AND2，以及一个或门OR1；电路连接关系如下：
与门AND1的其中一个输入端接字线WL的使能信号WEN，另一个输入端接模式选择信号MODE，与门AND1的输出端接在或门OR1的其中一个输入端上。与门AND2的其中一个输入端接模式选择信号MODE经反相器INV1处理之后的反向信号，另一个输入端接断电信号Poff，与门AND1的输出端接在或门OR1的另一个输入端上。或门OR1的输出端作为第二控制信号线CTRL2的输出端。
断电恢复信号Pon接反相器INV2后，作为第一控制信号线CTRL1的输出端。
作为本发明进一步的改进，模式切换电路实现对9T2M的nvSRAM单元的数据备份和恢复的工作模式进行切换的控制逻辑如下：
当模式选择信号MODE为低电平0时，9T2M的nvSRAM单元处于断电可预期模式；当模式选择信号MODE为高电平1时，9T2M的nvSRAM单元处于断电不可预期模式。
本发明还包括一种非易失性存储电路，其具有类SRAM的数据读/写/保持功能，还具有断电前的全局数据备份功能和上电后的全局数据恢复功能。非易失性存储电路包括：存储阵列、字线组、位线组、行译码器、字线驱动、预充电路、列选择器、灵敏放大器、输入输出单元、时序控制模块，以及数据备份和数据恢复的时序控制电路。
存储阵列由N×M个如前述的9T2M的nvSRAM单元按照N行M列的阵列方式排布而成；每个nvSRAM单元中均包含一个6T-SRAM存储单元和一个非易失性存储单元NVM。
字线组由N条字线构成，存储阵列中位于相同行的各个nvSRAM单元与同一条字线相连；每条字线用于开启对应行的所有nvSRAM单元。
位线组包括分别连接在原始存储阵列各列上的M对位线BL和BLB；每一列中的位线BL和BLB用于在相应列中使能后的nvSRAM单元执行数据读/写操作时实现电平状态的调整。
行译码器用于控制各条字线的字线驱动。
字线驱动用于根据行译码器的译码结果控制各条字线的开启或关闭。
预充电路用于对位线组中的各个位线电容进行充电。
列选择器用于选择各位线组，进而结合行译码器和字线驱动实现对原始存储阵列中任意nvSRAM单元进行选择，并在读/写模式下执行对相应nvSRAM单元的读/写操作。
灵敏放大器用于在数据读模式下对位线BL和BLB的位线电压进行采样和量化，进而输出对应nvSRAM单元中存储的数据。
输入输出单元用于在写模式下获取待写入的输入数据，并在读模式下输出读取到的存储数据。
时序控制模块用于生成读/写操作过程中所需的各个时钟信号。
数据备份和数据恢复的时序控制电路，其采用如前述的模式切换电路，其用于根据接收到的一个外部预设的模式选择信号MODE，对每个nvSRAM单元执行的数据备份与恢复的工作模式进行切换；进而实现根据模式选择信号MODE、字线WL的使能信号WEN，断电信号Poff，以及充电信号Pon的变化，对每个nvSRAM单元连接的第一控制信号CTRL1和第二控制信号线CTRL2进行动态调整。
本发明还包括一种非易失性存储芯片，其由前述的非易失性存储电路封装而成；该非易失性存储芯片具有在每次写入数据后进行全局数据备份或在断电前进行全局备份的功能，以及在恢复上电后进行全局数据恢复的功能。
本发明提供的技术方案，具有如下有益效果：
本发明通过在经典的6T-SRAM单元基础上增加一个3T2M的NVM单元，构成了一个既具有数据读写保持功能，又具有数据备份和恢复功能的nvSRAM单元。该方案属于是集成SRAM和NVM的单宏方案，因而克服了双宏方案中数据读写和备份恢复速度慢，功耗较高的缺点。同时，相对7T1R、8T1R等方案而言，由于本案采用了对称的双磁隧道结的结构，因而可以提升双存储节点的数据恢复速率和稳定性，并降低器件功耗。相对4T2R、6T6R、7T2R等方案而言，并且由于本发明方案在数据备份和恢复阶段无需进行频繁重置和复写，因此不会对原始存储节点造成电流冲击，这可以提升数据存储性能的稳定性。
在设计出的9T2M的nvSRAM的基础上，本发明还设计了一种用于调整器件的数据备份与恢复策略的模式切换电路。该电路可以根据不同外部环境的要求，切换不同的模式，通过对信号的控制，改变数据备份的频次，并保证断电后数据的备份和通电后的数据恢复。采用模式切换电路后，本发明不但克服了现有nvSRAM存在由于需要重置复写导致的功耗和延时问题，而且在通电前的数据备份操作和通电后的数据恢复操作中，拥有较高的存良率。
基于nv-SRAM和模式切换电路的设计，本发明还提供了一种非易失性的磁性随机存储器，其可以根据外部模式选择信号MODE更改存储器的工作模式。这样不仅实现了非易失性的功能要求，而且增加了本发明提出的非易失性的磁性随机存储器的应用广泛性，为一些断电不可预期情况下的数据存储提供了解决方案。
附图说明
附图用来提供对本发明的进一步理解，并且构成说明书的一部分，与本发明的实施例一起用于解释本发明，并不构成对本发明的限制。在附图中：
图1为背景技术中采用SRAM+NVM的双宏方案的存储器件的架构图。
图2为背景技术中采用水平嵌入和垂直堆叠两种布局的nvSRAM的架构图。
图3为背景技术中五种典型的nvSRAM的电路图。
图4为实施例1中的9T2M的nvSRAM单元的电路图。
图5为实施例2中模式切换电路的电路图。
图6为实施例2中9T2M的nvSRAM单元在断电可预期模式下的数据备份和数据恢复过程中的电荷转移与元件状态图。
图7为实施例2中9T2M的nvSRAM单元在断电不可预期模式下的数据备份和数据恢复过程中的电荷转移与元件状态图。
图8为实施例3中的非易失性存储电路的架构图。
图9为非易失性存储电路中采用的存储阵列的电路示意图。
图10为9T2M的nvSRAM中NVM单元在执行数据备份与恢复操作时的信号波形图。
图11为9T2M的nvSRAM在执行数据备份与恢复操作时的信号波形图。
图12为针对9T2M的nvSRAM执行数据备份过程进行蒙特卡罗仿真分析的结果。
图13为针对9T2M的nvSRAM执行数据恢复过程进行蒙特卡罗仿真分析的结果。
图14为经测试后得到的经典SRAM、双宏方案以及9T2M的nvSRAM方案三者的功耗对比图。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步地详细说明。应当理解，此处所描述的具体实施例仅用以解释本发明，并不用于限定本发明。
实施例1
本实施例提供一种9T2M的nvSRAM单元，其包括4个PMOS管P1~P4，5个NMOS管N1~N5，以及2个磁隧穿结MTJ1和MTJ2。如图4所示，其中，P1、P2、N1、N2、N4、N5构成经典的具有两个存储节点Q和QB的6T-SRAM存储单元，6T-SRAM存储单元接主电源VDD1；其余元器件构成非易失性存储单元NVM。
NVM的电路连接关系如下：MTJ1的正向接存储节点Q，反向接N3和P3的源极；MTJ2的正向接存储节点QB，反向接N3的源极和P4的源极。P3和P4的漏极接在断电恢复后先于主电源VDD1开启的小电源VDD2；P3和P4的栅极相连并接第一控制信号CTRL1；N3的栅极接第二控制信号CTRL2。
需要特别说明的是：本实施例方案中的小电源VDD2是一个独立的电源，该电源仅用于在nvSRAM数据恢复阶段激发存储节点形成与原始存储数据相对于的初始电压差。该电源是一个幅值小于主电源VDD1的“小”电源，同时该电源仅在数据恢复阶段的开始过程开启，并且小电源的开启时序是要早于主电源VDD1的。
nvSRAM单元中的6T-SRAM存储单元提供基础的数据读、写、保持功能。6T-SRAM存储单元的电路连接关系如下：P1和N1构成一个反相器，P2和N2构成另一个反相器；二者反相交叉耦合形成存储节点Q和QB；存储节点Q通过传输管N4接到位线BL上，存储节点QB通过传输管N5接到位线BLB上，N4和N5的栅极接字线WL。
具体地，由于P1、P2、N1、N2、N4、N5构成的存储单元部分和经典的6T-SRAM存储单元完全一致，因此二者在执行数据读、写、保持操作时的操作逻辑也是相同的。具体地，本实施例提供的nvSRAM单元利用6T-SRAM存储单元部分实现数据存储功能的过程如下
（一）数据写操作
本实施例的nvSRAM单元在数据写操作时先将位线BL和BLB置为拟写入数据对应的电平状态，并保持；再将字线信号WL置为高电平，使得传输管N4和N5打开。然后，根据拟写入的存储数据，通过位线BL和BLB的电压改写对应的两存储节点的电平状态，以使得：存储数据为“1”的存储节点连接的位线呈高电平状态，存储数据为“0”的存储节点连接的位线呈低电平状态；完成数据写操作。
例如：当某个nvSRAM中存储节点Q存储的数据为“1”，处于高电平状态；而存储节点QB存储的数据为“0”，处于低电平状态；拟需要将存储节点的数据改写为“0”，存储节点QB存储的数据改写为“1”时。
则需要先将与存储节点Q相连的位线BL置为低电平，而将与存储节点QB相连的位线BLB置为高电平。然后开启字线WL，传输管N4和N5开启，此时位线BL和BLB分别与存储节点Q和QB之间形成通路，位线BL将存储节点Q从高电平状态拉低至低电平；即将存储节点Q 存储的数据“1”改写成“0”。与此同时，位线BLB将存储节点QB从低电平拉高至高电平，即将存储节点QB存储的数据“0”改写成“1”。
（二）数据保持操作
本实施例的nvSRAM单元在数据写操作完成后则进入数据保持状态，6T-SRAM存储单元执行数据保持操作的逻辑如下：
在数据写操作完成后，将字线信号WL关闭，位线BL和BLB与存储节点Q和QB处于隔离的状态。同时由于6T-SRAM存储单元中的锁存器结构使得存储节点Q和QB始终处于双稳定的状态，完成数据保持操作。在主电源VDD1未断电的条件下，存储节点Q和QB总能保持已写入的数据对应的电平状态，而不发生变化。
（三）数据读操作
本实施例的nvSRAM单元执行数据读操作是仍由其中包含的6T-SRAM为基本单位实现，具体地，6T-SRAM存储单元执行数据读操作的逻辑如下：
将位线BL和BLB预充至VDD，再将字线信号WL置为高电平；此时，位线BL和BLB与存储节点Q和QB之间形成通路，这使得两位线BL和BLB间形成与存储节点Q和QB间对应的电压差，通过读取位线电压差完成数据读操作。
例如，当某个nvSRAM中存储节点Q存储的数据为“1”，处于高电平状态；而存储节点QB存储的数据为“0”，处于低电平状态时。在读取对应存储节点数据时，现将两条位线BL和BLB均预充至高电平，然后将字线信号WL置为高电平，使得N4和N5开启，此时，存储节点Q和QB分别与位线BL和BLB之间形成通路，存储节点Q和位线BL因为均为高电平状态因而不会发生电荷转移；存储节点QB的电平状态低于位线BLB，因而会发生电荷转移，导致位线BLB电位下降。最终，位线BL的电位会高于位线BLB。
相反的，如果某个nvSRAM中存储节点Q存储的数据为“0”，处于低电平状态；而存储节点QB存储的数据为“1”，处于高电平状态时。则经过相同的数据读操作会导致位线BL的电位下降，而位线BLB保持为高电平，最终，位线BLB的电位会高于位线BL。
因此，通过量化位线BL和BLB之间的电势差可完成存储节点Q和QB中原始存储数据的读取。
在本实施例提供的9T2M的nvSRAM单元中，NVM单元用于对6T-SRAM存储单元中存储的数据进行备份，并在重新上电后利用NVM单元的备份数据对存储节点进行数据恢复。
（四）数据备份操作
本实施例的nvSRAM单元利用NVM单元完成数据备份操作的操作逻辑如下：
在电路通电状态下，将第一控制信号CTRL1和第二控制信号线CTRL2均置为高电平，此时，N3导通、P3、P4关闭；Q和QB节点通过N3形成通路，并同步改写MTJ1和MTJ2的阻态。具体地，根据磁隧穿结的性能原理可知：存储节点的电平状态对NVM单元的阻态改写规则如下：当Q为高电平，QB为低电平时，则MTJ1为低阻态，MTJ2为高阻态；当Q为低电平，QB为高电平时，则MTJ1为高阻态，MTJ2为低阻态。
虽然6T-SRAM中存储节点Q和QB的电平状态在断电条件下无法保持，但是MTJ1和MTJ2的阻态在断电条件下是可以保持的，因此“非易失性”的磁隧穿结MTJ1和MTJ2的阻态相当于实现了对“易失性”的存储节点Q和QB的电平状态进行了“备份”。即：通过MTJ1来备份存储节点Q的数据：当MTJ1呈低阻态时表示备份的存储节点Q的原始数据为“1”，当MTJ1呈高阻态时表示备份的存储节点Q的原始数据为“0”。相应地，通过MTJ2来备份存储节点QB的数据：当MTJ2呈低阻态时表示备份的存储节点QB的原始数据为“1”，当MTJ2呈高阻态时表示备份的存储节点QB的原始数据为“0”。
在本实施例提供的方案中，通过对第一控制信号CTRL1和第二控制信号CTRL2的时序控制，可以在nvSRAM单元每次断电前，根据存储节点Q和QB的电平状态对磁隧穿结MTJ1和MTJ2的阻态进行一次改写，这相当于完成一轮数据备份，改写后的磁隧穿结MTJ1和MTJ2的阻态即为备份成功的数据。
（五）数据恢复操作
本实施例的nvSRAM单元在每次断电前可以利用NVM单元对6T-SRAM完成一次数据备份，而在nvSRAM单元重新上电后，通过对第一控制信号CTRL1和第二控制信号CTRL2的时序控制，还可以利用备份的数据对原存储节点Q和QB的电平状态进行“还原”，即实现了数据恢复。
在本实施例中，NVM单元在每次重新上电后执行的数据备份操作的操作逻辑如下：
在电路重新上电时，将第一控制信号CTRL1和第二控制信号线CTRL2均置为低电平，此时，N3管关闭，P3、P4管打开。此时，小电源VDD2可以经过P3、MTJ2，或者P4、MTJ1形成至存储节点QB和Q的通路。
由于小电源VDD2先于主电源VDD1开启，小电源VDD2根据MTJ1和MTJ2在断电前的因数据备份操作形成的阻态向对应的存储节点进行充电，以使得连接低阻态磁隧穿结的存储节点的电平高于连接高阻态磁隧穿结的存储节点，在两个存储节点间形成初始电压差。
例如，当原始存储节点Q存储数据为“1”，QB存储数据为“0”，则MTJ1在数据备份后为低阻态，MTJ2在数据备份后为高阻态。此时当重新上电后，存储节点Q会因为充电而导致电平高于QB，并在Q与QB之间形成初始电压差。
之后，主电源VDD1在重新上电后会紧随小电源VDD2开启，并进一步扩大两个存储节点的电势差，直至存节点Q和QB的电平状态还原到断电前原始存储数据对应的电平状态；即：将存储节点Q恢复为高电平状态，存储节点QB恢复为低电平状态；进而实现数据恢复。
相对典型的SRAM电路而言，本实施例提供的nvSRAM虽然提供的可靠的数据备份和数据恢复功能。但是也不可避免的增加了电路的部分功耗，为了在功耗和可靠性间取得平衡，本实施例在为新设计的9T2M的nvSRAM提供了两种不同的工作模式，分别为断电不可预期模式和断电可预期模式。
其中，断电不可预期模式是一种更加侧重可靠性而部分牺牲功耗的工作模式。在断电不可预期模式下，9T2M的nvSRAM单元在每次执行一次数据写操作时，主动完成一次数据备份操作，并在断电后重新上电时执行一次数据恢复操作。因此，只要是用户写入了一个数据，存储单元关联的NVM就会备份一次数据，
也就是说：在断电不可预期模式下，nvSRAM单元并不关心是否存在断电风险，只要6T-SRAM单元中完成了一次数据写入，对应的NVM单元就会执行一次数据备份。基于这样的操作，无论任何时刻发生故障性断电，在重新上电后，都可以通过数据恢复操作将已经完成写入的所有数据进行全局恢复。
断电可预期模式是一种更加侧重功耗降低而部分牺牲可靠性的工作模式。该工作模式假定设备发生断电都是可预期的，或者是按计划断电的，不会发生故障断电现象。因此，在断电可预期模式下，9T2M的nvSRAM单元仅在主动执行断电操作指令前，触发一次数据备份操作，并在断电后重新上电时执行一次数据恢复操作。
也说是说：在断电可预期模式下，nvSRAM仅会在接收到断电信号时，对已经写入的数据进行备份，并等待重新上电后进行数据恢复，在断电信号来临前，无论执行了多少轮的数据写入，都不会自发进行数据备份。
在实际应用过程中，对于某些对数据可靠性非常敏感的应用场景，如数据中心、医疗设备等，可以选择采用“断电不可预期模式”的产品，以提高数据的安全性。而对于某些对数据可靠性的要求较低的应用场景，则可以选择采用“断电可预期模式”的产品，以降低产品的运行功耗。
实施例2
基于实施例1中提供的9T2M的nvSRAM单元的电路设计方案，本实施例进一步设计了一种可以用于管理9T2M的nvSRAM单元的不同工作模式的模式切换电路。该模式切换电路可以实现对9T2M的nvSRAM单元在执行数据备份和恢复时采用的工作模式进行灵活切换，进而提高产品对不同场景的适应性；使得用户可以根据自身需要对产品的不同工作模式进行自主调整。
具体地，本实施例提供的模式切换电路可以根据接收到的一个字线WL的使能信号WEN，一个断电信号Poff，一个断电恢复信号Pon，一个模式选择信号MODE；生成控制nvSRAM单元实现数据备份操作和数据恢复操作所需的第一控制信号CTRL1和第二控制信号CTRL2。
具体地，如图5所示，本实施例提供的模式切换电路包括两个反向器INV1和INV2，两个与门AND1和AND2，以及一个或门OR1；电路连接关系如下：
与门AND1的其中一个输入端接字线WL的使能信号WEN，另一个输入端接模式选择信号MODE，与门AND1的输出端接在或门OR1的其中一个输入端上。与门AND2的其中一个输入端接模式选择信号MODE经反相器INV1处理之后的反向信号，另一个输入端接断电信号Poff，与门AND1的输出端接在或门OR1的另一个输入端上。或门OR1的输出端作为第二控制信号线CTRL2的输出端。
断电恢复信号Pon接反相器INV2后，作为第一控制信号线CTRL1的输出端。
基于上述电路结构可以发现，模式切换电路实现对9T2M的nvSRAM单元的数据备份和恢复的工作模式进行切换的控制逻辑如下：
当模式选择信号MODE为低电平0时，9T2M的nvSRAM单元处于断电可预期模式；此时，无论字线WL的使能信号WEN处于何种电平状态，只有接收到对应的断电信号，即Poff=1时，才会保证CTRL1、CTRL2均为高电平，执行一次数据备份操作。而在接收到一次断电恢复信号，即Pon=1时，才会保证CTRL1、CTRL2均为低电平，执行一次数据恢复操作。
当模式选择信号MODE为高电平1时，9T2M的nvSRAM单元处于断电不可预期模式。此时，无论是否接收到对应的断电信号，即Poff=1；只要字线WL的使能信号WEN处于高电平状态，即WEN=1，第二控制信号CTRL2均会变为高电平，进而在没有发生断电和恢复前保证CTRL1、CTRL2均为高电平，执行一次数据备份操作。而在接收到一次断电恢复信号，即Pon=1时，才会保证CTRL1、CTRL2均为低电平，执行一次数据恢复操作。
其中，在应用了本实施例提供的模式切换电路后，实施例1中的9T2M的nvSRAM单元在断电可预期模式下的数据备份和数据恢复过程分别如图6中的（a）部分和（b）部分所示，而在断电不可预期模式下的数据备份和数据恢复过程分别如图7中的（a）部分和（b）部分所示。
图6和图7中，灰色的器件指处于关闭状态的器件，而黑色的器件则是处于开启状态的器件，图中虚线的箭头方向是电荷转移的方向，结合图6和图7可知：断电可预期模式和断电不可预期模式下的数据恢复过程是完全一致的，但是二者的数据备份过程并不相同，在断电可预期模式下，由于总在断电前执行数据备份，此时对应器件的数据保持状态，传输管N4和N5已经关闭。而在断电不可预期模式下，由于总在数据写入的同时完成数据备份，此时传输管N4和N5处于开启状态。
实施例3
在实施例1和2的基础上，本实施例进一步提供一种非易失性存储电路，该电路是一种非易失性的磁性随机存储器。该型磁性随机存储器具有类SRAM的通电状态下的数据读/写/保持功能，还具有断电前的全局数据备份功能和上电后的全局数据恢复功能。如图8所示，本实施例提供的非易失性存储电路包括：存储阵列、字线组、位线组、行译码器、字线驱动、预充电路、列选择器、灵敏放大器、输入输出单元、时序控制模块，以及数据备份和数据恢复的时序控制电路。
其中，如图9所示，存储阵列由N×M个如实施例1中的9T2M的nvSRAM单元按照N行M列的阵列方式排布而成；每个nvSRAM单元中均包含一个6T-SRAM存储单元和一个非易失性存储单元NVM。
字线组由N条字线构成，存储阵列中位于相同行的各个nvSRAM单元与同一条字线相连；每条字线用于开启对应行的所有nvSRAM单元。
位线组包括分别连接在原始存储阵列各列上的M对位线BL和BLB；每一列中的位线BL和BLB用于在相应列中使能后的nvSRAM单元执行数据读/写操作时实现电平状态的调整。
行译码器用于控制各条字线的字线驱动。
字线驱动用于根据行译码器的译码结果控制各条字线的开启或关闭。
预充电路用于对位线组中的各个位线电容进行充电。
列选择器用于选择各位线组，进而结合行译码器和字线驱动实现对原始存储阵列中任意nvSRAM单元进行选择，并在读/写模式下执行对相应nvSRAM单元的读/写操作。
灵敏放大器用于在数据读模式下对位线BL和BLB的位线电压进行采样和量化，进而输出对应nvSRAM单元中存储的数据。
输入输出单元用于在写模式下获取待写入的输入数据，并在读模式下输出读取到的存储数据。
时序控制模块用于生成读/写操作过程中所需的各个时钟信号。
数据备份和数据恢复的时序控制电路采用如实施例2的模式切换电路，其用于根据接收到的一个外部预设的模式选择信号MODE，对每个nvSRAM单元执行的数据备份与恢复的工作模式进行切换；进而实现根据模式选择信号MODE、字线WL的使能信号WEN，断电信号Poff，以及充电信号Pon的变化，对每个nvSRAM单元连接的第一控制信号CTRL1和第二控制信号线CTRL2进行动态调整。
与传统的6T-SRAM存储器相比，本实施例提供的非易失性存储器主要改进了两个方面；一是对核心的存储阵列进行改进，将传统SRAM器件中的6T-SRAM存储单元升级为基于9T2M的nvSRAM单元，进而使得器件不仅具有类似6T-SRAM的数据读/写/保持功能，也可以利用新增的NVM单元实现在断电前进行数据备份，以及在恢复上电后进行数据恢复。二是在核心存储阵列的外围电路中增加一个数据备份和数据恢复的时序控制电路，该电路的功能是在非易失性存储器件的不同运行阶段产生对应的第一控制信号CTRL1和第二控制信号线CTRL2，以根据用户的选择的模式，在执行数据写入是或按计划断电前完成数据备份，以及在重新上电后对备份的数据进行恢复，还原出各存储节点在断电前存储的数据。
此外，本实施例提供的非易失性存储器的改进还包括在电路中增加一个仅在断电恢复前先于主电源VDD1开启的小电源VDD2。小电源VDD2用于在数据恢复阶段根据备份数据在原存储节点间形成对应的初始电压差。需要特别说明的是：本实施例方案中最终实现数据恢复仍然需要依赖主电源VDD1，小电源VDD1的作用是在主电源VDD1将存储节点Q和QB的电平状态还原至断电前状态前，预先产生一个正确引导存储节点中电平状态完全恢复的一个 “电荷转移趋势”。
在实际应用过程中，本实施例提供的非易失性存储电路可以经过封装后得到一个集成电路。该集成电路的芯片是一种非易失性的磁性随机存储器，具有数据读写速率高，响应速度快、数据存储可靠性高，数据备份恢复策略灵活可控，器件功耗相对较低的特点。
性能测试
为了验证本发明提供的方案的有效性，本实施例采用28nmCMOS工艺，在仿真器中对实施例3中的一种非易失性存储电路进行仿真和性能测试，仿真和测试过程如下：
一、数据备份与数据恢复功能测试
1、NVM单元的时序控制信号仿真
本实验在TT工艺角，27°C条件下对非易失性存储阵列分别进行数据备份操作和数据恢复操作。在操作过程中，NVM单元在数据备份和数据恢复的不同阶段的时序控制电路各信号的波形如图10所述，分析图10可以看到：本发明提供的方案能够执行断电可预期模式和断电不可预期模式两种不同的数据备份和数据恢复的时序控制逻辑。
在执行断电不可预期模式时，MODE信号置为高电平信号，在被选中的nvSRAM单元每次进行数据写操作，此时，第二控制信号CTRL2跟随选中行的字线WL的使能信号WEN对非易失性器件MTJ1和MTJ2的阻态进行改写。进而完成断电不可预期状态下的数据备份操作。
在执行断电可预期模式时，MODE信号置为低电平信号，在被选中的nvSRAM单元灭磁产生断电信号Poff时，信号CTRL2跟随断电信号Poff对非易失性器件MTJ1和MTJ2的阻态进行改写。进而完成断电可预期状态下数据备份操作。
信号CTRL2始终跟随充电信号Pon，并生产Pon的反相信号；当Pon为高电平，代表器件断电后重新恢复上电，此时，第一控制信号CTRL1为低电平，打开P3和P4管。此时可以完成后续的数据恢复操作。
2、nvSRAM单元的时序控制信号仿真
本实验在TT工艺角，27°C条件下对数据备份和数据恢复操作过程进行仿真，以节点Q为1，QB为0为例，nvSRAM单元中各信号如图11所述，分析图11可知：
在执行数据备份时，断电不可预期模式下不会对节点Q和QB的电压进行影响，在进行正常写操作的时候，控制信号CTRL2跟随字线WL信号对MTJ的状态改写。此例中将MTJ1改写为低阻状态(LRS)，MTJ2改写为高阻状态(HRS)。断电可预期模式下，在断电信号到来之后，控制信号CTRL2跟随断电信号对MTJ状态进行改写，此例中将MTJ1改写为低阻状态(LRS)，MTJ2改写为高阻状态(HRS)。此时，存储节点Q的电压会有一个小幅度下降，存储节点QB的电压会有一个小幅度上升。
在执行数据恢复时，小电源VDD2会先开启一小段时间，通过MTJ1和MTJ2的阻态对存储节点Q和QB进行恢复，在此例中Q点电位比QB点电位大，在Q和QB的电压稳定后，缓慢开启电源VDD1，此时，Q点电压会慢慢恢复为1，QB点电压在刚开始会有一些电压上升，但在传统6TSRAM的锁存结构下，QB电压会下降并且恢复为0。
二、蒙特卡罗仿真
为了验证本发明实施例3提供的非易失性存储电路方案能否有效克服工艺波动影响，本实施例采用28nmCMOS工艺，在仿真器中对实施例3中的非易失性存储电路进行5000次蒙特卡洛仿真和性能测试，其中，数据备份操作的仿真结果如图12所示，数据恢复操作的仿真结果如图13所示。
在图12的蒙特卡洛仿真波形图中，∆QE为节点E和节点Q之间的压降，∆FQB为节点F和节点QB之间的压降。而从图中数据的分析中可以看出：在时间从500ps到511ps的过程中，MTJ1从高阻状态翻转为低阻状态，MTJ2从低阻状态翻转为高阻状态。即使因为工艺波动的影响，∆QE也只会存在20mV的电压波动，∆FQB则只会存在60mV的电压波动；因此本实施例提供的非易失性存储电路在执行数据备份操作过程中（以存储Q节点为1，QB节点为0为例），电压波动范围较小，说明提供的非易失性存储电路能够有效克服工艺波动影响，可以成功使MTJ的阻值进行翻转，将数据写入非易失性器件中。
从图13的蒙特卡洛仿真波形图中可以看出：非易失性存储阵列在执行数据恢复操作过程中（以恢复Q节点为1，QB节点为0为例），在Q点恢复至0.9V时的5000次蒙特卡洛仿真中，样本数服从均值为696ps，
Figure SMS_1
为0.3ps的高斯分布，说明提供的非易失性存储电路能够有效克服工艺波动影响，将数据准确恢复进节点Q和QB中，器件的性能稳定性较强。
三、功耗对比
性能测试过程哈对比了本发明实施例3方案（单宏方案）与传统SRAM器件，以及基于SRAM和NVM的双宏方案在执行数据读/写/保持功能，以及数据备份与恢复功能时的功耗数据，具体如图14所示。分析图14中数据可以发现：
如果综合考虑器件在执行数据读写保持，以及数据备份与恢复等所有操作条件下的整体功耗（SRAM存在断电备份与数据恢复功能，则在断电状态下以待机模式计），本实施例的nvSRAM方案要明显优于SRAM器件和双宏方案。
此外，即使仅仅考虑在执行非易失性操作（数据备份与恢复）时的功耗，本发明提供的nvSRAM方案也要明显优于双宏方案的功耗。造成功耗更低的主要原因包括两点，一是本发明方案可以采用更低的电源，二是本发明方案具有高速特性，各个需要耗电的时序操作的周期明显较短。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种9T2M的nvSRAM单元，其特征在于：其包括4个PMOS管P1~P4，5个NMOS管N1~N5，以及2个磁隧穿结MTJ1和MTJ2，其中，P1、P2、N1、N2、N4、N5构成具有两个存储节点Q和QB的6T-SRAM存储单元，6T-SRAM存储单元接主电源VDD1；其余元器件构成非易失性存储单元NVM；
NVM的电路连接关系如下：MTJ1的正向接存储节点Q，反向接N3和P3的源极；MTJ2的正向接存储节点QB，反向接N3的源极和P4的源极；P3和P4的漏极接在断电恢复后先于主电源VDD1开启的小电源VDD2；P3和P4的栅极相连并接第一控制信号CTRL1；N3的栅极接第二控制信号CTRL2；
所述9T2M的nvSRAM单元中的6T-SRAM存储单元提供基础的数据读、写、保持功能；NVM单元用于在断电前对6T-SRAM存储单元中存储的数据进行备份，并在重新上电后利用NVM单元的备份数据对存储节点进行数据恢复。
2.如权利要求1所述的9T2M的nvSRAM单元，其特征在于：所述6T-SRAM存储单元的电路连接关系如下：P1和N1构成一个反相器，P2和N2构成另一个反相器；二者反相交叉耦合形成存储节点Q和QB；存储节点Q通过传输管N4接到位线BL上，存储节点QB通过传输管N5接到位线BLB上，N4和N5的栅极接字线WL。
3.如权利要求2所述的9T2M的nvSRAM单元，其特征在于：所述NVM单元的数据备份功能的操作逻辑如下：
将第一控制信号CTRL1和第二控制信号线CTRL2均置为高电平，此时，N3导通、P3、P4关闭；Q和QB节点通过N3形成通路，并同步改写MTJ1和MTJ2的阻态；
阻态改写规则如下：当Q为高电平，QB为低电平时，则MTJ1为低阻态，MTJ2为高阻态；当Q为低电平，QB为高电平时，则MTJ1为高阻态，MTJ2为低阻态。
4.如权利要求2所述的9T2M的nvSRAM单元，其特征在于：所述NVM单元的数据备份功能的操作逻辑如下：
在电路重新上电时，将第一控制信号CTRL1和第二控制信号线CTRL2均置为低电平，此时，N3管关闭，P3、P4管打开；小电源VDD2先于主电源VDD1开启，小电源VDD2根据MTJ1和MTJ2在断电前的因数据备份操作形成的阻态向对应的存储节点进行充电，以使得连接低阻态磁隧穿结的存储节点的电平高于连接高阻态磁隧穿结的存储节点，在两个存储节点间形成初始电压差；
之后，主电源VDD1在重新上电紧随小电源VDD2开启，并扩大两个存储节点的电势差至对应原始存储数据的高低电平状态；进而实现数据恢复。
5.如权利要求2所述的9T2M的nvSRAM单元，其特征在于：所述6T-SRAM存储单元执行数据写操作的逻辑如下：
先将位线BL和BLB置为拟写入数据对应的电平状态，再将字线信号WL置为高电平，使得传输管N4和N5打开；然后，根据拟写入的存储数据，通过位线BL和BLB的电压改写对应的两存储节点的电平状态，以使得：存储数据为“1”的存储节点连接的位线呈高电平状态，存储数据为“0”的存储节点连接的位线呈低电平状态；完成数据写操作；
所述6T-SRAM存储单元执行数据读操作的逻辑如下：
将位线BL和BLB预充至VDD，再将字线信号WL置为高电平；此时，位线BL和BLB与存储节点Q和QB之间形成通路，这使得两位线BL和BLB间形成与存储节点Q和QB间对应的电压差，通过读取位线电压差完成数据读操作；
所述6T-SRAM存储单元执行数据保持操作的逻辑如下：
在数据写操作完成后，将字线信号WL关闭，位线BL和BLB与存储节点Q和QB处于隔离的状态；6T-SRAM存储单元中的锁存器结构使得存储节点Q和QB始终处于双稳定的状态，完成数据保持操作。
6.如权利要求2所述的9T2M的nvSRAM单元，其特征在于：其执行数据备份和恢复策略时具有至少两种工作模式，包括断电不可预期模式和断电可预期模式；
在断电不可预期模式下，9T2M的nvSRAM单元在每次执行一次数据写操作时，主动完成一次数据备份操作，并在断电后重新上电时执行一次数据恢复操作；
在断电可预期模式下，9T2M的nvSRAM单元仅在主动执行断电操作指令前，触发一次数据备份操作，并在断电后重新上电时执行一次数据恢复操作。
7.一种模式切换电路，其特征在于：其应用于如权利要求1-6中任意一项所述的9T2M的nvSRAM单元中，用于切换9T2M的nvSRAM单元执行数据备份和恢复时采用的工作模式，所述模式切换电路包括两个反向器INV1和INV2，两个与门AND1和AND2，以及一个或门OR1，电路连接关系如下：
与门AND1的其中一个输入端接字线WL的使能信号WEN，另一个输入端接模式选择信号MODE，与门AND1的输出端接在或门OR1的其中一个输入端上；与门AND2的其中一个输入端接模式选择信号MODE经反相器INV1处理之后的反向信号，另一个输入端接断电信号Poff，与门AND1的输出端接在或门OR1的另一个输入端上；或门OR1的输出端作为第二控制信号线CTRL2的输出端；
断电恢复信号Pon接反相器INV2后，作为第一控制信号线CTRL1的输出端。
8.如权利要求7所述的模式切换电路，其特征在于，其实现对9T2M的nvSRAM单元的数据备份和恢复的工作模式进行切换的控制逻辑如下：
当模式选择信号MODE为低电平0时，所述9T2M的nvSRAM单元处于断电可预期模式；当模式选择信号MODE为高电平1时，所述9T2M的nvSRAM单元处于断电不可预期模式。
9.一种非易失性存储电路，其特征在于，其具有类SRAM的数据读/写/保持功能，还具有断电前的全局数据备份功能和上电后的全局数据恢复功能；所述非易失性存储电路包括：
存储阵列，其由N×M个如权利要求1-6中任意一项所述的9T2M的nvSRAM单元按照N行M列的阵列方式排布而成；每个nvSRAM单元中均包含一个6T-SRAM存储单元和一个非易失性存储单元NVM；
字线组，其由N条字线构成，所述存储阵列中位于相同行的各个nvSRAM单元与同一条字线相连；每条字线用于开启对应行的所有nvSRAM单元；
位线组，其包括分别连接在原始存储阵列各列上的M对位线BL和BLB；每一列中的位线BL和BLB用于在相应列中使能后的nvSRAM单元执行数据读/写操作时实现电平状态的调整；
行译码器，其用于控制各条字线的字线驱动；
字线驱动，其用于根据所述行译码器的译码结果控制各条字线的开启或关闭；
预充电路，其用于对位线组中的各个位线电容进行充电；
列选择器，其用于选择各位线组，进而结合行译码器和字线驱动实现对所述原始存储阵列中任意nvSRAM单元进行选择，并在读/写模式下执行对相应nvSRAM单元的读/写操作；
灵敏放大器，其用于在数据读模式下对位线BL和BLB的位线电压进行采样和量化，进而输出对应nvSRAM单元中存储的数据；
输入输出单元，其用于在写模式下获取待写入的输入数据，并在读模式下输出读取到的存储数据；
时序控制模块，其用于生成读/写操作过程中所需的各个时钟信号；以及
数据备份和数据恢复的时序控制电路，其采用如权利要求7或8所述的模式切换电路,其用于根据接收到的一个外部预设的模式选择信号MODE，对每个nvSRAM单元执行的数据备份与恢复的工作模式进行切换；进而实现根据模式选择信号MODE、字线WL的使能信号WEN，断电信号Poff，以及充电信号Pon的变化，对每个nvSRAM单元连接的第一控制信号CTRL1和第二控制信号线CTRL2进行动态调整。
10.一种非易失性存储芯片，其特征在于，其由如权利要求9所述的非易失性存储电路封装而成；所述非易失性存储芯片具有在每次写入数据后进行全局数据备份或在断电前进行全局备份的功能，以及在恢复上电后进行全局数据恢复的功能。
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