JP2013062319A - 半導体記憶装置 - Google Patents
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Abstract
【解決手段】第1及び第2のインバータ2,4と第1及び第2の転送用MOSFET3,5とを含むメモリセル1からなるSRAMにおいて、第1及び第2のインバータ2,4はスピン注入型のMTJ素子6,8と駆動用MOSFET7,9とからなり、これらのインバータ2,4からフリップフロップ回路が構成され、第1及び第2のインバータ2,4の出力端子は、それぞれ第1及び第2の転送用MOSFET3,5を介してビットライン及びビットラインバーに接続され、第1及び第2の転送用MOSFET3,5のゲートは、同一のワードラインに接続される。従来のSRAMに比較してメモリセルの面積が小さく、高速で低消費電力の不揮発性メモリが得られる。
【選択図】図1
Description
第1の駆動用MOSFETのソースと第2の駆動用MOSFETのソースは接続されて一定電圧が印加されてもよい。
好ましくは、メモリセルがマトリクス状に配設される。
第1のスピン注入型のMTJ素子の一端と第2のスピン注入型のMTJ素子の一端とが接続されると共に、電源ラインに接続され、第1のスピン注入型のMTJ素子の他端は、第1の駆動用MOSFETに接続され、第2のスピン注入型のMTJ素子の他端は、第2の駆動用MOSFETに接続されてもよい。
好ましくは、電源ラインを駆動する駆動回路を備えている。
駆動回路は、好ましくは、メモリセルの書き込み時に電源ラインを電源電圧Vdd又はグランド電圧に設定する。或いは、駆動回路は、メモリセルの書き込み時に電源ラインを電源電圧Vddとグランド電圧の中間電位に設定してもよい。
好ましくは、マトリクスの各行のメモリセルが複数列毎に分割されてローカルブロックとされ、ローカルブロックの電源ラインは共通に接続されるローカル電源制御ラインとされ、ローカル電源制御ラインはブロック毎に配置された論理回路によって駆動される。この論理回路は、好ましくは、ユニット選択ライン及びワードラインを入力とする論理和又は論理積である。
図1は、本発明の半導体記憶装置におけるメモリセル1の基本構成を示す回路図である。図1に示すように、メモリセル1は、第1のインバータ2と、該第1のインバータ2に接続される第1の転送用n型MOSFET3と、第2のインバータ4と、該第2のインバータ4に接続される第2の転送用n型MOSFET5と、を含んで構成されている。
第1のインバータ2は、負荷となる第1のスピン注入型MTJ素子6と、第1の駆動用n型MOSFET7とから構成されている。第1のスピン注入型MTJ素子6の一端となる固定層6Aは電源制御ラインVPLに接続され、第1のスピン注入型MTJ素子6の他端となる自由層6Bは第1の駆動用n型MOSFET7のドレインに接続されている。第1の駆動用n型MOSFET7のドレインは、第1の記憶ノードとなる。第1の記憶ノードは、SNと表す。第1の駆動用n型MOSFET7のソースは接地されている。
なお、第1のスピン注入型MTJ素子6において、固定層6Aと自由層6Bとの間の層はトンネル障壁層6Cである。
なお、第2のスピン注入型MTJ素子8において、固定層8Aと自由層8Bとの間の層はトンネル障壁層8Cである。第1のスピン注入型のMTJ素子の固定層と、第2のスピン注入型のMTJ素子の固定層とが接続されて、電源制御ライン(VPL)に接続されている。
MTJ素子6,8の書き込み電流は素子の微細化と共に縮小可能であり、Si基板等上に形成されるCMOS集積回路と共に同一基板上に製作できるという利点を有している。
図2(A),(B)に示すように、MTJ素子60は、トンネル障壁層61で隔てられた強磁性体からなる固定層62及び強磁性体からなる自由層63によって構成されている。固定層62は、図の下向きの矢印(↓)で示す磁化方向、つまりスピンの向きが固定されている層であり、強磁性固定層とも呼ばれている。自由層63は磁化の向きが固定されていない層であり、強磁性自由層とも呼ばれている。トンネル障壁層61は、MgOやAl2O3の薄膜で形成され、固定層62及び自由層63は、鉄(Fe)やコバルト(Co)等の強磁性体又はこれらの合金からなる単層や複数の層で形成される。さらに、図2に示すように、自由層63には上部電極64が、固定層62には下部電極65が形成されている。
TMR比(%)=(RAP−RP)/RP×100(%) (1)
図2(C)に示すように、反平行状態から平行状態に書き込むためには、自由層63から固定層62の向きで電流(I)を印加する。このとき、電子は電流と逆向きに流れる。これにより、固定層62から自由層63へ多数スピンの注入が起きる。スピン分極された電流が自由層63の磁化に作用し、自由層63の磁化が固定層62と同じ向きに反転し、平行状態になる。
一方、自由層63の磁化方向を固定層62の磁化方向に対して互いに反平行状態になると、磁気抵抗(RAP)が大きくなる。このように、MTJ素子60は、自由層63の磁化の状態によって異なる2値の抵抗を持つ可変抵抗素子である。
図4は本発明のメモリセル1の動作波形を説明する図であり、図5はメモリセル1のMTJ素子6,8に流れる電流を説明する回路図であり、図6は電源電圧Vddとメモリセル1の記憶ノード(SN)と記憶ノードバー(/SN)との関係を示す図である。
図4に示すようにワードライン(WL)に電源電圧Vddが印加されると、ビットライン(BL)には高レベルのVddが印加され、ビットラインバー(/BL)には0V(グランド)が印加される。データがメモリセル1に書き込まれるとき、電源制御ライン(VPL)の電圧は電源電圧Vddと0V(グランド)に連続的に設定される。
図5に示すように、この状態では、WRITE1の後のWRITE2の周期では、右側のMTJは高抵抗のRAPであり、左側のMTJ素子6は低抵抗のRPである。この際、記憶ノードSNにおける電圧は高レベルになり、記憶ノードバー/SNにおける電圧が低レベルとなる。この抵抗の差は、記憶ノードの(SN)と(/SN)の間の電圧の差を生じさせるようになる。この傾向は、記憶ノード(SN)と(/SN)と接地(0V)との間に接続されるn型MOSFET7,9の交互結合されたラッチによって増幅される。この状態では、右側のMTJ素子8を流れる電流は、記憶状態(データステート)に影響を与えない。同様に、左側のMTJ素子6を流れる電流は、その記憶状態に影響を与えない。
なお、図5では、第1及び第2のスピン注入型のMTJ素子の一端となる固定層6A,8Aは、自由層8A,8Bに対して電位が高いノード(節点)、つまり電源制御ライン(VPL)に接続される。
しかしながら、記憶ノード(SN)における電圧は高レベルになり、障害電流は非常に小さなレベル、つまり、ステートをフリップさせる閾値電流よりも遥かに小さいことを指摘するのは重要である。障害電流は、ディスターブ電流とも呼ばれている。もしもこの保持状態が長く持続する場合には、小さな障害電流がデータステートをフリップさせるかもしれないことはあり得ることである。後述するように、データ保持状態周期において、電源制御ライン(VPL)が0Vであり、これにより、この種の書き込みにおける障害を回避できる。
図7は、電源制御ライン(VPL)に対して図4のMTJ素子6,8とは逆向きにメモリセルのMTJ素子6,8を接続した場合の回路図である。つまり、MTJ素子6,8の固定層が電源制御ライン(VPL)に接続されないで、それぞれ第1及び第2の駆動用n型MOSFET7,9のドレインに接続されている。この接続を、下側が固定層と呼ぶ。図4の場合を上側が固定層と呼ぶ。
もしも、図4の波形によってデータを書き込んだ場合、右側のMTJ素子8はWRITE1において低抵抗のRPであり、一方、左側のMTJ素子6はWRITE2において高抵抗RAPの反平行状態である。従って、図4に示したセルに書き込まれるデータとは逆のデータが、セルに書き込まれる。
従って、n型のMOSFET4個3,5,7,9と、2つのMTJ素子6,8からなるSTT−SRAMでは、MTJ素子6,8の固定層6A,8Aが電源制御ライン(VPL)に接続されることが重要である。つまり、MTJ素子6,8の固定層6A,8Aを図4とは逆に接続すると、書き込みが困難になると同時に、読み出し時及びデータ保持時に障害(ディスターブとも呼ばれる。)が起り、記憶状態が破壊されてしまうためである。
図8に示すように、右側のMTJ素子8が反平行とされ、次に左側のMTJ素子6が平行となる書き込みがされた後に、電源制御ライン(VPL)の電圧が0Vつまりグランド電位とされてメモリセル1への電力供給はオフとなる。この状態では、電力の供給が無くてもMTJ素子6,8の記憶状態は保持されているので、本発明のメモリセル1は、不揮発性メモリ(None Volatileメモリ、NVメモリとも呼ばれる。)として記憶を保持する。読み出しは、電源制御ライン(VPL)及びワードライン(WL)を高レベルにして行われる。
図9は、本発明のメモリセル1の別の書き込み方法を説明するタイムチャートである。図9に示すように、本発明のメモリセル1の書き込み時に、電源制御ライン(VPL)の電圧を電源電圧Vddとグランド電圧の中間電位Vmに設定しても行うことができる。書き込み時のワードライン(WL)及びビットライン(BL)は、図4と同様に高レベルである。
ここで、中間電位Vmの条件は、GND(グランド電位)<Vm<Vddである。
図10は、本発明の半導体記憶装置のメモリセル10の基本構成の変形例を示す回路図である。
図10に示すように、メモリセル10は、第3のインバータ12と、第3のインバータ12に接続される第1の転送用p型MOSFET13と、第4のインバータ14と、第4のインバータ14に接続される第2の転送用p型MOSFET15と、を含んで構成されている。
第3のインバータ12は、負荷となる第3のスピン注入型MTJ素子16と、第1の駆動用p型MOSFET17とから構成されている。第3のスピン注入型MTJ素子16の一端となる自由層16Bは電源制御ライン(VSL)に接続され、第3のスピン注入型MTJ素子16の他端となる固定層16Aは第1の駆動用p型MOSFET17のドレインに接続されている。第1の駆動用p型MOSFET17のドレインは、第3の記憶ノードとなる。第3の記憶ノードは、SNと表す。第1の駆動用p型MOSFET17のソースは後述する第2の駆動用p型MOSFET19のソースに接続されている。
尚、第3のスピン注入型MTJ素子16において、固定層16Aと自由層16Bとの間の層はトンネル障壁層16Cである。
尚、第4のスピン注入型MTJ素子18において、固定層18Aと自由層18Bとの間の層はトンネル障壁層18Cである。
ここで、中間電位Vmの条件は、GND(グランド電位)<Vm<Vddである。
図13の回路図に基づいて、本発明のSTT−SRAMのシミュレーションを行った結果を説明する。
図13は、本発明のSTT−SRAMのシミュレーションを行った回路図であり、使用したメモリセル10(STT−SRAM)はp型のMOSFET13,15,17,19を4個と、2つのMTJ素子16,18からなる。メモリセル10は、読み出し回路により制御される。読み出し回路は、メモリセル10のデータをビットライン(BL及び/BL)を介して一対のデータライン(DQ及び/DQ)に読み出す。ビットライン(BL)と、データライン(DQ)との間には、列選択ライン(CSL)に制御され列を選択するトランスファーゲート22が挿入されている。ビットラインバー(/BL)と、データラインバー(/DQ)との間には、列選択ラインバー(/CSL)に制御され列を選択するトランスファーゲート23が挿入されている。
MTJ素子の高抵抗から低抵抗への書き込みの閾値電流は50μAとした。
MTJ素子の低抵抗から高抵抗への書き込みの閾値電流は100μAとした。
高抵抗のRAP:8kΩ
低抵抗のRP :4kΩ
次に、シミュレーションの結果について説明する。
図14は、本発明のメモリセル10のシミュレーションをした波形であり、それぞれ(a)はワードライン(WL)、ビットライン(BL)及び電源制御ライン(VSL)、(b)は、記憶ノード(SN)及び記憶ノードバー(/SN)、(c)は、データライン(DQ)及びデータラインバー(/DQ)、(d)は、左側のMTJ素子16及び右側のMTJ素子18に流れる電流を示すタイムチャートである。各図において、横軸は時間(ns)、図14(a)〜(c)の縦軸は電圧(V)、図14(d)の縦軸は電流(μA)を示す。
図15から、メモリセル10のデータは、列選択ライン(CSL)のゲートがオープンになったときから1ns又は1ns以下でラッチ、つまり出力されると共に、この出力変化が周辺回路として設けられているセンスアンプで検出されることが分かる。これにより、本発明のメモリセル10は高速で動作するので、CPUやMPUのキャッシュメモリに使用可能となる。
本発明のSTT−MTJ素子を用いたSRAMは、従来の6トランジスタからなるSRAMと殆ど同じように動作する。主な違いは、電力が印加されているときには、STT−MTJ素子のメモリセルは、データ保持期間で大きな電力を消費することにある。
従って、データを保持するときにはセル内部における電流経路を遮断する必要がある。MTJ素子16,18のデータは不揮発でありデータは記憶されるので、電流経路の遮断が可能となる。
図16に示すように、STT−SRAM30は、STT−MTJ素子からなるメモリセルアレイ32と、行方向のメモリセルを選択するための行デコーダーとワードライン(WL)の駆動回路とVSLの駆動回路からなる行方向制御回路34と、列方向のビット線を選択するためのカラムスイッチ選択回路(CSLゲート)とセンスアンプ34からなる列方向制御回路36と、を含んで構成されている。本発明のパワーセーブ機能を備えたSTT−SRAM30の従来のSRAMに対する特徴は、電源制御ライン(VSL)の駆動回路を備えている点にある。
一方、電源制御ライン(VSL)がオフ、つまり活性化していないときは、STT−MTJ素子には電流が流れないが、データが不揮発に記憶されている。つまり、データ保持期間中のメモリセルは、電力を消費しない。
図17は、パワーセーブ機能を備えたSTT−SRAMの変形例40を示すブロック図である。
図17に示すSTT−SRAM40は、図16におけるSTT−SRAM30のグランド制御ライン(VSL)を分割してワードライン(WL)とローカルブロック選択ライン(US)の論理和で駆動する構成を有している。
メモリセルアレイ32の各行が所定の列数、つまり複数列毎にローカルブロック32A〜32Jに分割されている。各ローカルブロック32A〜32Jの電源制御ライン(VSL)は、共通に接続されており、それぞれをローカル電源制御ライン(VSL)と呼ぶ。ローカル電源制御ライン(VSL)は、ワードライン(WL)とローカルブロックを選択するローカルブロック選択ライン(US)とが入力される論理和で制御されている。論理和を得るために、OR回路42が各ローカルブロック32A〜32Jに設けられている。
図18に示すSTT−SRAM50は、電源制御ライン(VPL)を分割してワードライン(WL)とローカルブロック選択ライン(US)の論理積で駆動する構成を有している。具体的には、メモリセルアレイの各行が所定の列数でローカルブロック52A〜52Jに分割されている。各ローカルブロック52A〜52Jの電源制御ライン(VPL)は、共通に接続されており、それぞれをローカル電源制御ラインVPLと呼ぶ。ローカル電源制御ライン(VPL)は、ワード線ライン(WL)とローカルブロック52A〜52Jを選択するローカルブロック選択ライン(US)とが入力される論理積で制御されている。論理積を得るために、AND回路53が各ローカルブロック52A〜52Jに設けられている。ローカルブロック選択ライン(US)は、列の選択を行うカラムスイッチ選択回路(CSLゲート)及びセンスアンプと共に列の制御を行う周辺回路、つまり、列方向制御回路56で駆動されている。行方向は、図16に示すSTT−SRAM30と同様に、行方向制御回路54により制御されている。
次に、本発明の図10のpMOSFETを用いたメモリセル10に対応する半導体記憶装置の製造方法について説明する。
最初に、Si等の半導体からなる基板上に半導体記憶装置のMTJ素子16,18以外の回路をCMOSプロセスで形成し、その後で、スピン注入型のMTJ素子16,18を形成する。
具体的には、インバータ回路等を形成した後、インバータ回路12,14のドレイン電極を露出させ、ドレイン電極上にMTJ素子16,18となる固定層16A,18Aとトンネル障壁層16C,18Cと自由層16B,18Bとの順に形成する。MTJ素子16,18の最上層は自由層16B,18Bである。自由層16B,18Bは強磁性層を複数層積層した層としてもよい。
次に、基板の全面に層間絶縁層を堆積し、MTJ素子16,18の自由層16B,18Bと半導体記憶装置の電源制御ライン(VSL)とを、フォトリソグラフィーと層間絶縁層のエッチングとによって開孔する。
次に、層間絶縁層上に所定の厚さの金属膜をスパッタ法などにより堆積し、MTJ素子16,18の自由層16B,18Bと半導体記憶装置の電源制御ライン(VSL)とを接続する金属膜以外は選択エッチングによって除去する。この工程で、MTJ素子16,18の自由層16B,18Bが半導体記憶装置の電源制御ライン(VSL)に接続される。
最後に保護膜(パッシベーション)を形成する。
図20に示すように、製作したMTJ素子16では、固定層16Aから自由16B層へ電流を流すと固定層16Aと自由層16Bの磁化は反平行状態で抵抗が高いことが分かる。固定層16Aから自由層16Bへの電流を反転すると固定層16Aと自由層16Bの磁化は平行状態となり、抵抗が低くなることとが分かる。
図21に示すように、負荷の抵抗が1.2kΩの場合の線形抵抗負荷の直線も参考のために記載されている。入力電圧VINが0.7Vで、MTJ素子6が平行から反平行に変化することが分かる。
図22及び図23はバタフライカーブとも呼ばれている。本発明のメモリセル1のSNRは、図23の右上の正方形及び図24の左下の正方形から何れも0.34Vとなり、大きなNMRが得られた。この値は、線形抵抗負荷を持つSRAMより得られる0.27Vよりも25%以上大きい値である。
現状のスピン注入型のMTJ素子6では、この素子の直径が100nmの場合にスピン注入型磁化反転には数百μAの電流を流さなければならない。このような電流を流すためには、MTJ素子6に接続されるn型のMOSFET7としては、ゲート長(Lg)が100nmの場合、チャンネル幅(W)として約1μmの大きさが必要となる。MTJ素子6、16の縮小により、メモリセル1、10に用いるn型やp型のMOSFET7,17のチャンネル幅の縮小が可能となる。
メモリセル10の縮小は、MTJ素子6のトンネル障壁層の厚さを薄くすることによっても実現できる。
図24は、製作したMTJ素子6のトンネル障壁層の厚さとRAとの関係を示す図である。RAは、MTJ素子6の抵抗Rとその面積Aとの積である。図24の縦横はトンネル障壁層6Cの厚さ(nm)であり、縦軸はRA(Ωμm2)である。
図24に示すように、トンネル障壁層6CとなるMgO層の厚さを2.5nmから約0.7nmに変えた場合、MTJ素子6のRAの対数をとったものは、直線的に変化することが分かる。つまり、RAはトンネル障壁層6Cの厚さを減少させると指数関数的に減少する。このため、本発明のメモリセルの寸法縮小には、MTJ素子6の直径を縮小すると共に、MTJ素子6のトンネル障壁層6Cの厚さを減少させることが有効である。
メモリセル1に使用する駆動用のn型MOSFET7の最小チャンネル幅(Wmin)をシミュレーションした。
図25は、n型MOSFET7の最小チャンネル幅とゲート長との関係を示す図で、縦横はゲート幅(Lg(nm)、縦軸は最小チャンネル幅(Wmin(nm)である。図25には、以下の縮小則(1)〜(3)を用いた。
(1)MTJ素子6の寸法とトンネル障壁層6Cの厚さ(1.1nm〜0.8nm
(RAは7.85Ωμm2〜3.04μm2))
(2)トンネル障壁層6Cの厚さを変えない縮小則(トンネル障壁層6Cの厚さは
1.1nm。RAは7.85Ωμm2)
(3)抵抗一定の縮小則(トンネル障壁層6Cの厚さは1.1nm〜0.5nm。
RAは7.85Ωμm2〜0.23μm2)
ここで、MTJ素子6のTMR比は100%と仮定した。
図26は、最小加工寸法Fが45nmの場合のメモリセルパターンの一例である。図26に示すように、MTJ素子はn型MOSFET7のドレイン電極上に形成されている。図26から、メモリセルパターンは、7F×13F=91F2で実現できる。
これから、本発明のメモリセル1は、最小加工寸法Fが45nmの場合に、従来の6トランジスタからなるSRAM(非特許文献3参照)の約42%の面積とし得ることが分かる。
図27は、最小加工寸法45nmで製作した1MビットのSTT−SRAMを示す図で、(a)はメモリセル1の断面の走査型電子顕微鏡(SEM)像、(b)は(a)の説明図である。
図27に示すように、メモリセル1はp基板70に形成され、図示しない周辺回路と共にCMOS工程で形成される第1及び第2の駆動用n型MOSFET71,72と、多層配線層73と、MTJ素子6,8とが、この順に形成されていることが分かる。具体的には、図27(b)に示すように、第1及び第2の駆動用n型MOSFET71,72にはポリシリコンゲート81,82が配設されている。多層配線層73は、層間絶縁層75、ヴィアホール76,77及び金属配線層78から構成されている。第1の駆動用n型MOSFET71のドレイン74は、ヴィアホール76によりMTJ素子6の自由層に接続されている。第2の駆動用n型MOSFET72のドレイン79は、ヴィアホール77によりMTJ素子8の自由層に接続されている。
2:第1のインバータ
3:第1の転送用n型MOSFET
4:第2のインバータ
5:第2の転送用n型MOSFET
6:第1のスピン注入型MTJ素子
7:第1の駆動用n型MOSFET
8:第2のスピン注入型MTJ素子
9:第2の駆動用n型MOSFET
12:第3のインバータ
13:第1の転送用p型MOSFET
14:第4のインバータ
15:第2の転送用p型MOSFET
16:第3のスピン注入型MTJ素子
17:第1の駆動用p型MOSFET
18:第4のスピン注入型MTJ素子
19:第2の駆動用p型MOSFET
22,23:トランスファーゲート
24:書き込み回路WRT
30,40,50:STT−SRAM
32:メモリセルアレイ
34,44、54:行方向制御回路
36、46、56:列方向制御回路
42:OR回路
53:AND回路
60:MTJ素子
61:トンネル障壁層
62:固定層
63:自由層
64:上部電極
65:下部電極
70:p基板
71:第1の駆動用n型MOSFET
72:第2の駆動用n型MOSFET
73:多層配線層
74,79:ドレイン
75:層間絶縁層
76,77:ヴィアホール
78:金属配線層
81,82:ポリシリコンゲート
Claims (10)
- 第1のインバータと、該第1のインバータに接続される第1の転送用MOSFETと、第2のインバータと、該第2のインバータに接続される第2の転送用MOSFETと、を含むメモリセルからなるSRAMを備えた半導体記憶装置において、
上記第1のインバータは、負荷となる第1のスピン注入型のMTJ素子と、第1の駆動用MOSFETとからなり、
上記第2のインバータは、負荷となる第2のスピン注入型のMTJ素子と、第2の駆動用MOSFETとからなり、
上記第1のインバータと第2のインバータとからフリップフロップ回路が構成され、
上記第1のインバータの出力端子(SN)は、上記第1の転送用MOSFETを介してビットライン(BL)に接続され、
上記第2のインバータの出力端子(/SN)は、上記第2の転送用MOSFETを介してビットバーライン(/BL)に接続され、
上記第1の転送用MOSFETのゲートと上記第2の転送用MOSFETのゲートとは、同一のワードライン(WL)に接続される、半導体記憶装置。 - 前記第1及び第2のスピン注入型のMTJ素子の一端となる固定層は、自由層に対して電位が高いノードに接続される、請求項1に記載の半導体記憶装置。
- 前記第1の駆動用MOSFETのソースと前記第2の駆動用MOSFETのソースは接続されて一定電圧が印加される、請求項1又は2に記載の半導体記憶装置。
- 前記メモリセルがマトリクス状に配設される、請求項1に記載の半導体記憶装置。
- 前記第1のスピン注入型のMTJ素子の一端と前記第2のスピン注入型のMTJ素子の一端とが接続されると共に、電源ラインに接続され、
前記第1のスピン注入型のMTJ素子の他端は、前記第1の駆動用MOSFETに接続され、
前記第2のスピン注入型のMTJ素子の他端は、前記第2の駆動用MOSFETに接続される、請求項1〜4の何れかに記載の半導体記憶装置。 - 前記電源ラインを駆動する駆動回路を備えている、請求項5に記載の半導体記憶装置。
- 前記駆動回路は、前記メモリセルの書き込み時に前記電源ラインを電源電圧Vdd又はグランド電圧に設定する、請求項6に記載の半導体記憶装置。
- 前記駆動回路は、前記メモリセルの書き込み時に前記電源ラインを電源電圧Vddとグランド電圧の中間電位に設定する、請求項6に記載の半導体記憶装置。
- 前記マトリクスの各行のメモリセルが複数列毎に分割されてローカルブロックとされ、該ローカルブロックの電源ラインは共通に接続されるローカル電源制御ラインとされ、該ローカル電源制御ラインは該ブロック毎に配置された論理回路によって駆動される、請求項4に記載の半導体記憶装置。
- 前記論理回路は、ユニット選択ライン及びワードラインを入力とする論理和又は論理積である、請求項9に記載の半導体記憶装置。
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