JP3834787B2 - 不揮発性ラッチ回路 - Google Patents
不揮発性ラッチ回路 Download PDFInfo
- Publication number
- JP3834787B2 JP3834787B2 JP2001358222A JP2001358222A JP3834787B2 JP 3834787 B2 JP3834787 B2 JP 3834787B2 JP 2001358222 A JP2001358222 A JP 2001358222A JP 2001358222 A JP2001358222 A JP 2001358222A JP 3834787 B2 JP3834787 B2 JP 3834787B2
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- latch circuit
- resistance
- node
- output node
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C14/00—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down
- G11C14/0054—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down in which the volatile element is a SRAM cell
- G11C14/0081—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down in which the volatile element is a SRAM cell and the nonvolatile element is a magnetic RAM [MRAM] element or ferromagnetic cell
Landscapes
- Static Random-Access Memory (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、電源の供給を遮断した場合であっても遮断前の状態を保持する不揮発性のラッチあるいはレジスタ回路に関し、特に、一般的なロジック回路と同等な動作速度を有し、かつ、ロジック回路の製造工程に若干の工程を追加するのみでロジック回路内に集積が可能な不揮発性ラッチ回路に関する。
【０００２】
【従来の技術】
ＣＰＵ（central processing unit）等のロジック回路には、ラッチ回路あるいは１ビットの情報を保持するレジスタ回路（以下単にラッチ回路という）が多用される。ラッチ回路はハイあるいはローの２つの状態（１ビットの情報）を保持し、たとえば２つのインバータ回路を相互に交差接続させるフリップフロップ回路が例示できる。これら回路の動作速度は、トランジスタのターンオンおよびターンオフ時間で制限され、４つのＭＯＳＦＥＴによるＣ−ＭＯＳ回路では、ナノセカンドオーダの動作が保証される。１ビッドの読み出しあるいは書き込みに必要な時間を仮に１ｎｓだとすると、１ＧＨｚのクロック周波数での動作が可能になる。
【０００３】
これらフリップフロップ回路等の状態保持回路への電源印加が遮断されると、その状態が保持されない（揮発する）ことは明白である。仮にロジック回路のある動作状態におけるラッチ（レジスタ）状態が電源の有無に関わらず記憶されれば、電源再投入の際に、速やかに電源遮断時の状態への復帰が実現でき、電源の遮断・再投入を挟んだ連続的な回路動作が可能になる。
【０００４】
これを実現するには、電源遮断時の各ラッチ状態を不揮発性メモリに記録する方法がある。不揮発性メモリに電源遮断時のラッチ状態を記録し、電源再投入時にこれら不揮発性メモリに記録したデータを読み出して計算等の処理を続行することが可能になる。
【０００５】
不揮発性メモリには、フローティングゲート型のメモリ素子と、スピンバルブを用いるメモリ素子が例示できる。フローティングゲート型のメモリ素子は、制御ゲートとは電気的に分離されたフローティングゲートを備え、このフローティングゲートにトンネル電子を注入し、トランジスタのしきい値電圧をシフトさせることによって情報を記録するものである。たとえばＥＥＰＲＯＭ（electrically erasable programmable ROM）やフラッシュＥＥＰＲＯＭ等が例示できる。
【０００６】
スピンバルブ型のメモリ素子は、磁化の方向によって抵抗値が変化する磁気抵抗効果（Magneto Resistive Effect）を用いたメモリ素子である。磁気抵抗効果には、異方性磁気抵抗効果（ＡＭＲ）や巨大磁気抵抗効果（ＧＭＲ）が知られており、特にトンネル電流を利用して磁気抵抗効果を得るトンネル磁気抵抗効果（ＴＭＲ）は大きな抵抗変化を得ることができる点で注目されている。
【０００７】
ＴＭＲを用いたスピンバルブ素子は、少なくとも強磁性層（ピン層）、絶縁層（トンネル層）、強磁性層（フリー層）の三層積層構造を有し、ＭＴＪ（Magnetic Tunnel Junction）素子と呼ばれる。一般に強磁性層（ピン層）に接して反強磁性層が形成される。反強磁性層は隣接する強磁性層（ピン層）の磁化の方向を固定する機能を有する。フリー層の磁化方向がピン層の磁化方向と一致する場合に絶縁層にトンネル電流が流れ、フリー層の磁化方向がピン層の磁化方向と逆の場合には絶縁層に流れる電流は一致の場合のトンネル電流より少なくなる。つまり、フリー層の磁化方向（電子スピンの方向）によって、ＭＴＪ素子の積層方向の抵抗値が変化する。このようなフリー層の磁化方向によって「０」あるいは「１」の情報を記録する。
【０００８】
前記原理から明らかに、ＭＴＪ素子に記録された情報は不揮発性であり、情報の読み出しによる記録内容の破壊が起こらないスタティック素子である。また、情報の読み出しはＭＴＪ素子の抵抗変化を検出するのみである。よって、１ビットを記録する基本セルに必要とされる選択トランジスタ等のスイッチング素子は１つでよい。このためＤＲＡＭ（Dynamic Random Access Memory）並みの集積度が期待でき（つまり低コスト）、ＥＥＰＲＯＭ（electrically erasable programmable Read Only Memory）のような不揮発性メモリを実現できる。かつ、ＳＲＡＭ（Static Random Access Memory）のようなリフレッシュ動作を必要としない固体メモリ素子が実現できる。しかも、ＥＥＰＲＯＭのように情報の書き換え回数に制限がなく、また書き換え速度もＥＥＰＲＯＭに比較して格段に速く、さらに書き換えに高電圧を必要としない。読み出し、書き込みの速度もＤＲＡＭ並みである。このような極めて顕著なメリットを多数有するため、ＭＴＪ素子を応用したメモリは既存の固体メモリを置き換える極めて有望なメモリ装置であると期待されている。
【０００９】
このようにフローティングゲート型のメモリ素子あるいはスピンバルブ型のメモリ素子を用いることにより、ロジック回路への電源供給が遮断された場合であっても、ラッチあるいはレジスタの状態をメモリ素子に移動して保持し、電源再投入後の処理を継続して実行できるようになる。
【００１０】
【発明が解決しようとする課題】
しかし、これらフローティングゲート型メモリ素子あるいはスピンバルブ型メモリ素子をロジック回路内のラッチ状態を保持する不揮発性メモリに適用しようとした場合、以下のような問題がある。
【００１１】
すなわち、フローティングゲート型メモリ素子の情報消去あるいは書き込みにはμｓオーダかそれ以上の時間が必要である。このため、フローティングゲート型メモリ素子の動作をロジック回路の動作周期に同期させることができない。仮に、ロジック回路内のラッチ回路に個別にこれら記録素子を設置した場合には、各ラッチ回路の動作が終了しても記録素子への情報（ラッチ状態）の記録は完了せず、ロジック回路の高速動作性能を損なうことになる。ロジック回路の高速動作を確保するには、フローティングゲート型メモリ素子をロジック回路とは別に設け、電源遮断前にロジック回路内の状態をフローティングゲート型メモリ素子に転送し、その転送が終了した段階で電源を遮断するオペレートが必要になる。つまり、突然の電源遮断が生じたときには、ロジック回路内のラッチ状態をフローティングゲート型メモリ素子に記録することができないことになる。
【００１２】
また、フローティングゲート型メモリ素子の書き込みあるいは消去に要求される電圧は、ロジック回路の動作電圧（電源電圧）よりも高い。このため、ロジック回路の出力信号によってフローティングゲート型メモリ素子の書き込み動作を直接オペレートすることはできず、フローティングゲート型メモリ素子の書き込み消去電圧をＬＳＩ外部から供給するかあるいはＬＳＩチップの内部で生成する必要がある。
【００１３】
これら動作速度の低さおよび必要電圧の高さに起因して、フローティングゲート型メモリ素子はロジック回路内に個別に適用されることは無く、ＦＰＧＡｓ（Field-Programmable Gate Arrays）やＦＰＬＤｓ（Field-Programmable Logic Devices）のプログラム記録メモリのように、ロジック回路とは別領域に形成されるメモリ領域への適用に止まっている。これらプログラム記録メモリは、一般にメモリセルアレイとして構成される。
【００１４】
さらに、フローティングゲート型メモリ素子の場合には、製造工程上の問題もある。一般にフローティングゲート型メモリ素子の製造工程は、ロジック回路を構成する通常のトランジスタの製造工程と比較して複雑である。よって、ロジック回路とフローティングゲート型メモリ素子とを同一基板に形成しようとすると、工程が複雑化する。さらにロジック回路を構成するトランジスタを形成後に熱工程等が介在するため、トランジスタの性能を損なう場合もある。
【００１５】
一方、スピンバルブ素子は原理的に受動素子であり、その出力はセンスアンプ等によって増幅しなければ読み出すことができない。よって、一般的にＲＡＭ（Random Access Memory）への適用で検討されているように周辺回路領域にセンスアンプを配置して情報を読み出すことになる。この方式によれば、メモリセルアレイを構成する必要があり、たとえばデコーダ等によってアドレッシングを行う必要がある。
【００１６】
本発明の目的は、前記した問題点を解決することにある。つまり、ロジック回路内に不揮発性メモリ素子を個別に配置する構成において、アドレス回路やセンス回路等の周辺回路を必要とせず、回路全体の動作速度を損なうことがない不揮発性ラッチ回路を提供することにある。また、高い供給電圧を不要にし、かつ、突然の電源遮断に対しても電源再投入後の復帰が直ちに行われる不揮発性ラッチ回路を提供することにある。また、これら不揮発性ラッチ回路を簡便に実現することにある。さらに、不揮発性メモリ素子を設けることによる製造工程上のトランジスタ性能に対する不利益を生じることがなく、製造工程の増加分も少ない不揮発性ラッチ回路を提供することにある。
【００１７】
【課題を解決するための手段】
本願の発明の概略を説明すれば、以下の通りである。すなわち、本発明の不揮発性ラッチ回路は、第１電位に保持される第１電源供給ノードと、第１電位とは相違する第２電位に保持される第２電源供給ノードと、第１出力信号を生成する第１出力ノードと、第１出力信号とは相違する第２出力信号を生成する第２出力ノードと、一方の電源端が第１電源供給ノードに接続され、入力が第１出力ノードに接続され、出力が第２出力ノードに接続された第１インバータと、一方の電源端が第１電源供給ノードに接続され、入力が第２出力ノードに接続され、出力が第１出力ノードに接続された第２インバータと、一端が第１インバータの他方の電源端に接続され、他端が第２電源供給ノード側に接続された第１抵抗素子と、一端が第２インバータの他方の電源端に接続され、他端が第２電源供給ノード側に接続された第２抵抗素子と、一方のソースまたはドレイン端が第１電源供給ノードに接続され、他方のソースまたはドレイン端が第１出力ノードに接続された第１トランジスタと、一方のソースまたはドレイン端が第１電源供給ノードに接続され、他方のソースまたはドレイン端が第２出力ノードに接続された第２トランジスタと、を有し、第１抵抗素子または第２抵抗素子の少なくとも一方の抵抗素子が、ピン層およびフリー層の相対的磁化方向関係によってその抵抗値が変化するスピンバルブ素子であり、スピンバルブ素子の抵抗値変化によって第１抵抗素子および第２抵抗素子の抵抗値の大小関係が逆転するものである。
【００１８】
このような不揮発性ラッチ回路によれば、１ビットの情報を記録するラッチ回路毎に不揮発性のメモリ素子であるスピンバルブ素子が形成される。つまり、ロジック回路領域とは別に状態を記録するメモリセルアレイ領域を形成する必要がない。スピンバルブ素子は、ロジック回路の動作速度に追随できる情報の読み取りおよび書き込み速度を実現できるので、高速動作可能なロジック回路（ラッチ回路）を構成できる。よって、ラッチ回路の動作周期毎の記録読み取り動作が可能になり、突然の電源遮断によっても、その時のラッチ状態を記録することが可能になる。また、電源再投入後の復帰を直ちに行うことが可能になる。また、本実施の形態のラッチ回路では、ラッチ状態は第１抵抗素子と第２抵抗素子との抵抗値の大小関係で記録される。第１および第２インバータで構成されるフリップフロップ回路は、第１および第２抵抗素子の抵抗値大小関係（記録情報）を検出してロジック回路の動作電位に増幅する作用を持ち、このため、ラッチと記録情報の増幅とを少ない素子点数で効率良く実現できる。さらに、スピンバルブ素子は、ロジック回路を構成するトランジスタを半導体基板上に形成した後に、配線層の一部として形成できるので、スピンバルブ素子の占有面積が集積化・微細化を損なうことがない。また、スピンバルブ素子の形成工程は簡単であり、従来のロジック回路形成工程に数枚のマスクを追加するのみで形成が可能である。全工程に対するスピンバルブ形成工程の増加分は少なく、本発明による製造工程上のデメリットは小さい。また、ロジック回路を構成するトランジスタを形成後、スピンバルブ素子を形成する工程では高い処理温度を有する熱工程は介在せず、トランジスタの性能を損なうこともない。なお、プリチャージ及びその後の第１および第２トランジスタの遮断によって、第１および第２抵抗素子の抵抗値大小関係として記録された情報が出力ノードの状態として検出される。すなわち、第１制御信号を本発明の不揮発性ラッチ回路のリフレッシュ信号として機能させることができる。
【００１９】
前記不揮発性ラッチ回路において、前記プリチャージによる第１および第２抵抗素子に流れる電流を制限する電流制限素子を、第１および第２抵抗素子と第２電源供給ノードとの間に設けることができる。電流制限素子を設けることにより、プリチャージおよびリフレッシュ時の電流消費を抑制することが可能になる。ここで、電流制限素子には、第２制御信号の入力によってオフになる第３トランジスタを例示できる。第３トランジスタのオフ期間が第１および第２トランジスタのオン期間を含むまたは一致することにより、プリチャージ期間の電流通過を遮断し、消費電力を大幅に抑制することが可能になる。
【００２０】
第１および第２抵抗素子は、トンネル磁気抵抗素子とすることができる。あるいは、第１抵抗素子または第２抵抗素子の何れか一方の抵抗素子をトンネル磁気抵抗素子とし、他方の抵抗素子を固定抵抗値の抵抗素子とすることができる。また、トンネル磁気抵抗素子のフリー層は、単一または複数のデータ書き込み線を流れる電流により生成される磁界または合成磁界に応じて磁化されるものとすることができる。複数の書き込みデータ線により情報を書き込む場合、各データ線を流れる電流値を小さくすることができる。
【００２１】
また、データ書き込み線を流れる電流は、第３制御信号を制御入力とする第４トランジスタによってオンまたはオフにすることができる。入力信号の如何に関わらず、第４トランジスタをオンする期間にのみ書き込み電流を流して消費電力を節減できる。データ書き込みに要する時間はフリー層の磁化方向を変更するに必要な時間である。この時間は、たとえば、２００１年２月刊行の、松山公秀著、「磁性ランダムアクセスメモリの現状と課題」、日本応用磁気学会誌、Ｖｏｌ．２５，Ｎｏ．２，ｐｐ．５１−５８に記載されているように、１ｎｓ以下にできることが知られている。
【００２２】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。ただし、本発明は多くの異なる態様で実施することが可能であり、本実施の形態の記載内容に限定して解釈すべきではない。なお、実施の形態の全体を通して同じ要素または部材には同じ番号を付するものとする。
【００２３】
図１は、本発明の一実施の形態である不揮発性ラッチ回路の一例を示した回路図である。本実施の形態の不揮発性ラッチ回路は、センス・ラッチ回路部Ｃ１と書込電流生成回路Ｃ２とを有する。不揮発性ラッチ回路は、入力信号ＩＮおよびＩＮバーを受けて、出力信号ＯＵＴおよびＯＵＴバーを出力する。また、不揮発性ラッチ回路には、制御信号REFRESHNおよびDATAGETが入力される。これら制御信号の動作については後述する。
【００２４】
なお、信号ＳとＳバーとは相補的な関係にあり、Ｓが「Highレベル」にある場合Ｓバーは「Lowレベル」にあり、Ｓが「Lowレベル」にある場合Ｓバーは「Highレベル」にある。図においてバーは記号上の横線として示す。また、ここでは入力信号ＩＮおよびＩＮバーを両方入力する例を示しているが、入力信号ＩＮのみを入力し、適当なインバータによって入力信号ＩＮバーを生成させても良い。同様に出力信号ＯＵＴのみを取り出し、適当なインバータによってＯＵＴバーを生成しても良い。本実施の形態の不揮発性ラッチ回路の後段に接続されるロジック回路において、出力信号ＯＵＴあるいはＯＵＴバーのみが必要な場合、何れか一方のみが出力されても良いことは勿論である。
【００２５】
センス・ラッチ回路部Ｃ１には、インバータ回路ＩＮＶ１，ＩＮＶ２を含む。ＩＮＶ１は、ｐチャネル型のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）Ｔｒ１とｎチャネル型のＭＯＳＦＥＴＴｒ２とからなる。ＩＮＶ１の入力はＴｒ１とＴｒ２との共通のゲートであり、ＩＮＶ２の出力ノードｎ２に接続される。Ｔｒ１のソースは電源電圧Ｖｄｄに接続され、Ｔｒ１のドレインはＴｒ２のドレインに接続される。またＴｒ２のソースは後に説明するトンネル磁気抵抗素子ＭＴＪ０の一端に接続される。Ｔｒ１のドレインとＴｒ２のドレインとの接続点はＩＮＶ１の出力ノードｎ１である。出力ノードｎ１は、出力信号ＯＵＴバーを出力する。
【００２６】
ＩＮＶ２はｐチャネル型ＭＯＳＦＥＴＴｒ３とｎチャネル型ＭＯＳＦＥＴＴｒ４とからなる。ＩＮＶ２の入力はＴｒ３とＴｒ４との共通のゲートであり、ＩＮＶ１の出力ノードｎ１に接続される。Ｔｒ３のソースは電源電圧Ｖｄｄに接続され、Ｔｒ３のドレインはＴｒ４のドレインに接続される。またＴｒ４のソースは後に説明するトンネル磁気抵抗素子ＭＴＪ１の一端に接続される。Ｔｒ３のドレインとＴｒ４のドレインとの接続点はＩＮＶ２の出力ノードｎ２である。出力ノードｎ２は、出力信号ＯＵＴを出力する。
【００２７】
ここで、不揮発性ラッチ回路を構成するトランジスタとしてＭＯＳＦＥＴを例示しているが、ゲート絶縁膜が窒化珪素その他の絶縁膜からなるＭＩＳＦＥＴ（Metal Insulator Semiconductor FET）であってもよく、また、バイポーラトランジスタであってもよい。以降に説明するＭＯＳＦＥＴについても同様である。さらに、Ｔｒ１とＴｒ３とを抵抗素子等の適当な負荷素子に置き換えてもよい。
【００２８】
センス・ラッチ回路部Ｃ１には、さらにトンネル磁気抵抗素子ＭＴＪ０，ＭＴＪ１を含む。ＭＴＪ０およびＭＴＪ１は、少なくともピン層、絶縁膜およびフリー層の３層を有する。ＭＴＪ０およびＭＴＪ１は、ピン層とフリー層との磁化方向が相違する場合にピン層からフリー層に達する径路の抵抗値が高く、磁化方向が一致する場合に抵抗値が低くなる抵抗素子である。本実施の形態では、ＭＴＪ０が低抵抗値を示す場合（つまりフリー層とピン層との磁化方向が一致する場合）にはＭＴＪ１は高抵抗値を示す（つまりフリー層の磁化方向がピン層の磁化方向と相違する）ように構成される。このような構成は、以下のように書き込みデータ線ＤＷＬを配置することにより実現できる。たとえばＤＷＬへのある方向の電流通過に対して、たとえばＭＴＪ０に対してはピン層と同じ方向の磁場が発生するように、ＭＴＪ１に対してはピン層と異なる方向に磁場が発生するようにＤＷＬを配置する。これにより、ある方向のＤＷＬ通過電流によって、常に、ＭＴＪ０かＭＴＪ１の何れか一方のフリー層はそのピン層との磁化方向が一致し、他方のフリー層の磁化方向はそのピン層の磁化方向と相違するようになる。つまり、ＭＴＪ０の抵抗値とＭＴＪ１との抵抗値は何れか一方が大きく他方が小さくなる。ＤＷＬへの通過電流の方向を逆にすることによりＭＴＪ０とＭＴＪ１との抵抗値の大小関係を逆にすることができる。ＭＴＪ０，ＭＴＪ１とＤＷＬとの配置については後述する。
【００２９】
なお、ここでは、ＭＴＪ０およびＭＴＪ１をスピンバルブ素子の一例として示すが、トンネル磁気抵抗効果（ＴＭＲ）以外の磁気抵抗効果（ＧＭＲ、ＡＭＲ）を用いるスピンバルブ素子に置き換えることが可能である。
【００３０】
センス・ラッチ回路部Ｃ１には、さらにｐチャネル型のＭＯＳＦＥＴＴｒ５，Ｔｒ６とｎチャネル型のＭＯＳＦＥＴＴｒ７とを有する。Ｔｒ５およびＴｒ６のソースはＶｄｄに接続され、Ｔｒ５のドレインはｎ１に、Ｔｒ６ドレインはｎ２に接続される。Ｔｒ７のドレインはＭＴＪ０とＭＴＪ１の他端を接続した接続点ＳＥＴに接続され、Ｔｒ７のソースは接地される。Ｔｒ５，Ｔｒ６，Ｔｒ７の各ゲートには制御信号ＲＥＦＲＥＳＨＮが入力される。Ｔｒ５，Ｔｒ６，Ｔｒ７の動作については後述する。なお、Ｔｒ５およびＴｒ６の駆動力がＴｒ２およびＴｒ４のそれに比べて十分に大きい場合、Ｔｒ７はなくても良い。ここで、駆動力は、代表的にはオン抵抗の小ささで表すことができる。
【００３１】
書込電流生成回路Ｃ２には、ｎチャネル型のＭＯＳＦＥＴＴｒ８，Ｔｒ９，Ｔｒ１０，Ｔｒ１１，Ｔｒ１２を有する。Ｔｒ８およびＴｒ９のドレインはＶｄｄに接続される。Ｔｒ８およびＴｒ９のソースは各々Ｔｒ１０およびＴｒ１１のドレインに接続され、Ｔｒ１０およびＴｒ１１のソースが互いに接続されてＴｒ１２のドレインに接続される。Ｔｒ１２のソースは接地される。Ｔｒ８およびＴｒ１１のゲートには入力信号ＩＮが入力され、Ｔｒ９およびＴｒ１０のゲートには入力信号ＩＮバーが入力される。Ｔｒ８のソースとＴｒ１０のドレインの接続部はデータ書き込み線ＤＷＬの出力ノードｎ３であり、また、Ｔｒ９のソースとＴｒ１１のドレインの接続部はＤＷＬの出力ノードｎ４である。たとえば入力信号ＩＮがＨｉｇｈレベルにあるときＴｒ８はオン状態でありｎ３は電位Ｖｄｄの電源につながる（ＩＮバーはLowレベルなのでＴｒ１０はオフ状態である）。一方、Ｔｒ１１はオン状態であるからＴｒ１２がオン状態の時にはｎ４は接地につながる。つまりこの状態の場合ＤＷＬには矢印の正方向に電流ｉ（ｉ＞０）が流れる。逆に入力信号ＩＮがＬｏｗレベルの時にはＤＷＬには矢印の逆方向に電流ｉが流れる。Ｔｒ１２のゲートには制御信号ＤＡＴＡＧＥＴが入力される。ＤＡＴＡＧＥＴとしてＨｉｇｈレベルが印加されている期間にのみＤＷＬに書き込み電流が流れる。
【００３２】
なお、ここでは書込電流生成回路Ｃ２として上記のような構成を例示するが、入力信号ＩＮあるいはＩＮバーに応答して、書き込みデータ線ＤＷＬに流れる電流の方向を制御できる回路である限り、前記構成に代えることができる。
【００３３】
図２は、本実施の形態の不揮発性ラッチ回路の一部を例示した平面図（ａ）および断面図（ｂ）である。図２では、不揮発性ラッチ回路の全体を示しているわけではない。また、図示する不揮発性ラッチ回路の一部は、単一の半導体基板（チップ）に形成されるロジック回路の一部を構成する。なお、図２（ｂ）の断面図は、図２（ａ）の平面図におけるｂ−ｂ線断面を示す。
【００３４】
半導体基板１上には素子分離領域２が形成され、素子分離領域２で囲まれた活性領域３に不揮発性ラッチ回路を構成するＭＯＳＦＥＴが形成される。ＭＯＳＦＥＴは前記したＴｒ１等である。
【００３５】
半導体基板１はたとえば単結晶シリコンからなる。ＭＯＳＦＥＴがｎチャネル型の場合、半導体基板１自体がｐ型であるか、半導体基板１にｐ型ウェル領域が形成される。ＭＯＳＦＥＴがｐチャネル型の場合、半導体基板１自体がｎ型であるか、半導体基板１にｎ型ウェル領域が形成される。
【００３６】
素子分離領域２はたとえば酸化シリコンからなる。素子分離領域２はたとえば半導体基板１の表面に溝を形成した後に酸化シリコン膜をＣＶＤ（Chemical Vapor Deposition）法等により形成し、ＣＭＰ（Chemical Mechanical Polishing）法を用いて溝以外の領域の酸化シリコン膜を除去して形成される。活性領域３は、素子分離領域２で囲まれた領域である。
【００３７】
活性領域３上にはＭＯＳＦＥＴのゲート絶縁膜４が形成され、その上にさらにＭＯＳＦＥＴのゲート電極５が形成される。ゲート電極５の両側の活性領域３の表面付近には、ＭＯＳＦＥＴのソースまたはドレインとなる半導体領域６が形成される。ゲート電極５は、たとえば低抵抗化された多結晶シリコン膜で形成される。低抵抗化のためには、たとえばボロンまたはリンが高濃度にドープされる。なお、多結晶シリコン膜の低抵抗化のために表面を金属シリサイド化しても良く、また中間層を介してタングステン等の金属を表面に形成しても良い。ゲート絶縁膜４は、たとえば熱酸化法あるいは熱ＣＶＤ法等で形成されたシリコン酸化膜である。半導体領域６には、ＭＯＳＦＥＴがｎチャネル型の場合、たとえばリン等のｎ型不純物がドープされる。ＭＯＳＦＥＴがｐチャネル型の場合、ボロン等のｐ型不純物がドープされる。半導体領域６の表面は低抵抗化あるいはコンタクト抵抗の低減のために金属シリサイド化されても良い。なお、半導体領域６はゲート電極をマスクに用いて自己整合で形成される。
【００３８】
半導体領域６の上部にはプラグ７を介して第１層金属配線Ｍ１（８）が形成される。プラグ７と配線Ｍ１の形成には、ダマシンプロセスを用いることができる。つまり、シリコン酸化膜等からなる層間絶縁膜を堆積後、その表面をたとえばＣＭＰ法で平坦化し、接続孔あるいは配線溝をたとえばドライエッチング法で形成する。その後導電材料（たとえばタングステン、銅、アルミニウム等）を堆積し、接続孔、配線溝以外の領域の層間絶縁膜表面の余分な導電材料をたとえばＣＭＰ法で除去する。これらダマシンプロセスは後に説明する配線、プラグ等の形成にも適用できる。後述の説明においてダマシンプロセスの説明は省略する。
【００３９】
第１層金属配線Ｍ１の上部にはプラグ９を介して第２層金属配線Ｍ２（１０，１１）が形成される。Ｍ２には、データ書き込み線ＤＷＬを含む。データ書き込み線ＤＷＬは図２（ａ）の平面図に図示するようにＵ字型にパターニングされる。一般にＭＴＪのピン層の磁化方向は、外部磁界を加えた状態で、温度を上昇しさらに下降させることにより揃えられる。すなわち、反強磁性体の常磁性状態への磁気転移温度であるネール温度以上に一旦温度を上昇し、このネール温度以上の温度から外部磁界を印加しつつ温度を下降させることにより、磁化方向を揃える。図２（ａ）の場合、ピン層の磁化方向はｘ方向またはその負の方向に揃えて形成される。このような状況下で、ＤＷＬのある方向に電流を流せば、その磁界によってフリー層の磁化方向がＭＴＪ０とＭＴＪ１とでは相反する方向になる。すなわち前記した通り、ＭＴＪ０とＭＴＪ１の抵抗値の大小関係を生ずることができ、ＤＷＬの通過電流方向によってその大小関係を反転させることができる。
【００４０】
第２層金属配線Ｍ２の上部には、絶縁膜を介してローカル配線１２が形成され、ローカル配線１２上には磁気抵抗素子ＭＴＪ０，ＭＴＪ１が形成される。さらにＭＴＪ０，ＭＴＪ１の上部には、第３層金属配線Ｍ３が形成される。
【００４１】
Ｍ２とローカル配線１２との間の絶縁膜の膜厚は、たとえば５０〜１００ｍと薄くする。十分に薄い膜厚とすることにより、ＤＷＬによって生成される磁界が十分な大きさでＭＴＪ０，ＭＴＪ１のフリー層に達するようにする。また、十分薄い膜厚とすることにより、ローカル配線１２に接続するためのコンタクトホールにプラグ（スタッド）等の接続部材を形成する必要がなくなる。
【００４２】
図示するようにＭＴＪ０，ＭＴＪ１は、ＤＷＬの上部に形成される。すなわち、ＤＷＬにより生成される磁界の影響を受ける位置に形成される。ＭＴＪ０，ＭＴＪ１は、前記のとおり強磁性体のフリー層１３、絶縁層１４、強磁性体のピン層１５、反磁性層１６を含む。これら各層あるいはその上下端層に適当な中間層を設けても良い。フリー層１３およびピン層１５にはたとえばコバルト（Ｃｏ）膜を用い、反磁性層１６にはたとえばＦｅＭｎ膜を用いることができる。また、絶縁層１４には、シリコン酸化膜あるいはアルミナ（Ａｌ２Ｏ３）膜を用いることができる。これら薄膜はスパッタ法あるいはＣＶＤ法を用いて形成できる。なお、フリー層１３とローカル配線１２との間および反磁性層１６の上層にチタン等の金属層を形成しても良い。
【００４３】
また、図示するようにＭＴＪ０およびＭＴＪ１は、第２層金属配線Ｍ２と第３層金属配線との間の層間絶縁膜に形成される。このため、ＭＴＪにのみ占有されるデバイスの平面積は実質的にゼロであり、ＭＴＪを形成することによる面積的なデメリットはほとんどない。また、ＭＴＪを形成するために必要なフォトマスクは、ローカル配線１２と第２層金属配線１０とを接続するためのコンタクトホール形成のためのマスクと、ローカル配線１２をパターニングするためのマスクと、ＭＴＪの各層をパターニングするためのマスクとの高々３枚である。全ての製造プロセスに占める割合からすると、この３枚のマスクに対応するフォトリソグラフィプロセスの追加は十分小さいレベルであり、従来のロジック回路の製造プロセスと比較して本実施の形態の不揮発性ラッチ回路の製造プロセスにおける工程負荷の増加は小さいといえる。しかも、ＭＯＳＦＥＴを製造した後の工程は、ＣＶＤ、スパッタ等４００℃以下の低温プロセスであり、ＭＴＪを形成することによるＭＯＳＦＥＴの劣化の心配もない。
【００４４】
上記のようなデバイス構成により、図１に示す不揮発性ラッチ回路が実現できる。ただし、図２に示したデバイス構成はあくまでも例示であり、他の構成によって図１の回路を実現することも可能である。
【００４５】
次に、本実施の形態の不揮発性ラッチ回路の動作を説明する。図３は、不揮発性ラッチ回路の動作を説明するためのタイミングの一例を示した図である。まず、データ書き込み動作を説明する。
【００４６】
時刻ｔ１で入力信号ＩＮおよびＩＮバーが入力され、時刻ｔ１〜ｔ４の間、図示するようにＩＮはＨｉｇｈレベル、ＩＮバーはＬｏｗレベルに維持されたとする。時刻ｔ１〜ｔ４の間、図１に示すＴｒ８およびＴｒ１１はオン状態、Ｔｒ９およびＴｒ１０はオフ状態になる。時刻ｔ１〜ｔ２の間はノードｎ３の電位はＶｄｄ−Ｖｔｈであるが（ここで、ＶｔｈはＴｒ８等トランジスタのしきい値電圧である）、Ｔｒ１２がオフ状態であるのでノードｎ４の電位もＶｄｄ−Ｖｔｈであり、データ書き込み線ＤＷＬには電流は流れない。
【００４７】
時刻ｔ２で制御信号ＤＡＴＡＧＥＴがＨｉｇｈレベルに変わるとＴｒ１２がオン状態になる。この時点でｎ４の電位が接地電位に向かって下がり、ＤＷＬにデータ書き込み電流が流れ出す。電流の方向は矢印の方向である。ＤＷＬへの電流通過によりＤＷＬ周辺に磁界を発生させ、トンネル磁気抵抗素子ＭＴＪ０，ＭＴＪ１のフリー層の磁化方向を変化あるいは維持させる。なお、ピン層の磁化方向は、前記したＩＮおよびＩＮバーの状態の場合にＭＴＪ０の抵抗値がＭＴＪ１に比較して小さくなるようなフリー層およびピン層の磁化方向関係となるよう予め決定されているとする。
【００４８】
時刻ｔ３でＤＡＴＡＧＥＴがＬｏｗレベルになるまでデータ書き込み電流が維持される。電流はＭＴＪ０，ＭＴＪ１のフリー層の磁化方向が変化するに必要な最小時間以上流す必要があるので、時刻ｔ３にはそのような最小時間を確保できる時間を設定する。磁化反転に必要な時間（ｔ３−ｔ２の最小時間）は１ｎｓ以下で良いことは前記したとおりである。
【００４９】
このようにして入力信号状態がＭＴＪ０，ＭＴＪ１に反映され、データ書き込み動作が終了する。なお、入力信号は時刻ｔ３以降も所定のデータホールドタイムを確保するため、時刻ｔ４まで維持される。なお、時間（ｔ３−ｔ１）はデータセットアップタイムであり、時間（ｔ４−ｔ３）はデータホールドタイムである。
【００５０】
本実施の形態の書き込み動作では、入力信号が入力されただけではＤＷＬに電流は流れず、ＤＷＬへの電流印加は制御信号ＤＡＴＡＧＥＴのみによって制御される。よって、入力信号に要求されるタイミング仕様は所定のデータセットアップタイムおよびデータホールドタイムを確保するだけであり、ＩＮとＩＮバーのタイミングを完全に一致させる必要がない。また、ＤＡＴＡＧＥＴ信号がＨｉｇｈレベルにある時間はＭＴＪのスイッチングタイム以上であれば良く、Ｔｒ１２によってその時間を最小限に制御することができる。これによりデータ書き込みにかかる消費電流を最小限に抑制することが可能になる。なお、消費電流および入力信号のタイミングを考慮しなければＴｒ１２は特に必要ではない。
【００５１】
次に、ＭＴＪからの情報の読み取り動作を説明する。時刻ｔ５で制御信号ＲＥＦＲＥＳＨＮがＨｉｇｈレベルからＬｏｗレベルに変化し、時刻ｔ７でＨｉｇｈレベルに復帰する場合を考える。
【００５２】
時刻ｔ５以前では、Ｔｒ５およびＴｒ６はオフ状態であり、Ｔｒ７はオン状態であるので、ＭＴＪへの書き込みに関わらずそれ以前の状態が保持されている。なお、Ｔｒ７がオン状態であってもＴｒ１およびＴｒ２、Ｔｒ３およびＴｒ４がＣ−ＭＯＳ構造を持つので電流は流れず、消費電流は節約されている。
【００５３】
時刻ｔ５でＲＥＦＲＥＳＨＮがＬｏｗレベルに変わると、Ｔｒ５およびＴｒ６がオン状態に、Ｔｒ７がオフ状態に変わる。Ｔｒ５およびＴｒ６がオン状態、Ｔｒ７がオフ状態であるので、ノードｎ１およびｎ２の電位がＶｄｄになり、その結果Ｔｒ２およびＴｒ４がオン状態になる。したがって、Ｔｒ２およびＭＴＪ０を通して、また、Ｔｒ４およびＭＴＪ１を通して、ＳＥＴはＶｄｄ−Ｖｔｈにプリチャージされる。同時にＴｒ７がオフ状態になるのでこのプリチャージによる定常電流は流れない。このためリフレッシュ（データ読み取り）時の消費電流を最小限に抑制できる。
【００５４】
プリチャージ以前のｎ２およびｎ１の電位（出力信号ＯＵＴおよびＯＵＴバー）が図３に示すように各々ＬｏｗレベルおよびＨｉｇｈレベルであったとすると、プリチャージによりＯＵＴ（ノードｎ２）がＨｉｇｈレベルに変化する。図３ではプリチャージに要する時間をｔ６−ｔ５としている。
【００５５】
時刻ｔ７でＲＥＦＲＥＳＨＮがＨｉｇｈレベルに変わると、Ｔｒ５およびＴｒ６がオフ状態に、Ｔｒ７がオン状態に変わる。この状態では、Ｔｒ１およびＴｒ２、Ｔｒ３およびＴｒ４がインバータとしての動作を開始し、ノードｎ１とノードｎ２の何れか一方がＨｉｇｈレベルに、他方がＬｏｗレベルになろうと動作する。この過渡状態における初期では、ｎ１およびｎ２の何れもがＨｉｇｈレベルにあるためＴｒ２およびＴｒ４の何れもがオン状態にあり、またＴｒ７もオン状態にあるためｎ１およびｎ２の電位は回路の時定数に従って接地電位に遷移する動作に入る。ｎ１およびｎ２の何れか先に電位が低下した方がＴｒ２あるいはＴｒ４をオフ状態にして定常状態になる。Ｔｒ２が先にオフ状態に入った場合はｎ１がＨｉｇｈレベル、ｎ２がＬｏｗレベルの定常状態になる。Ｔｒ４が先にオフ状態に入った場合はｎ１がＬｏｗレベル、ｎ２がＨｉｇｈレベルの定常状態になる。つまり、Ｔｒ１およびＴｒ２、Ｔｒ３およびＴｒ４からなる回路は、ノードｎ１およびｎ２の電位差をロジックレベルに増幅するセンス回路の役割を持つ。なおこの回路において、その状態遷移の期間にのみ電流が流れ、状態が安定化している期間には電流が流れないので、電力消費は極めて小さくなる。
【００５６】
何れのノードが先に電位が低下するかは前記した通り回路の時定数で決まる。ｎ１の時定数は、主にＭＴＪ０の抵抗値と、Ｔｒ２およびＴｒ７のオン抵抗と、浮遊容量とで決定され、ｎ２の時定数は、主にＭＴＪ１の抵抗値と、Ｔｒ４およびＴｒ７のオン抵抗と、浮遊容量とで決定される。回路の浮遊容量はあまり大きくなく、回路を対称形に作れば、ｎ１側とｎ２側の浮遊容量はほぼ同じになるので、ほぼＭＴＪの抵抗値で時定数の違いが決まる。前記した状態では、ＭＴＪ０の方が抵抗値が小さいので、ｎ１の電位の方が先に低下し、Ｔｒ４が先にオフ状態になる。つまりｎ２（ＯＵＴ）がＨｉｇｈレベルにｎ１（ＯＵＴバー）がＬｏｗレベルに定常化する。図３では、この遷移時間をｔ８−ｔ７としている。
【００５７】
上記のように、ＭＴＪに記録された状態を読み出して出力信号ＯＵＴおよびＯＵＴバーとして出力する。この読み出し動作はＲＥＦＲＥＳＨＮ信号を契機に行うが、たとえば電源投入を契機に読み出しを行うことも可能である。また、前記したプリチャージ動作の際、ノードｎ１およびｎ２の電位は必ずしも一致する必要がない。つまり、プリチャージ動作の途中でも、インバータペアからなるラッチ回路がプリチャージ後にＭＴＪの抵抗値の相違を反映した状態になるようにｎ１およびｎ２の電位が上がっていれば良いので、Ｔｒ２およびＴｒ４がともに十分なオン状態になる電位を実現できる限り、たとえばＴｒ７を抵抗素子等の電流制限素子に置き換えることができる。また、Ｔｒ５とＴｒ６の駆動力を十分に大きくできる場合は、ＳＥＴノードを接地電位に直結することも可能である。
【００５８】
なお、制御信号ＤＡＴＡＧＥＴのＨｉｇｈ状態とＲＥＦＲＥＳＨＮのＬｏｗ状態とを時間的に重ね合わせることができる。重ね合わせの条件として、ＲＥＦＲＥＳＨＮの立上りエッジまでに、ＭＴＪの状態が確定するようになっていることが必要である。
【００５９】
また、ＤＡＴＡＧＥＴのＨｉｇｈ状態とＲＥＦＲＥＳＨＮのＬｏｗ状態は時間的に任意に離すことができる。すなわち、入力データの取り込みタイミングと出力データを有効にするタイミングとを任意に設定することが可能である。これにより、本回路をマスタースレーブタイプのフリップフロップのように動作させることが可能になる。
【００６０】
なお、図４に上記読み出し動作を実際のデバイスに当てはめた場合のシミュレーション結果を示す。縦軸は電圧であり、横軸は時間である。９．０ｎｓの時刻にＲＥＦＲＥＳＨＮ信号をＬｏｗレベルにし始め、約９．５ｎｓでＲＥＦＲＥＳＨＮ信号はほぼＬｏｗレベルに達する。ＯＵＴ（ｎ２電位）およびＯＵＴバー（ｎ１電位）はＲＥＦＲＥＳＨＮ信号に約０．２ｎｓ遅れて変化し、約９．７ｎｓでプリチャージが終了している。ＳＥＴの電位もほぼこの動作に追随する。時刻１１．０ｎｓでＲＥＦＲＥＳＨＮ信号をＨｉｇｈレベルにし始めると、約０．２ｎｓ遅れてＯＵＴ（ｎ２電位）およびＯＵＴバー（ｎ１電位）が低下し始め、約１１．３ｎｓの時点でＯＵＴバー（ｎ１電位）がＨｉｇｈレベルにＯＵＴ（ｎ２電位）がＬｏｗレベルに分かれて１１．７ｎｓには定常状態に達する。なお、このシミュレーションでは、ＲＥＦＲＥＳＨＮの立上り時間、立下り時間を０．５ｎｓとしているが、これらを小さくすることによりさらに回路の動作を速くすることができる。
【００６１】
このように、実際のデバイスに当てはめてみても、本実施の形態の不揮発性ラッチ回路の動作は１ｎｓ以下の遷移時間で完了でき、高速動作を実現できることがわかる。したがって、ロジック回路内のかなりのラッチやフリップフロップを本発明の不揮発性ラッチ回路で置き換えることができる。しかも原理的に電源電圧を遮断しても入力信号の状態はＭＴＪに保持され、電源再投入後にその状態を再現することが可能である。なお、電源再投入時の電源の立ち上がりに伴って、ＭＴＪ素子に記憶された状態がラッチ回路Ｃ１の出力に自動的に反映される。しかし、念のために電源安定後にＲＥＦＲＥＳＨＮのＬｏｗパルスを生成してもよい。
【００６２】
また本実施の形態の不揮発性ラッチ回路では、不揮発性の記憶素子（ＭＴＪ）が各ラッチ回路に各々配置される。このためデコーダ等を用いてメモリセルアレイから情報を読み取る必要はない。つまり、電源遮断前にラッチ状態をメモリセルアレイに書き込む必要がない。そもそも前記した通り、ラッチ動作と完全に同期した状態で情報がＭＴＪに記録されるので、これら情報退避処理を行う必要性が全くない。
【００６３】
また、本実施の形態の不揮発性ラッチ回路では、マスタースレーブラッチとしてラッチのタイミングと出力を有効にするタイミングとを自由に設定できるので、柔軟で効率の良いロック回路の設計が可能になる。
【００６４】
また、本実施の形態のＭＴＪはロジック回路の配線層に形成される。このためＭＴＪを形成する面積的なデメリットは存在せず、高集積化に容易に対応できる。また、ＭＴＪの形成は低温プロセスで実現できるので、ＭＴＪを形成することによるトランジスタの性能低下の心配もない。また、ＭＴＪを形成するための工程負荷も限られたものであり、製造工程上のデメリットも小さい。
【００６５】
また、前記した通り、本実施の形態の不揮発性ラッチ回路に必要な電源電圧はロジック回路の動作に必要なＶｄｄのみである。フラッシュＥＥＰＲＯＭ等に要求される高い電圧は必要ない。
【００６６】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更することが可能である。
【００６７】
たとえば、前記実施の形態では、抵抗素子としてＭＴＪのペアを例示したが、その一方の抵抗のみがスピンバルブ素子であっても良い。図５は抵抗ペアのうち、一方が純抵抗Ｒ、他方がトンネル磁気抵抗素子ＭＴＪである場合を例示した回路図である。この場合、データ書き込み線ＤＷＬを図２に示すようなＵ字型にする必要がない。なお、図５に示す場合は、ＭＴＪの抵抗値変化がＲｈとＲｌの間で変化するとすれば、Ｒｈ＞Ｒ＞Ｒｌの関係を満たす必要がある。ただしＲは純抵抗Ｒの抵抗値である。
【００６８】
また、前記実施の形態では、データ書き込み線ＤＷＬが１本の場合を例示したが、データ書き込み線を複数本で構成しても良い。図６は、データ書き込み線がＤＷＬ１とＤＷＬ２の２本で構成された場合を例示した回路図である。この場合、ＤＷＬ１とＤＷＬ２とは互いに直交させ、あるいは平行に配置して、その合成磁界によってＭＴＪのフリー層を磁化することができる。これにより書き込み電流を小さくすることが可能になる。なお、図示するＴｒ１３、Ｔｒ１４による回路は、ＤＷＬ２に流す書き込み補助電流を生成する回路の例である。この例を図１あるいは図５の例に適用できることは勿論である。また、図６の例に示す複数本のデータ書き込み線を図５の例に適用できることも言うまでもない。
【００６９】
また、信号出力部にバッファを設けること、信号出力がＯＵＴもしくはＯＵＴバーの何れか一方のみでもよいこと、入力信号ＩＮあるいはＩＮバーの一方からインバータを用いて他方の入力信号を生成できること、若干の配線変更とともにｐチャネル型ＭＯＳＦＥＴとｎチャネル型ＭＯＳＦＥＴとを入れ替えたり、ｎチャネル型ＭＯＳＦＥＴの代わりにｐチャネル型ＭＯＳＦＥＴを使用すること、入力信号とＤＡＴＡＧＥＴ信号の単純なＡＮＤ回路によって書込電流生成回路を一時停止する回路とすること等、その他の変更が可能なことは言うまでもない。
【００７０】
また、前記実施の形態では、データ書き込み線ＤＷＬをＭＴＪとは電気的に絶縁した状態で配置した例を説明したが、ＭＴＪに接して形成されても良く、この場合、データ書き込み以外の用途に配線が用いられても構わない。
【００７１】
また、ＭＴＪの記憶状態には「０」または「１」の２値の場合を例示した。磁化の状態に中間値を持たせてもよい。ただし、ＭＴＪ０とＭＴＪ１との抵抗値の大小関係は明確に保持されるものとする。
【００７２】
前記した実施の形態における各部材の材料はあくまでも例示である。所定の性能が達成できる限り他の材料を用いることも可能である。たとえば半導体材料はシリコンに限らず、化合物半導体を用いることも可能である。
【００７３】
【発明の効果】
本願で開示される発明のうち、代表的なものによって得られる効果は、以下の通りである。すなわち、ロジック回路内に不揮発性メモリ回路（ラッチ回路、フリップフロップ回路）を個別に配置することができる。また、本発明の不揮発性ラッチ回路を適用したロジック回路全体の動作速度を損なうことがない。また、不揮発性ラッチ回路の記憶素子にデータを記録するための高い供給電圧は不要である。さらに、突然の電源遮断に対しても電源再投入後の復帰が直ちに行われる不揮発性ラッチ回路を提供できる。また、不揮発性メモリ素子を設けることによる製造工程上の不利益が小さい不揮発性ラッチ回路を提供できる。
【図面の簡単な説明】
【図１】本発明の一実施の形態である不揮発性ラッチ回路の一例を示した回路図である。
【図２】本発明の一実施の形態である不揮発性ラッチ回路の一部を例示した平面図（ａ）および断面図（ｂ）である。
【図３】不揮発性ラッチ回路の動作を説明するためのタイミングの一例を示した図である。
【図４】上記読み出し動作を実際のデバイスに当てはめた場合のシミュレーション結果を示す図である。
【図５】抵抗ペアのうち、一方が純抵抗Ｒ、他方がトンネル磁気抵抗素子ＭＴＪである場合を例示した回路図である。
【図６】データ書き込み線がＤＷＬ１とＤＷＬ２の２本で構成された場合を例示した回路図である。
【符号の説明】
１…半導体基板、２…素子分離領域、３…活性領域、４…ゲート絶縁膜、５…ゲート電極、６…半導体領域、７，９…プラグ、１２…ローカル配線、１３…フリー層、１４…絶縁層、１５…ピン層、１６…反磁性層、Ｃ１…センス・ラッチ回路部、Ｃ２…書込電流生成回路、ＤＡＴＡＧＥＴ…制御信号、ＤＷＬ…データ書き込み線、ＩＮ、ＩＮバー…入力信号、ＩＮＶ１，ＩＮＶ２…インバータ回路、Ｍ１…第１層金属配線、Ｍ２…第２層金属配線、Ｍ３…第３層金属配線、ＭＴＪ０，１…トンネル磁気抵抗素子、ＯＵＴ，ＯＵＴバー…出力信号、Ｒ…純抵抗、ＲＥＦＲＥＳＨＮ…制御信号、Ｔｒ１，３，５，６…ｐチャネル型ＭＯＳＦＥＴ、Ｔｒ２，４，７，８〜１２…ｎチャネル型ＭＯＳＦＥＴ、Ｖｄｄ…電源電圧、Ｖｓｓ…接地電位、ｉ…電流、ｎ１〜４…ノード、ｔ１〜８…時刻。
【発明の属する技術分野】
本発明は、電源の供給を遮断した場合であっても遮断前の状態を保持する不揮発性のラッチあるいはレジスタ回路に関し、特に、一般的なロジック回路と同等な動作速度を有し、かつ、ロジック回路の製造工程に若干の工程を追加するのみでロジック回路内に集積が可能な不揮発性ラッチ回路に関する。
【０００２】
【従来の技術】
ＣＰＵ（central processing unit）等のロジック回路には、ラッチ回路あるいは１ビットの情報を保持するレジスタ回路（以下単にラッチ回路という）が多用される。ラッチ回路はハイあるいはローの２つの状態（１ビットの情報）を保持し、たとえば２つのインバータ回路を相互に交差接続させるフリップフロップ回路が例示できる。これら回路の動作速度は、トランジスタのターンオンおよびターンオフ時間で制限され、４つのＭＯＳＦＥＴによるＣ−ＭＯＳ回路では、ナノセカンドオーダの動作が保証される。１ビッドの読み出しあるいは書き込みに必要な時間を仮に１ｎｓだとすると、１ＧＨｚのクロック周波数での動作が可能になる。
【０００３】
これらフリップフロップ回路等の状態保持回路への電源印加が遮断されると、その状態が保持されない（揮発する）ことは明白である。仮にロジック回路のある動作状態におけるラッチ（レジスタ）状態が電源の有無に関わらず記憶されれば、電源再投入の際に、速やかに電源遮断時の状態への復帰が実現でき、電源の遮断・再投入を挟んだ連続的な回路動作が可能になる。
【０００４】
これを実現するには、電源遮断時の各ラッチ状態を不揮発性メモリに記録する方法がある。不揮発性メモリに電源遮断時のラッチ状態を記録し、電源再投入時にこれら不揮発性メモリに記録したデータを読み出して計算等の処理を続行することが可能になる。
【０００５】
不揮発性メモリには、フローティングゲート型のメモリ素子と、スピンバルブを用いるメモリ素子が例示できる。フローティングゲート型のメモリ素子は、制御ゲートとは電気的に分離されたフローティングゲートを備え、このフローティングゲートにトンネル電子を注入し、トランジスタのしきい値電圧をシフトさせることによって情報を記録するものである。たとえばＥＥＰＲＯＭ（electrically erasable programmable ROM）やフラッシュＥＥＰＲＯＭ等が例示できる。
【０００６】
スピンバルブ型のメモリ素子は、磁化の方向によって抵抗値が変化する磁気抵抗効果（Magneto Resistive Effect）を用いたメモリ素子である。磁気抵抗効果には、異方性磁気抵抗効果（ＡＭＲ）や巨大磁気抵抗効果（ＧＭＲ）が知られており、特にトンネル電流を利用して磁気抵抗効果を得るトンネル磁気抵抗効果（ＴＭＲ）は大きな抵抗変化を得ることができる点で注目されている。
【０００７】
ＴＭＲを用いたスピンバルブ素子は、少なくとも強磁性層（ピン層）、絶縁層（トンネル層）、強磁性層（フリー層）の三層積層構造を有し、ＭＴＪ（Magnetic Tunnel Junction）素子と呼ばれる。一般に強磁性層（ピン層）に接して反強磁性層が形成される。反強磁性層は隣接する強磁性層（ピン層）の磁化の方向を固定する機能を有する。フリー層の磁化方向がピン層の磁化方向と一致する場合に絶縁層にトンネル電流が流れ、フリー層の磁化方向がピン層の磁化方向と逆の場合には絶縁層に流れる電流は一致の場合のトンネル電流より少なくなる。つまり、フリー層の磁化方向（電子スピンの方向）によって、ＭＴＪ素子の積層方向の抵抗値が変化する。このようなフリー層の磁化方向によって「０」あるいは「１」の情報を記録する。
【０００８】
前記原理から明らかに、ＭＴＪ素子に記録された情報は不揮発性であり、情報の読み出しによる記録内容の破壊が起こらないスタティック素子である。また、情報の読み出しはＭＴＪ素子の抵抗変化を検出するのみである。よって、１ビットを記録する基本セルに必要とされる選択トランジスタ等のスイッチング素子は１つでよい。このためＤＲＡＭ（Dynamic Random Access Memory）並みの集積度が期待でき（つまり低コスト）、ＥＥＰＲＯＭ（electrically erasable programmable Read Only Memory）のような不揮発性メモリを実現できる。かつ、ＳＲＡＭ（Static Random Access Memory）のようなリフレッシュ動作を必要としない固体メモリ素子が実現できる。しかも、ＥＥＰＲＯＭのように情報の書き換え回数に制限がなく、また書き換え速度もＥＥＰＲＯＭに比較して格段に速く、さらに書き換えに高電圧を必要としない。読み出し、書き込みの速度もＤＲＡＭ並みである。このような極めて顕著なメリットを多数有するため、ＭＴＪ素子を応用したメモリは既存の固体メモリを置き換える極めて有望なメモリ装置であると期待されている。
【０００９】
このようにフローティングゲート型のメモリ素子あるいはスピンバルブ型のメモリ素子を用いることにより、ロジック回路への電源供給が遮断された場合であっても、ラッチあるいはレジスタの状態をメモリ素子に移動して保持し、電源再投入後の処理を継続して実行できるようになる。
【００１０】
【発明が解決しようとする課題】
しかし、これらフローティングゲート型メモリ素子あるいはスピンバルブ型メモリ素子をロジック回路内のラッチ状態を保持する不揮発性メモリに適用しようとした場合、以下のような問題がある。
【００１１】
すなわち、フローティングゲート型メモリ素子の情報消去あるいは書き込みにはμｓオーダかそれ以上の時間が必要である。このため、フローティングゲート型メモリ素子の動作をロジック回路の動作周期に同期させることができない。仮に、ロジック回路内のラッチ回路に個別にこれら記録素子を設置した場合には、各ラッチ回路の動作が終了しても記録素子への情報（ラッチ状態）の記録は完了せず、ロジック回路の高速動作性能を損なうことになる。ロジック回路の高速動作を確保するには、フローティングゲート型メモリ素子をロジック回路とは別に設け、電源遮断前にロジック回路内の状態をフローティングゲート型メモリ素子に転送し、その転送が終了した段階で電源を遮断するオペレートが必要になる。つまり、突然の電源遮断が生じたときには、ロジック回路内のラッチ状態をフローティングゲート型メモリ素子に記録することができないことになる。
【００１２】
また、フローティングゲート型メモリ素子の書き込みあるいは消去に要求される電圧は、ロジック回路の動作電圧（電源電圧）よりも高い。このため、ロジック回路の出力信号によってフローティングゲート型メモリ素子の書き込み動作を直接オペレートすることはできず、フローティングゲート型メモリ素子の書き込み消去電圧をＬＳＩ外部から供給するかあるいはＬＳＩチップの内部で生成する必要がある。
【００１３】
これら動作速度の低さおよび必要電圧の高さに起因して、フローティングゲート型メモリ素子はロジック回路内に個別に適用されることは無く、ＦＰＧＡｓ（Field-Programmable Gate Arrays）やＦＰＬＤｓ（Field-Programmable Logic Devices）のプログラム記録メモリのように、ロジック回路とは別領域に形成されるメモリ領域への適用に止まっている。これらプログラム記録メモリは、一般にメモリセルアレイとして構成される。
【００１４】
さらに、フローティングゲート型メモリ素子の場合には、製造工程上の問題もある。一般にフローティングゲート型メモリ素子の製造工程は、ロジック回路を構成する通常のトランジスタの製造工程と比較して複雑である。よって、ロジック回路とフローティングゲート型メモリ素子とを同一基板に形成しようとすると、工程が複雑化する。さらにロジック回路を構成するトランジスタを形成後に熱工程等が介在するため、トランジスタの性能を損なう場合もある。
【００１５】
一方、スピンバルブ素子は原理的に受動素子であり、その出力はセンスアンプ等によって増幅しなければ読み出すことができない。よって、一般的にＲＡＭ（Random Access Memory）への適用で検討されているように周辺回路領域にセンスアンプを配置して情報を読み出すことになる。この方式によれば、メモリセルアレイを構成する必要があり、たとえばデコーダ等によってアドレッシングを行う必要がある。
【００１６】
本発明の目的は、前記した問題点を解決することにある。つまり、ロジック回路内に不揮発性メモリ素子を個別に配置する構成において、アドレス回路やセンス回路等の周辺回路を必要とせず、回路全体の動作速度を損なうことがない不揮発性ラッチ回路を提供することにある。また、高い供給電圧を不要にし、かつ、突然の電源遮断に対しても電源再投入後の復帰が直ちに行われる不揮発性ラッチ回路を提供することにある。また、これら不揮発性ラッチ回路を簡便に実現することにある。さらに、不揮発性メモリ素子を設けることによる製造工程上のトランジスタ性能に対する不利益を生じることがなく、製造工程の増加分も少ない不揮発性ラッチ回路を提供することにある。
【００１７】
【課題を解決するための手段】
本願の発明の概略を説明すれば、以下の通りである。すなわち、本発明の不揮発性ラッチ回路は、第１電位に保持される第１電源供給ノードと、第１電位とは相違する第２電位に保持される第２電源供給ノードと、第１出力信号を生成する第１出力ノードと、第１出力信号とは相違する第２出力信号を生成する第２出力ノードと、一方の電源端が第１電源供給ノードに接続され、入力が第１出力ノードに接続され、出力が第２出力ノードに接続された第１インバータと、一方の電源端が第１電源供給ノードに接続され、入力が第２出力ノードに接続され、出力が第１出力ノードに接続された第２インバータと、一端が第１インバータの他方の電源端に接続され、他端が第２電源供給ノード側に接続された第１抵抗素子と、一端が第２インバータの他方の電源端に接続され、他端が第２電源供給ノード側に接続された第２抵抗素子と、一方のソースまたはドレイン端が第１電源供給ノードに接続され、他方のソースまたはドレイン端が第１出力ノードに接続された第１トランジスタと、一方のソースまたはドレイン端が第１電源供給ノードに接続され、他方のソースまたはドレイン端が第２出力ノードに接続された第２トランジスタと、を有し、第１抵抗素子または第２抵抗素子の少なくとも一方の抵抗素子が、ピン層およびフリー層の相対的磁化方向関係によってその抵抗値が変化するスピンバルブ素子であり、スピンバルブ素子の抵抗値変化によって第１抵抗素子および第２抵抗素子の抵抗値の大小関係が逆転するものである。
【００１８】
このような不揮発性ラッチ回路によれば、１ビットの情報を記録するラッチ回路毎に不揮発性のメモリ素子であるスピンバルブ素子が形成される。つまり、ロジック回路領域とは別に状態を記録するメモリセルアレイ領域を形成する必要がない。スピンバルブ素子は、ロジック回路の動作速度に追随できる情報の読み取りおよび書き込み速度を実現できるので、高速動作可能なロジック回路（ラッチ回路）を構成できる。よって、ラッチ回路の動作周期毎の記録読み取り動作が可能になり、突然の電源遮断によっても、その時のラッチ状態を記録することが可能になる。また、電源再投入後の復帰を直ちに行うことが可能になる。また、本実施の形態のラッチ回路では、ラッチ状態は第１抵抗素子と第２抵抗素子との抵抗値の大小関係で記録される。第１および第２インバータで構成されるフリップフロップ回路は、第１および第２抵抗素子の抵抗値大小関係（記録情報）を検出してロジック回路の動作電位に増幅する作用を持ち、このため、ラッチと記録情報の増幅とを少ない素子点数で効率良く実現できる。さらに、スピンバルブ素子は、ロジック回路を構成するトランジスタを半導体基板上に形成した後に、配線層の一部として形成できるので、スピンバルブ素子の占有面積が集積化・微細化を損なうことがない。また、スピンバルブ素子の形成工程は簡単であり、従来のロジック回路形成工程に数枚のマスクを追加するのみで形成が可能である。全工程に対するスピンバルブ形成工程の増加分は少なく、本発明による製造工程上のデメリットは小さい。また、ロジック回路を構成するトランジスタを形成後、スピンバルブ素子を形成する工程では高い処理温度を有する熱工程は介在せず、トランジスタの性能を損なうこともない。なお、プリチャージ及びその後の第１および第２トランジスタの遮断によって、第１および第２抵抗素子の抵抗値大小関係として記録された情報が出力ノードの状態として検出される。すなわち、第１制御信号を本発明の不揮発性ラッチ回路のリフレッシュ信号として機能させることができる。
【００１９】
前記不揮発性ラッチ回路において、前記プリチャージによる第１および第２抵抗素子に流れる電流を制限する電流制限素子を、第１および第２抵抗素子と第２電源供給ノードとの間に設けることができる。電流制限素子を設けることにより、プリチャージおよびリフレッシュ時の電流消費を抑制することが可能になる。ここで、電流制限素子には、第２制御信号の入力によってオフになる第３トランジスタを例示できる。第３トランジスタのオフ期間が第１および第２トランジスタのオン期間を含むまたは一致することにより、プリチャージ期間の電流通過を遮断し、消費電力を大幅に抑制することが可能になる。
【００２０】
第１および第２抵抗素子は、トンネル磁気抵抗素子とすることができる。あるいは、第１抵抗素子または第２抵抗素子の何れか一方の抵抗素子をトンネル磁気抵抗素子とし、他方の抵抗素子を固定抵抗値の抵抗素子とすることができる。また、トンネル磁気抵抗素子のフリー層は、単一または複数のデータ書き込み線を流れる電流により生成される磁界または合成磁界に応じて磁化されるものとすることができる。複数の書き込みデータ線により情報を書き込む場合、各データ線を流れる電流値を小さくすることができる。
【００２１】
また、データ書き込み線を流れる電流は、第３制御信号を制御入力とする第４トランジスタによってオンまたはオフにすることができる。入力信号の如何に関わらず、第４トランジスタをオンする期間にのみ書き込み電流を流して消費電力を節減できる。データ書き込みに要する時間はフリー層の磁化方向を変更するに必要な時間である。この時間は、たとえば、２００１年２月刊行の、松山公秀著、「磁性ランダムアクセスメモリの現状と課題」、日本応用磁気学会誌、Ｖｏｌ．２５，Ｎｏ．２，ｐｐ．５１−５８に記載されているように、１ｎｓ以下にできることが知られている。
【００２２】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。ただし、本発明は多くの異なる態様で実施することが可能であり、本実施の形態の記載内容に限定して解釈すべきではない。なお、実施の形態の全体を通して同じ要素または部材には同じ番号を付するものとする。
【００２３】
図１は、本発明の一実施の形態である不揮発性ラッチ回路の一例を示した回路図である。本実施の形態の不揮発性ラッチ回路は、センス・ラッチ回路部Ｃ１と書込電流生成回路Ｃ２とを有する。不揮発性ラッチ回路は、入力信号ＩＮおよびＩＮバーを受けて、出力信号ＯＵＴおよびＯＵＴバーを出力する。また、不揮発性ラッチ回路には、制御信号REFRESHNおよびDATAGETが入力される。これら制御信号の動作については後述する。
【００２４】
なお、信号ＳとＳバーとは相補的な関係にあり、Ｓが「Highレベル」にある場合Ｓバーは「Lowレベル」にあり、Ｓが「Lowレベル」にある場合Ｓバーは「Highレベル」にある。図においてバーは記号上の横線として示す。また、ここでは入力信号ＩＮおよびＩＮバーを両方入力する例を示しているが、入力信号ＩＮのみを入力し、適当なインバータによって入力信号ＩＮバーを生成させても良い。同様に出力信号ＯＵＴのみを取り出し、適当なインバータによってＯＵＴバーを生成しても良い。本実施の形態の不揮発性ラッチ回路の後段に接続されるロジック回路において、出力信号ＯＵＴあるいはＯＵＴバーのみが必要な場合、何れか一方のみが出力されても良いことは勿論である。
【００２５】
センス・ラッチ回路部Ｃ１には、インバータ回路ＩＮＶ１，ＩＮＶ２を含む。ＩＮＶ１は、ｐチャネル型のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）Ｔｒ１とｎチャネル型のＭＯＳＦＥＴＴｒ２とからなる。ＩＮＶ１の入力はＴｒ１とＴｒ２との共通のゲートであり、ＩＮＶ２の出力ノードｎ２に接続される。Ｔｒ１のソースは電源電圧Ｖｄｄに接続され、Ｔｒ１のドレインはＴｒ２のドレインに接続される。またＴｒ２のソースは後に説明するトンネル磁気抵抗素子ＭＴＪ０の一端に接続される。Ｔｒ１のドレインとＴｒ２のドレインとの接続点はＩＮＶ１の出力ノードｎ１である。出力ノードｎ１は、出力信号ＯＵＴバーを出力する。
【００２６】
ＩＮＶ２はｐチャネル型ＭＯＳＦＥＴＴｒ３とｎチャネル型ＭＯＳＦＥＴＴｒ４とからなる。ＩＮＶ２の入力はＴｒ３とＴｒ４との共通のゲートであり、ＩＮＶ１の出力ノードｎ１に接続される。Ｔｒ３のソースは電源電圧Ｖｄｄに接続され、Ｔｒ３のドレインはＴｒ４のドレインに接続される。またＴｒ４のソースは後に説明するトンネル磁気抵抗素子ＭＴＪ１の一端に接続される。Ｔｒ３のドレインとＴｒ４のドレインとの接続点はＩＮＶ２の出力ノードｎ２である。出力ノードｎ２は、出力信号ＯＵＴを出力する。
【００２７】
ここで、不揮発性ラッチ回路を構成するトランジスタとしてＭＯＳＦＥＴを例示しているが、ゲート絶縁膜が窒化珪素その他の絶縁膜からなるＭＩＳＦＥＴ（Metal Insulator Semiconductor FET）であってもよく、また、バイポーラトランジスタであってもよい。以降に説明するＭＯＳＦＥＴについても同様である。さらに、Ｔｒ１とＴｒ３とを抵抗素子等の適当な負荷素子に置き換えてもよい。
【００２８】
センス・ラッチ回路部Ｃ１には、さらにトンネル磁気抵抗素子ＭＴＪ０，ＭＴＪ１を含む。ＭＴＪ０およびＭＴＪ１は、少なくともピン層、絶縁膜およびフリー層の３層を有する。ＭＴＪ０およびＭＴＪ１は、ピン層とフリー層との磁化方向が相違する場合にピン層からフリー層に達する径路の抵抗値が高く、磁化方向が一致する場合に抵抗値が低くなる抵抗素子である。本実施の形態では、ＭＴＪ０が低抵抗値を示す場合（つまりフリー層とピン層との磁化方向が一致する場合）にはＭＴＪ１は高抵抗値を示す（つまりフリー層の磁化方向がピン層の磁化方向と相違する）ように構成される。このような構成は、以下のように書き込みデータ線ＤＷＬを配置することにより実現できる。たとえばＤＷＬへのある方向の電流通過に対して、たとえばＭＴＪ０に対してはピン層と同じ方向の磁場が発生するように、ＭＴＪ１に対してはピン層と異なる方向に磁場が発生するようにＤＷＬを配置する。これにより、ある方向のＤＷＬ通過電流によって、常に、ＭＴＪ０かＭＴＪ１の何れか一方のフリー層はそのピン層との磁化方向が一致し、他方のフリー層の磁化方向はそのピン層の磁化方向と相違するようになる。つまり、ＭＴＪ０の抵抗値とＭＴＪ１との抵抗値は何れか一方が大きく他方が小さくなる。ＤＷＬへの通過電流の方向を逆にすることによりＭＴＪ０とＭＴＪ１との抵抗値の大小関係を逆にすることができる。ＭＴＪ０，ＭＴＪ１とＤＷＬとの配置については後述する。
【００２９】
なお、ここでは、ＭＴＪ０およびＭＴＪ１をスピンバルブ素子の一例として示すが、トンネル磁気抵抗効果（ＴＭＲ）以外の磁気抵抗効果（ＧＭＲ、ＡＭＲ）を用いるスピンバルブ素子に置き換えることが可能である。
【００３０】
センス・ラッチ回路部Ｃ１には、さらにｐチャネル型のＭＯＳＦＥＴＴｒ５，Ｔｒ６とｎチャネル型のＭＯＳＦＥＴＴｒ７とを有する。Ｔｒ５およびＴｒ６のソースはＶｄｄに接続され、Ｔｒ５のドレインはｎ１に、Ｔｒ６ドレインはｎ２に接続される。Ｔｒ７のドレインはＭＴＪ０とＭＴＪ１の他端を接続した接続点ＳＥＴに接続され、Ｔｒ７のソースは接地される。Ｔｒ５，Ｔｒ６，Ｔｒ７の各ゲートには制御信号ＲＥＦＲＥＳＨＮが入力される。Ｔｒ５，Ｔｒ６，Ｔｒ７の動作については後述する。なお、Ｔｒ５およびＴｒ６の駆動力がＴｒ２およびＴｒ４のそれに比べて十分に大きい場合、Ｔｒ７はなくても良い。ここで、駆動力は、代表的にはオン抵抗の小ささで表すことができる。
【００３１】
書込電流生成回路Ｃ２には、ｎチャネル型のＭＯＳＦＥＴＴｒ８，Ｔｒ９，Ｔｒ１０，Ｔｒ１１，Ｔｒ１２を有する。Ｔｒ８およびＴｒ９のドレインはＶｄｄに接続される。Ｔｒ８およびＴｒ９のソースは各々Ｔｒ１０およびＴｒ１１のドレインに接続され、Ｔｒ１０およびＴｒ１１のソースが互いに接続されてＴｒ１２のドレインに接続される。Ｔｒ１２のソースは接地される。Ｔｒ８およびＴｒ１１のゲートには入力信号ＩＮが入力され、Ｔｒ９およびＴｒ１０のゲートには入力信号ＩＮバーが入力される。Ｔｒ８のソースとＴｒ１０のドレインの接続部はデータ書き込み線ＤＷＬの出力ノードｎ３であり、また、Ｔｒ９のソースとＴｒ１１のドレインの接続部はＤＷＬの出力ノードｎ４である。たとえば入力信号ＩＮがＨｉｇｈレベルにあるときＴｒ８はオン状態でありｎ３は電位Ｖｄｄの電源につながる（ＩＮバーはLowレベルなのでＴｒ１０はオフ状態である）。一方、Ｔｒ１１はオン状態であるからＴｒ１２がオン状態の時にはｎ４は接地につながる。つまりこの状態の場合ＤＷＬには矢印の正方向に電流ｉ（ｉ＞０）が流れる。逆に入力信号ＩＮがＬｏｗレベルの時にはＤＷＬには矢印の逆方向に電流ｉが流れる。Ｔｒ１２のゲートには制御信号ＤＡＴＡＧＥＴが入力される。ＤＡＴＡＧＥＴとしてＨｉｇｈレベルが印加されている期間にのみＤＷＬに書き込み電流が流れる。
【００３２】
なお、ここでは書込電流生成回路Ｃ２として上記のような構成を例示するが、入力信号ＩＮあるいはＩＮバーに応答して、書き込みデータ線ＤＷＬに流れる電流の方向を制御できる回路である限り、前記構成に代えることができる。
【００３３】
図２は、本実施の形態の不揮発性ラッチ回路の一部を例示した平面図（ａ）および断面図（ｂ）である。図２では、不揮発性ラッチ回路の全体を示しているわけではない。また、図示する不揮発性ラッチ回路の一部は、単一の半導体基板（チップ）に形成されるロジック回路の一部を構成する。なお、図２（ｂ）の断面図は、図２（ａ）の平面図におけるｂ−ｂ線断面を示す。
【００３４】
半導体基板１上には素子分離領域２が形成され、素子分離領域２で囲まれた活性領域３に不揮発性ラッチ回路を構成するＭＯＳＦＥＴが形成される。ＭＯＳＦＥＴは前記したＴｒ１等である。
【００３５】
半導体基板１はたとえば単結晶シリコンからなる。ＭＯＳＦＥＴがｎチャネル型の場合、半導体基板１自体がｐ型であるか、半導体基板１にｐ型ウェル領域が形成される。ＭＯＳＦＥＴがｐチャネル型の場合、半導体基板１自体がｎ型であるか、半導体基板１にｎ型ウェル領域が形成される。
【００３６】
素子分離領域２はたとえば酸化シリコンからなる。素子分離領域２はたとえば半導体基板１の表面に溝を形成した後に酸化シリコン膜をＣＶＤ（Chemical Vapor Deposition）法等により形成し、ＣＭＰ（Chemical Mechanical Polishing）法を用いて溝以外の領域の酸化シリコン膜を除去して形成される。活性領域３は、素子分離領域２で囲まれた領域である。
【００３７】
活性領域３上にはＭＯＳＦＥＴのゲート絶縁膜４が形成され、その上にさらにＭＯＳＦＥＴのゲート電極５が形成される。ゲート電極５の両側の活性領域３の表面付近には、ＭＯＳＦＥＴのソースまたはドレインとなる半導体領域６が形成される。ゲート電極５は、たとえば低抵抗化された多結晶シリコン膜で形成される。低抵抗化のためには、たとえばボロンまたはリンが高濃度にドープされる。なお、多結晶シリコン膜の低抵抗化のために表面を金属シリサイド化しても良く、また中間層を介してタングステン等の金属を表面に形成しても良い。ゲート絶縁膜４は、たとえば熱酸化法あるいは熱ＣＶＤ法等で形成されたシリコン酸化膜である。半導体領域６には、ＭＯＳＦＥＴがｎチャネル型の場合、たとえばリン等のｎ型不純物がドープされる。ＭＯＳＦＥＴがｐチャネル型の場合、ボロン等のｐ型不純物がドープされる。半導体領域６の表面は低抵抗化あるいはコンタクト抵抗の低減のために金属シリサイド化されても良い。なお、半導体領域６はゲート電極をマスクに用いて自己整合で形成される。
【００３８】
半導体領域６の上部にはプラグ７を介して第１層金属配線Ｍ１（８）が形成される。プラグ７と配線Ｍ１の形成には、ダマシンプロセスを用いることができる。つまり、シリコン酸化膜等からなる層間絶縁膜を堆積後、その表面をたとえばＣＭＰ法で平坦化し、接続孔あるいは配線溝をたとえばドライエッチング法で形成する。その後導電材料（たとえばタングステン、銅、アルミニウム等）を堆積し、接続孔、配線溝以外の領域の層間絶縁膜表面の余分な導電材料をたとえばＣＭＰ法で除去する。これらダマシンプロセスは後に説明する配線、プラグ等の形成にも適用できる。後述の説明においてダマシンプロセスの説明は省略する。
【００３９】
第１層金属配線Ｍ１の上部にはプラグ９を介して第２層金属配線Ｍ２（１０，１１）が形成される。Ｍ２には、データ書き込み線ＤＷＬを含む。データ書き込み線ＤＷＬは図２（ａ）の平面図に図示するようにＵ字型にパターニングされる。一般にＭＴＪのピン層の磁化方向は、外部磁界を加えた状態で、温度を上昇しさらに下降させることにより揃えられる。すなわち、反強磁性体の常磁性状態への磁気転移温度であるネール温度以上に一旦温度を上昇し、このネール温度以上の温度から外部磁界を印加しつつ温度を下降させることにより、磁化方向を揃える。図２（ａ）の場合、ピン層の磁化方向はｘ方向またはその負の方向に揃えて形成される。このような状況下で、ＤＷＬのある方向に電流を流せば、その磁界によってフリー層の磁化方向がＭＴＪ０とＭＴＪ１とでは相反する方向になる。すなわち前記した通り、ＭＴＪ０とＭＴＪ１の抵抗値の大小関係を生ずることができ、ＤＷＬの通過電流方向によってその大小関係を反転させることができる。
【００４０】
第２層金属配線Ｍ２の上部には、絶縁膜を介してローカル配線１２が形成され、ローカル配線１２上には磁気抵抗素子ＭＴＪ０，ＭＴＪ１が形成される。さらにＭＴＪ０，ＭＴＪ１の上部には、第３層金属配線Ｍ３が形成される。
【００４１】
Ｍ２とローカル配線１２との間の絶縁膜の膜厚は、たとえば５０〜１００ｍと薄くする。十分に薄い膜厚とすることにより、ＤＷＬによって生成される磁界が十分な大きさでＭＴＪ０，ＭＴＪ１のフリー層に達するようにする。また、十分薄い膜厚とすることにより、ローカル配線１２に接続するためのコンタクトホールにプラグ（スタッド）等の接続部材を形成する必要がなくなる。
【００４２】
図示するようにＭＴＪ０，ＭＴＪ１は、ＤＷＬの上部に形成される。すなわち、ＤＷＬにより生成される磁界の影響を受ける位置に形成される。ＭＴＪ０，ＭＴＪ１は、前記のとおり強磁性体のフリー層１３、絶縁層１４、強磁性体のピン層１５、反磁性層１６を含む。これら各層あるいはその上下端層に適当な中間層を設けても良い。フリー層１３およびピン層１５にはたとえばコバルト（Ｃｏ）膜を用い、反磁性層１６にはたとえばＦｅＭｎ膜を用いることができる。また、絶縁層１４には、シリコン酸化膜あるいはアルミナ（Ａｌ２Ｏ３）膜を用いることができる。これら薄膜はスパッタ法あるいはＣＶＤ法を用いて形成できる。なお、フリー層１３とローカル配線１２との間および反磁性層１６の上層にチタン等の金属層を形成しても良い。
【００４３】
また、図示するようにＭＴＪ０およびＭＴＪ１は、第２層金属配線Ｍ２と第３層金属配線との間の層間絶縁膜に形成される。このため、ＭＴＪにのみ占有されるデバイスの平面積は実質的にゼロであり、ＭＴＪを形成することによる面積的なデメリットはほとんどない。また、ＭＴＪを形成するために必要なフォトマスクは、ローカル配線１２と第２層金属配線１０とを接続するためのコンタクトホール形成のためのマスクと、ローカル配線１２をパターニングするためのマスクと、ＭＴＪの各層をパターニングするためのマスクとの高々３枚である。全ての製造プロセスに占める割合からすると、この３枚のマスクに対応するフォトリソグラフィプロセスの追加は十分小さいレベルであり、従来のロジック回路の製造プロセスと比較して本実施の形態の不揮発性ラッチ回路の製造プロセスにおける工程負荷の増加は小さいといえる。しかも、ＭＯＳＦＥＴを製造した後の工程は、ＣＶＤ、スパッタ等４００℃以下の低温プロセスであり、ＭＴＪを形成することによるＭＯＳＦＥＴの劣化の心配もない。
【００４４】
上記のようなデバイス構成により、図１に示す不揮発性ラッチ回路が実現できる。ただし、図２に示したデバイス構成はあくまでも例示であり、他の構成によって図１の回路を実現することも可能である。
【００４５】
次に、本実施の形態の不揮発性ラッチ回路の動作を説明する。図３は、不揮発性ラッチ回路の動作を説明するためのタイミングの一例を示した図である。まず、データ書き込み動作を説明する。
【００４６】
時刻ｔ１で入力信号ＩＮおよびＩＮバーが入力され、時刻ｔ１〜ｔ４の間、図示するようにＩＮはＨｉｇｈレベル、ＩＮバーはＬｏｗレベルに維持されたとする。時刻ｔ１〜ｔ４の間、図１に示すＴｒ８およびＴｒ１１はオン状態、Ｔｒ９およびＴｒ１０はオフ状態になる。時刻ｔ１〜ｔ２の間はノードｎ３の電位はＶｄｄ−Ｖｔｈであるが（ここで、ＶｔｈはＴｒ８等トランジスタのしきい値電圧である）、Ｔｒ１２がオフ状態であるのでノードｎ４の電位もＶｄｄ−Ｖｔｈであり、データ書き込み線ＤＷＬには電流は流れない。
【００４７】
時刻ｔ２で制御信号ＤＡＴＡＧＥＴがＨｉｇｈレベルに変わるとＴｒ１２がオン状態になる。この時点でｎ４の電位が接地電位に向かって下がり、ＤＷＬにデータ書き込み電流が流れ出す。電流の方向は矢印の方向である。ＤＷＬへの電流通過によりＤＷＬ周辺に磁界を発生させ、トンネル磁気抵抗素子ＭＴＪ０，ＭＴＪ１のフリー層の磁化方向を変化あるいは維持させる。なお、ピン層の磁化方向は、前記したＩＮおよびＩＮバーの状態の場合にＭＴＪ０の抵抗値がＭＴＪ１に比較して小さくなるようなフリー層およびピン層の磁化方向関係となるよう予め決定されているとする。
【００４８】
時刻ｔ３でＤＡＴＡＧＥＴがＬｏｗレベルになるまでデータ書き込み電流が維持される。電流はＭＴＪ０，ＭＴＪ１のフリー層の磁化方向が変化するに必要な最小時間以上流す必要があるので、時刻ｔ３にはそのような最小時間を確保できる時間を設定する。磁化反転に必要な時間（ｔ３−ｔ２の最小時間）は１ｎｓ以下で良いことは前記したとおりである。
【００４９】
このようにして入力信号状態がＭＴＪ０，ＭＴＪ１に反映され、データ書き込み動作が終了する。なお、入力信号は時刻ｔ３以降も所定のデータホールドタイムを確保するため、時刻ｔ４まで維持される。なお、時間（ｔ３−ｔ１）はデータセットアップタイムであり、時間（ｔ４−ｔ３）はデータホールドタイムである。
【００５０】
本実施の形態の書き込み動作では、入力信号が入力されただけではＤＷＬに電流は流れず、ＤＷＬへの電流印加は制御信号ＤＡＴＡＧＥＴのみによって制御される。よって、入力信号に要求されるタイミング仕様は所定のデータセットアップタイムおよびデータホールドタイムを確保するだけであり、ＩＮとＩＮバーのタイミングを完全に一致させる必要がない。また、ＤＡＴＡＧＥＴ信号がＨｉｇｈレベルにある時間はＭＴＪのスイッチングタイム以上であれば良く、Ｔｒ１２によってその時間を最小限に制御することができる。これによりデータ書き込みにかかる消費電流を最小限に抑制することが可能になる。なお、消費電流および入力信号のタイミングを考慮しなければＴｒ１２は特に必要ではない。
【００５１】
次に、ＭＴＪからの情報の読み取り動作を説明する。時刻ｔ５で制御信号ＲＥＦＲＥＳＨＮがＨｉｇｈレベルからＬｏｗレベルに変化し、時刻ｔ７でＨｉｇｈレベルに復帰する場合を考える。
【００５２】
時刻ｔ５以前では、Ｔｒ５およびＴｒ６はオフ状態であり、Ｔｒ７はオン状態であるので、ＭＴＪへの書き込みに関わらずそれ以前の状態が保持されている。なお、Ｔｒ７がオン状態であってもＴｒ１およびＴｒ２、Ｔｒ３およびＴｒ４がＣ−ＭＯＳ構造を持つので電流は流れず、消費電流は節約されている。
【００５３】
時刻ｔ５でＲＥＦＲＥＳＨＮがＬｏｗレベルに変わると、Ｔｒ５およびＴｒ６がオン状態に、Ｔｒ７がオフ状態に変わる。Ｔｒ５およびＴｒ６がオン状態、Ｔｒ７がオフ状態であるので、ノードｎ１およびｎ２の電位がＶｄｄになり、その結果Ｔｒ２およびＴｒ４がオン状態になる。したがって、Ｔｒ２およびＭＴＪ０を通して、また、Ｔｒ４およびＭＴＪ１を通して、ＳＥＴはＶｄｄ−Ｖｔｈにプリチャージされる。同時にＴｒ７がオフ状態になるのでこのプリチャージによる定常電流は流れない。このためリフレッシュ（データ読み取り）時の消費電流を最小限に抑制できる。
【００５４】
プリチャージ以前のｎ２およびｎ１の電位（出力信号ＯＵＴおよびＯＵＴバー）が図３に示すように各々ＬｏｗレベルおよびＨｉｇｈレベルであったとすると、プリチャージによりＯＵＴ（ノードｎ２）がＨｉｇｈレベルに変化する。図３ではプリチャージに要する時間をｔ６−ｔ５としている。
【００５５】
時刻ｔ７でＲＥＦＲＥＳＨＮがＨｉｇｈレベルに変わると、Ｔｒ５およびＴｒ６がオフ状態に、Ｔｒ７がオン状態に変わる。この状態では、Ｔｒ１およびＴｒ２、Ｔｒ３およびＴｒ４がインバータとしての動作を開始し、ノードｎ１とノードｎ２の何れか一方がＨｉｇｈレベルに、他方がＬｏｗレベルになろうと動作する。この過渡状態における初期では、ｎ１およびｎ２の何れもがＨｉｇｈレベルにあるためＴｒ２およびＴｒ４の何れもがオン状態にあり、またＴｒ７もオン状態にあるためｎ１およびｎ２の電位は回路の時定数に従って接地電位に遷移する動作に入る。ｎ１およびｎ２の何れか先に電位が低下した方がＴｒ２あるいはＴｒ４をオフ状態にして定常状態になる。Ｔｒ２が先にオフ状態に入った場合はｎ１がＨｉｇｈレベル、ｎ２がＬｏｗレベルの定常状態になる。Ｔｒ４が先にオフ状態に入った場合はｎ１がＬｏｗレベル、ｎ２がＨｉｇｈレベルの定常状態になる。つまり、Ｔｒ１およびＴｒ２、Ｔｒ３およびＴｒ４からなる回路は、ノードｎ１およびｎ２の電位差をロジックレベルに増幅するセンス回路の役割を持つ。なおこの回路において、その状態遷移の期間にのみ電流が流れ、状態が安定化している期間には電流が流れないので、電力消費は極めて小さくなる。
【００５６】
何れのノードが先に電位が低下するかは前記した通り回路の時定数で決まる。ｎ１の時定数は、主にＭＴＪ０の抵抗値と、Ｔｒ２およびＴｒ７のオン抵抗と、浮遊容量とで決定され、ｎ２の時定数は、主にＭＴＪ１の抵抗値と、Ｔｒ４およびＴｒ７のオン抵抗と、浮遊容量とで決定される。回路の浮遊容量はあまり大きくなく、回路を対称形に作れば、ｎ１側とｎ２側の浮遊容量はほぼ同じになるので、ほぼＭＴＪの抵抗値で時定数の違いが決まる。前記した状態では、ＭＴＪ０の方が抵抗値が小さいので、ｎ１の電位の方が先に低下し、Ｔｒ４が先にオフ状態になる。つまりｎ２（ＯＵＴ）がＨｉｇｈレベルにｎ１（ＯＵＴバー）がＬｏｗレベルに定常化する。図３では、この遷移時間をｔ８−ｔ７としている。
【００５７】
上記のように、ＭＴＪに記録された状態を読み出して出力信号ＯＵＴおよびＯＵＴバーとして出力する。この読み出し動作はＲＥＦＲＥＳＨＮ信号を契機に行うが、たとえば電源投入を契機に読み出しを行うことも可能である。また、前記したプリチャージ動作の際、ノードｎ１およびｎ２の電位は必ずしも一致する必要がない。つまり、プリチャージ動作の途中でも、インバータペアからなるラッチ回路がプリチャージ後にＭＴＪの抵抗値の相違を反映した状態になるようにｎ１およびｎ２の電位が上がっていれば良いので、Ｔｒ２およびＴｒ４がともに十分なオン状態になる電位を実現できる限り、たとえばＴｒ７を抵抗素子等の電流制限素子に置き換えることができる。また、Ｔｒ５とＴｒ６の駆動力を十分に大きくできる場合は、ＳＥＴノードを接地電位に直結することも可能である。
【００５８】
なお、制御信号ＤＡＴＡＧＥＴのＨｉｇｈ状態とＲＥＦＲＥＳＨＮのＬｏｗ状態とを時間的に重ね合わせることができる。重ね合わせの条件として、ＲＥＦＲＥＳＨＮの立上りエッジまでに、ＭＴＪの状態が確定するようになっていることが必要である。
【００５９】
また、ＤＡＴＡＧＥＴのＨｉｇｈ状態とＲＥＦＲＥＳＨＮのＬｏｗ状態は時間的に任意に離すことができる。すなわち、入力データの取り込みタイミングと出力データを有効にするタイミングとを任意に設定することが可能である。これにより、本回路をマスタースレーブタイプのフリップフロップのように動作させることが可能になる。
【００６０】
なお、図４に上記読み出し動作を実際のデバイスに当てはめた場合のシミュレーション結果を示す。縦軸は電圧であり、横軸は時間である。９．０ｎｓの時刻にＲＥＦＲＥＳＨＮ信号をＬｏｗレベルにし始め、約９．５ｎｓでＲＥＦＲＥＳＨＮ信号はほぼＬｏｗレベルに達する。ＯＵＴ（ｎ２電位）およびＯＵＴバー（ｎ１電位）はＲＥＦＲＥＳＨＮ信号に約０．２ｎｓ遅れて変化し、約９．７ｎｓでプリチャージが終了している。ＳＥＴの電位もほぼこの動作に追随する。時刻１１．０ｎｓでＲＥＦＲＥＳＨＮ信号をＨｉｇｈレベルにし始めると、約０．２ｎｓ遅れてＯＵＴ（ｎ２電位）およびＯＵＴバー（ｎ１電位）が低下し始め、約１１．３ｎｓの時点でＯＵＴバー（ｎ１電位）がＨｉｇｈレベルにＯＵＴ（ｎ２電位）がＬｏｗレベルに分かれて１１．７ｎｓには定常状態に達する。なお、このシミュレーションでは、ＲＥＦＲＥＳＨＮの立上り時間、立下り時間を０．５ｎｓとしているが、これらを小さくすることによりさらに回路の動作を速くすることができる。
【００６１】
このように、実際のデバイスに当てはめてみても、本実施の形態の不揮発性ラッチ回路の動作は１ｎｓ以下の遷移時間で完了でき、高速動作を実現できることがわかる。したがって、ロジック回路内のかなりのラッチやフリップフロップを本発明の不揮発性ラッチ回路で置き換えることができる。しかも原理的に電源電圧を遮断しても入力信号の状態はＭＴＪに保持され、電源再投入後にその状態を再現することが可能である。なお、電源再投入時の電源の立ち上がりに伴って、ＭＴＪ素子に記憶された状態がラッチ回路Ｃ１の出力に自動的に反映される。しかし、念のために電源安定後にＲＥＦＲＥＳＨＮのＬｏｗパルスを生成してもよい。
【００６２】
また本実施の形態の不揮発性ラッチ回路では、不揮発性の記憶素子（ＭＴＪ）が各ラッチ回路に各々配置される。このためデコーダ等を用いてメモリセルアレイから情報を読み取る必要はない。つまり、電源遮断前にラッチ状態をメモリセルアレイに書き込む必要がない。そもそも前記した通り、ラッチ動作と完全に同期した状態で情報がＭＴＪに記録されるので、これら情報退避処理を行う必要性が全くない。
【００６３】
また、本実施の形態の不揮発性ラッチ回路では、マスタースレーブラッチとしてラッチのタイミングと出力を有効にするタイミングとを自由に設定できるので、柔軟で効率の良いロック回路の設計が可能になる。
【００６４】
また、本実施の形態のＭＴＪはロジック回路の配線層に形成される。このためＭＴＪを形成する面積的なデメリットは存在せず、高集積化に容易に対応できる。また、ＭＴＪの形成は低温プロセスで実現できるので、ＭＴＪを形成することによるトランジスタの性能低下の心配もない。また、ＭＴＪを形成するための工程負荷も限られたものであり、製造工程上のデメリットも小さい。
【００６５】
また、前記した通り、本実施の形態の不揮発性ラッチ回路に必要な電源電圧はロジック回路の動作に必要なＶｄｄのみである。フラッシュＥＥＰＲＯＭ等に要求される高い電圧は必要ない。
【００６６】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更することが可能である。
【００６７】
たとえば、前記実施の形態では、抵抗素子としてＭＴＪのペアを例示したが、その一方の抵抗のみがスピンバルブ素子であっても良い。図５は抵抗ペアのうち、一方が純抵抗Ｒ、他方がトンネル磁気抵抗素子ＭＴＪである場合を例示した回路図である。この場合、データ書き込み線ＤＷＬを図２に示すようなＵ字型にする必要がない。なお、図５に示す場合は、ＭＴＪの抵抗値変化がＲｈとＲｌの間で変化するとすれば、Ｒｈ＞Ｒ＞Ｒｌの関係を満たす必要がある。ただしＲは純抵抗Ｒの抵抗値である。
【００６８】
また、前記実施の形態では、データ書き込み線ＤＷＬが１本の場合を例示したが、データ書き込み線を複数本で構成しても良い。図６は、データ書き込み線がＤＷＬ１とＤＷＬ２の２本で構成された場合を例示した回路図である。この場合、ＤＷＬ１とＤＷＬ２とは互いに直交させ、あるいは平行に配置して、その合成磁界によってＭＴＪのフリー層を磁化することができる。これにより書き込み電流を小さくすることが可能になる。なお、図示するＴｒ１３、Ｔｒ１４による回路は、ＤＷＬ２に流す書き込み補助電流を生成する回路の例である。この例を図１あるいは図５の例に適用できることは勿論である。また、図６の例に示す複数本のデータ書き込み線を図５の例に適用できることも言うまでもない。
【００６９】
また、信号出力部にバッファを設けること、信号出力がＯＵＴもしくはＯＵＴバーの何れか一方のみでもよいこと、入力信号ＩＮあるいはＩＮバーの一方からインバータを用いて他方の入力信号を生成できること、若干の配線変更とともにｐチャネル型ＭＯＳＦＥＴとｎチャネル型ＭＯＳＦＥＴとを入れ替えたり、ｎチャネル型ＭＯＳＦＥＴの代わりにｐチャネル型ＭＯＳＦＥＴを使用すること、入力信号とＤＡＴＡＧＥＴ信号の単純なＡＮＤ回路によって書込電流生成回路を一時停止する回路とすること等、その他の変更が可能なことは言うまでもない。
【００７０】
また、前記実施の形態では、データ書き込み線ＤＷＬをＭＴＪとは電気的に絶縁した状態で配置した例を説明したが、ＭＴＪに接して形成されても良く、この場合、データ書き込み以外の用途に配線が用いられても構わない。
【００７１】
また、ＭＴＪの記憶状態には「０」または「１」の２値の場合を例示した。磁化の状態に中間値を持たせてもよい。ただし、ＭＴＪ０とＭＴＪ１との抵抗値の大小関係は明確に保持されるものとする。
【００７２】
前記した実施の形態における各部材の材料はあくまでも例示である。所定の性能が達成できる限り他の材料を用いることも可能である。たとえば半導体材料はシリコンに限らず、化合物半導体を用いることも可能である。
【００７３】
【発明の効果】
本願で開示される発明のうち、代表的なものによって得られる効果は、以下の通りである。すなわち、ロジック回路内に不揮発性メモリ回路（ラッチ回路、フリップフロップ回路）を個別に配置することができる。また、本発明の不揮発性ラッチ回路を適用したロジック回路全体の動作速度を損なうことがない。また、不揮発性ラッチ回路の記憶素子にデータを記録するための高い供給電圧は不要である。さらに、突然の電源遮断に対しても電源再投入後の復帰が直ちに行われる不揮発性ラッチ回路を提供できる。また、不揮発性メモリ素子を設けることによる製造工程上の不利益が小さい不揮発性ラッチ回路を提供できる。
【図面の簡単な説明】
【図１】本発明の一実施の形態である不揮発性ラッチ回路の一例を示した回路図である。
【図２】本発明の一実施の形態である不揮発性ラッチ回路の一部を例示した平面図（ａ）および断面図（ｂ）である。
【図３】不揮発性ラッチ回路の動作を説明するためのタイミングの一例を示した図である。
【図４】上記読み出し動作を実際のデバイスに当てはめた場合のシミュレーション結果を示す図である。
【図５】抵抗ペアのうち、一方が純抵抗Ｒ、他方がトンネル磁気抵抗素子ＭＴＪである場合を例示した回路図である。
【図６】データ書き込み線がＤＷＬ１とＤＷＬ２の２本で構成された場合を例示した回路図である。
【符号の説明】
１…半導体基板、２…素子分離領域、３…活性領域、４…ゲート絶縁膜、５…ゲート電極、６…半導体領域、７，９…プラグ、１２…ローカル配線、１３…フリー層、１４…絶縁層、１５…ピン層、１６…反磁性層、Ｃ１…センス・ラッチ回路部、Ｃ２…書込電流生成回路、ＤＡＴＡＧＥＴ…制御信号、ＤＷＬ…データ書き込み線、ＩＮ、ＩＮバー…入力信号、ＩＮＶ１，ＩＮＶ２…インバータ回路、Ｍ１…第１層金属配線、Ｍ２…第２層金属配線、Ｍ３…第３層金属配線、ＭＴＪ０，１…トンネル磁気抵抗素子、ＯＵＴ，ＯＵＴバー…出力信号、Ｒ…純抵抗、ＲＥＦＲＥＳＨＮ…制御信号、Ｔｒ１，３，５，６…ｐチャネル型ＭＯＳＦＥＴ、Ｔｒ２，４，７，８〜１２…ｎチャネル型ＭＯＳＦＥＴ、Ｖｄｄ…電源電圧、Ｖｓｓ…接地電位、ｉ…電流、ｎ１〜４…ノード、ｔ１〜８…時刻。
Claims (8)
- 第１電位に保持される第１電源供給ノードと、
前記第１電位とは相違する第２電位に保持される第２電源供給ノードと、
第１出力信号を生成する第１出力ノードと、
前記第１出力信号とは相違する第２出力信号を生成する第２出力ノードと、
一方の電源端が前記第１電源供給ノードに接続され、入力が前記第１出力ノードに接続され、出力が前記第２出力ノードに接続された第１インバータと、
一方の電源端が前記第１電源供給ノードに接続され、入力が前記第２出力ノードに接続され、出力が前記第１出力ノードに接続された第２インバータと、
一端が前記第１インバータの他方の電源端に接続され、他端が前記第２電源供給ノード側に接続された第１抵抗素子と、
一端が前記第２インバータの他方の電源端に接続され、他端が前記第２電源供給ノード側に接続された第２抵抗素子と、
一方のソースまたはドレイン端が前記第１電源供給ノードに接続され、他方のソースまたはドレイン端が前記第１出力ノードに接続され、その制御端子への制御信号の入力により前記第１出力ノードを前記第１電位の方向にプリチャージする第１トランジスタと、
一方のソースまたはドレイン端が前記第１電源供給ノードに接続され、他方のソースまたはドレイン端が前記第２出力ノードに接続され、その制御端子への制御信号の入力により前記第２出力ノードを前記第１電位の方向にプリチャージする第２トランジスタと、を有し、
前記第１抵抗素子または第２抵抗素子の少なくとも一方の抵抗素子が、ピン層およびフリー層の相対的磁化方向関係によってその抵抗値が変化するスピンバルブ素子であり、前記スピンバルブ素子の抵抗値変化によって前記第１抵抗素子および第２抵抗素子の抵抗値の大小関係が逆転するものであり、
前記第１抵抗素子および前記第２抵抗素子は、前記第１インバータおよび前記第２インバータを構成するトランジスタ、前記第１トランジスタまたは前記第２トランジスタが形成された半導体基板の上層に形成された複数の配線層の間に形成されたものである不揮発性ラッチ回路。 - 前記第１および第２抵抗素子と前記第２電源供給ノードとの間に、前記プリチャージにより前記第１および第２抵抗素子に流れる電流を制限する電流制限素子をさらに有する請求項１記載の不揮発性ラッチ回路。
- 前記電流制限素子は、その制御端子の入力を第２制御信号とする第３トランジスタであり、前記第２制御信号を入力することにより、前記第３トランジスタをオフ状態にするものである請求項２記載の不揮発性ラッチ回路。
- 前記第３トランジスタのオフ期間は、前記第１および第２トランジスタのオン期間を含む、または、一致する請求項３記載の不揮発性ラッチ回路。
- 前記第１および第２抵抗素子は、トンネル磁気抵抗素子である請求項１記載の不揮発性ラッチ回路。
- 前記第１抵抗素子または第２抵抗素子の何れか一方の抵抗素子はトンネル磁気抵抗素子であり、他方の抵抗素子は固定抵抗値の抵抗素子である請求項１記載の不揮発性ラッチ回路。
- 前記トンネル磁気抵抗素子のフリー層は、単一または複数のデータ書き込み線を流れる電流により生成される磁界または合成磁界に応じて磁化される請求項５または６記載の不揮発性ラッチ回路。
- 前記データ書き込み線を流れる前記電流は、第３制御信号を制御入力とする第４トランジスタによってオンまたはオフにされる請求項７記載の不揮発性ラッチ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001358222A JP3834787B2 (ja) | 2001-11-22 | 2001-11-22 | 不揮発性ラッチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001358222A JP3834787B2 (ja) | 2001-11-22 | 2001-11-22 | 不揮発性ラッチ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003157671A JP2003157671A (ja) | 2003-05-30 |
| JP3834787B2 true JP3834787B2 (ja) | 2006-10-18 |
Family
ID=19169431
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001358222A Expired - Fee Related JP3834787B2 (ja) | 2001-11-22 | 2001-11-22 | 不揮発性ラッチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3834787B2 (ja) |
Families Citing this family (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4159095B2 (ja) | 2003-12-03 | 2008-10-01 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 磁気記憶装置 |
| JP4231887B2 (ja) | 2006-09-28 | 2009-03-04 | 株式会社東芝 | 不揮発ラッチ回路および不揮発性フリップフロップ回路 |
| JP2009059884A (ja) * | 2007-08-31 | 2009-03-19 | Tokyo Institute Of Technology | 電子回路 |
| JP5201487B2 (ja) | 2007-12-06 | 2013-06-05 | 日本電気株式会社 | 不揮発性ラッチ回路 |
| WO2009078242A1 (ja) | 2007-12-14 | 2009-06-25 | Nec Corporation | 不揮発性ラッチ回路及びそれを用いた論理回路 |
| WO2010007173A1 (en) * | 2008-07-17 | 2010-01-21 | Universite Paris Sud (Paris 11) | A new sense amplifier circuit |
| US8218349B2 (en) * | 2009-05-26 | 2012-07-10 | Crocus Technology Sa | Non-volatile logic devices using magnetic tunnel junctions |
| KR101611416B1 (ko) | 2009-12-09 | 2016-04-12 | 삼성전자주식회사 | 비휘발성 논리 회로, 상기 비휘발성 논리 회로를 포함하는 집적 회로 및 상기 집적 회로의 동작 방법 |
| FR2970589B1 (fr) | 2011-01-19 | 2013-02-15 | Centre Nat Rech Scient | Cellule mémoire volatile/non volatile |
| FR2970592B1 (fr) | 2011-01-19 | 2013-02-15 | Centre Nat Rech Scient | Cellule mémoire volatile/non volatile programmable |
| FR2970593B1 (fr) | 2011-01-19 | 2013-08-02 | Centre Nat Rech Scient | Cellule mémoire volatile/non volatile compacte |
| WO2012098897A1 (ja) * | 2011-01-20 | 2012-07-26 | パナソニック株式会社 | 不揮発性ラッチ回路および不揮発性フリップフロップ回路 |
| JP5075294B2 (ja) | 2011-02-07 | 2012-11-21 | パナソニック株式会社 | 不揮発性ラッチ回路、不揮発性フリップフロップ回路および不揮発性信号処理装置 |
| FR2976711B1 (fr) | 2011-06-15 | 2014-01-31 | Centre Nat Rech Scient | Cellule memoire avec memorisation volatile et non volatile |
| FR2976712B1 (fr) | 2011-06-15 | 2014-01-31 | Centre Nat Rech Scient | Element de memoire non-volatile |
| JP5597169B2 (ja) * | 2011-07-28 | 2014-10-01 | 株式会社東芝 | 半導体集積回路、プロセッサ |
| WO2013047213A1 (ja) * | 2011-09-27 | 2013-04-04 | 日本電気株式会社 | 不揮発抵抗ネットワーク集合体、および、それを用いた障害耐性を高めた不揮発論理ゲート |
| US8792268B2 (en) | 2011-11-22 | 2014-07-29 | Panasonic Corporation | Nonvolatile latch circuit, nonvolatile flip-flop circuit, and nonvolatile signal processing device |
| WO2013187193A1 (ja) * | 2012-06-11 | 2013-12-19 | 日本電気株式会社 | 不揮発性論理ゲート素子 |
| FR3004576B1 (fr) | 2013-04-15 | 2019-11-29 | Commissariat A L'energie Atomique Et Aux Energies Alternatives | Cellule memoire avec memorisation de donnees non volatile |
| FR3004577A1 (ja) | 2013-04-15 | 2014-10-17 | Commissariat Energie Atomique | |
| FR3008219B1 (fr) | 2013-07-05 | 2016-12-09 | Commissariat Energie Atomique | Dispositif a memoire non volatile |
| JP6555256B2 (ja) * | 2014-05-27 | 2019-08-07 | 日本電気株式会社 | 磁性体素子とその初期化方法および半導体集積回路 |
-
2001
- 2001-11-22 JP JP2001358222A patent/JP3834787B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2003157671A (ja) | 2003-05-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3834787B2 (ja) | 不揮発性ラッチ回路 | |
| TWI445000B (zh) | Semiconductor device | |
| US6359805B1 (en) | Thin film magnetic memory device capable of easily controlling a data write current | |
| US7200037B2 (en) | Spin-injection FET | |
| KR100654266B1 (ko) | 자기 터널 접합부를 갖는 박막 자성체 기억 장치 | |
| TW518597B (en) | MRAM-arrangement | |
| JP5010700B2 (ja) | 半導体集積回路 | |
| US6873561B2 (en) | Semiconductor memory device operating with low current consumption | |
| US6573586B2 (en) | Semiconductor device | |
| US20050094449A1 (en) | Thin-film magnetic memory device executing data writing with data write magnetic fields in two directions | |
| JP4435207B2 (ja) | 磁気ランダムアクセスメモリ | |
| JP5733575B2 (ja) | 半導体記憶装置 | |
| JP2005243059A (ja) | 半導体集積回路 | |
| US6788571B2 (en) | Thin film magnetic memory device having an access element shared by a plurality of memory cells | |
| JP2006344258A (ja) | 磁気ランダムアクセスメモリ | |
| US6822897B2 (en) | Thin film magnetic memory device selecting access to a memory cell by a transistor of a small gate capacitance | |
| JP3864248B2 (ja) | 半導体装置 | |
| JP2010003850A (ja) | 磁気素子及び集積回路並びに磁気ランダムアクセスメモリ | |
| JP2005340300A (ja) | 磁気メモリ装置及びその製造方法 | |
| JP2002170937A (ja) | 半導体記憶装置及びその駆動方法 | |
| JP2002334573A (ja) | 磁気メモリ及びその書き込み方法 | |
| JP2013211762A (ja) | 不揮発性集積回路 | |
| JP4726169B2 (ja) | 磁気メモリ及びその駆動方法 | |
| JPWO2007049353A1 (ja) | 磁気メモリ装置及びその書き込み方法 | |
| KR100884301B1 (ko) | 자기 메모리 장치 및 그 판독 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20051019 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20060119 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20060124 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060419 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060712 |
|
| RD14 | Notification of resignation of power of sub attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7434 Effective date: 20060718 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060714 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100804 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110804 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120804 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130804 Year of fee payment: 7 |
|
| LAPS | Cancellation because of no payment of annual fees |