JP5201487B2 - 不揮発性ラッチ回路 - Google Patents

Description

本発明は、不揮発性ラッチ回路に関し、特に、ＭＴＪ（Ｍａｇｎｅｔｉｃ Ｔｕｎｎｅｌ Ｊｕｎｃｔｉｏｎ）素子が記憶素子として導入されている不揮発性ラッチ回路に関する。

大規模集積回路（ＬＳＩ）には、多数の論理回路が使用されている。ＬＳＩに使用されている論理回路は、デジタル論理値を処理するために用いられ、インバータやＮＡＮＤ、ＮＯＲゲートに代表される論理ゲートと、デジタル論理値を一時的に保持、保存するために用いられる双安定論理回路に大別される。双安定論理回路は、多種のラッチ回路や、それらを組み合わせた多種のフリップフロップ回路に代表される。典型的なＬＳＩにおいては、多数の論理ゲートと双安定論理回路とが組み合わせられて内蔵され、さらにランダムアクセスメモリ（ＲＡＭ）やリードオンリーメモリ（ＲＯＭ）等のメモリコアも同時に内蔵されることが増えてきた。

近年のＬＳＩにおいては、製造プロセスの微細技術の進展により、莫大な数の論理回路が集積されるようになり、高速化による動作電力の増大やリーク電流に代表されるスタンバイ電力の増大が問題となっている。その解決方法の一つとして、使用されていない回路ブロックへの電源供給、あるいは、ＬＳＩ全体の電源供給を停止する方法が一般的に知られている。しかし、データの初期値や中間処理値、処理後のデータが消失してしまうため、電源停止の直前に処理データを不揮発性のストレージデバイスに転送する手順が必要となる。これは、電源制御を複雑化させ、且つ、システムの部品コストを増加させてしまう。また、落雷による停電や不慮の事故等による電源の瞬停では処理データの転送手順が適切に実行できない可能性がある。また、ラッチ回路やフリップフロップにおいては、その初期値が不定であるため、電源投入時に論理回路の初期化動作が必要となり、システムの起動が遅くなる欠点があった。

この課題を解決するため、電源供給停止後もラッチ回路やフリップフロップの状態を保持できる回路的工夫が提案されている。例えば、特開平０５−２１８８５０号公報では、電源スイッチを介した仮想電源を用いたフリップフロップ回路が提案されている。このフリップフロップ回路は、動作時に電源スイッチがオン状態にされ、フリップフロップが主電源と仮想電源の両方で動作して高速性を維持する。スタンバイ時は、電源スイッチをオフ状態にして仮想電源が遮断され、主電源でフリップフロップの状態を保持しつつ電力の削減が期待できる。

電源スイッチや仮想電源を利用したラッチ、あるいはフリップフロップによると、メモリ素子のための特殊な製造プロセスが不要であるが、主電源は停止されないため、ゲートリーク電流やサブスレッショルドリーク電流の増大を防ぐためにしきい値電圧の高いトランジスタを使用する必要がある。また、主電源線、仮想電源線、接地線の３つの電源線が必要なためレイアウトが複雑化し、自動レイアウトツールによる設計が困難である。従って、設計コストが増大する問題がある。

他のアプローチとして、フリップフロップと不揮発性メモリ素子とを組み合わせて、上記課題を解決する方法も提案されている。例えば、特開２００４−８８４６９号公報では、フリップフロップの状態を強誘電体キャパシタに記憶する回路が提案されている。これは、フリップフロップに用いられるインバータの出力に強誘電体キャパシタを接続されており、書き込み手段を別に設ける必要がない。

強誘電体キャパシタを利用したラッチでは、強誘電体キャパシタが製造時に高温プロセスを必要とするため、配線層に積層することが難しい。そのため、フリップフロップのセル面積が増大してしまう。また、ストア動作時に、フリップフロップに用いられる各々のインバータの負荷容量が増大する。また、強誘電体キャパシタへの書き込み時間は数１０ナノ秒かかってしまうため、動作速度が低下してしまう。さらに、強誘電体キャパシタの一方の端子に低インピーダンスのプレート線を配線する必要があるため、自動レイアウトツールによる設計が困難になる可能性がある。

更に他のアプローチとして、特表２００２−５１１６３１号公報、特開２００３−１５７６７１号公報、特開２００４−２０６８３５号公報には、ラッチの状態をＭＴＪ素子に記憶するラッチ回路が提案されている。このラッチ回路では、ラッチを構成するインバータと電源の間にＭＴＪ素子が挿入され、更に、ラッチの状態をＭＴＪ素子にストアするための書き込み手段が設けられている。ＭＴＪ素子の書き換え回数は実質的に無限大（１０^１５乗回以上）と言われており、常時のストア動作が可能となる。また、書き込み時間が数ナノ秒以下と高速であることも利点である。また、ＭＴＪ素子は配線プロセスの過程で成膜されるため、ＭＴＪ素子をトランジスタの真上に積層することが可能である。従って、セルレイアウト面積のオーバヘッドを抑制できる可能性がある。

上述の特許文献に開示されたラッチ回路は、ＭＴＪ素子の真下、あるいは真上に位置する配線層に磁化反転電流を流し、その磁化反転電流が発生する磁場によるＭＴＪ素子の磁化方向を反転させて書き込みを行う。しかしながら、当該ラッチ回路では、この磁化反転が磁場を発生する効率が低く、大きな磁化反転電流（典型的には数ｍＡ）が必要である。従って、磁化反転電流を供給する回路に用いられるトランジスタのサイズが大きくなり、ラッチ回路のセル面積の増加が免れない。

従って、本発明の目的は、磁気抵抗素子を備える不揮発性ラッチ回路の磁化反転電流を低減するための技術を提供することにある。

本発明の一の観点においては、不揮発性ラッチ回路が、１ビットのデータを保持するようにクロスカップルされた第１及び第２インバータと、それぞれが、第１乃至第３端子を有する第１及び第２磁気抵抗素子と、該１ビットのデータに応答して、第１及び第２磁気抵抗素子の磁化状態を変化させる磁化反転電流を供給するように構成された電流供給回路部とを具備する。第１インバータの電源端子は第１磁気抵抗素子の第１端子に接続され、第２インバータの電源端子は第２磁気抵抗素子の第１端子に接続されている。電流供給回路部は、第１及び第２磁気抵抗素子の第２端子に磁化反転電流を供給するように構成されている。第１の磁気抵抗素子の第３端子と、第２磁気抵抗素子の第３端子が電気的に接続されている。

本発明によれば、磁気抵抗素子を備える不揮発性ラッチ回路の磁化反転電流を低減することができる。

図１は、本発明の第１実施例の不揮発性ラッチ回路の構成を示す回路図である。 図２Ａは、ＭＴＪ素子の構成の例を示す断面図である。 図２Ｂは、図２ＡのＭＴＪ素子の構成を示す平面図である。 図２Ｃは、ＭＴＪ素子の構成の他の例を示す断面図である。 図３Ａは、ＭＴＪ素子の構成の更に他の例を示す断面図である。 図３Ｂは、図３ＡのＭＴＪ素子の構成を示す断面図である。 図４は、第１実施例の不揮発性ラッチ回路の等価回路図である。 図５は、第１実施例の不揮発性ラッチ回路の動作を示すタイミング・チャートである。 図６は、本発明の第１実施例の不揮発性ラッチ回路の他の構成を示す回路図である。 図７は、本発明の第１実施例の不揮発性ラッチ回路の更に他の構成を示す回路図である。 図８は、本発明の第２実施例の不揮発性Ｄフリップフロップ回路の構成を示す回路図である。 図９は、第２実施例の不揮発性Ｄフリップフロップ回路の動作を示すタイミング・チャートである。

（第１実施例）
図１は、本発明の第１実施例の不揮発性ラッチ回路１の基本構成図を示す。不揮発性ラッチ回路１は、２つのＭＴＪ素子Ｊｔ、Ｊｎと、ＮＭＯＳトランジスタＭ１、Ｍ２、Ｍ４、Ｍ６、Ｍ７と、ＰＭＯＳトランジスタＭ３、Ｍ５と、ＮＯＲゲートＮＲ１、ＮＲ２と、インバータＩＶ３、ＩＶ４とを備えている。

ＭＴＪ素子Ｊｔ、Ｊｎは、不揮発性ラッチ回路１への電源供給が行われないときに不揮発性ラッチ回路１のデータを記憶するために使用される。本実施例では、ＭＴＪ素子Ｊｔ、Ｊｎは、３端子素子として構成されている。具体的には、ＭＴＪ素子Ｊｔは、上部端子ｎ２と、２つの下部端子ｎ３、ｎ４とを備えており、ＭＴＪ素子Ｊｎは、上部端子／ｎ２と、２つの下部端子ｎ３’、ｎ４’とを備えている。ＭＴＪ素子Ｊｔ、Ｊｎの下部端子ｎ４、ｎ４’は、配線を介して接続されている。後述されるように、ＭＴＪ素子Ｊｔに形成されているＭＴＪを通過するトンネル電流Ｉｔは、上部端子ｎ２から下部端子ｎ３に流され、ＭＴＪ素子Ｊｎに形成されているＭＴＪを通過するトンネル電流／Ｉｔは、上部端子／ｎ２から下部端子ｎ３’に流される。一方、磁化反転電流Ｉｗは、ＭＴＪ素子Ｊｔの下部端子ｎ３と、ＭＴＪ素子Ｊｔの下部端子ｎ３’の間で流される。

ＭＯＳトランジスタＭ３〜Ｍ６は、クロスカップルされた（即ち、一方の出力が他方の入力に接続された）２つのインバータＩＶ１、ＩＶ２を構成している。この２つのインバータＩＶ１、ＩＶ２により、ラッチが構成されている。インバータＩＶ１、ＩＶ２の電源側の電源端子（即ち、ＰＭＯＳトランジスタＭ３、Ｍ５のソース）は、電源電位Ｖｄｄを有する電源線に接続されている。一方、インバータＩＶ１、ＩＶ２の接地側の電源端子（即ち、ＮＭＯＳトランジスタＭ４、Ｍ６のソース）は、それぞれ、ＭＴＪ素子Ｊｔ、Ｊｎの上部端子ｎ２、／ｎ２に接続されている。ＰＭＯＳトランジスタＭ３及びＮＭＯＳトランジスタＭ４のドレインは、ノードｎ１に接続されており、ＰＭＯＳトランジスタＭ５及びＮＭＯＳトランジスタＭ６のドレインは、ノード／ｎ１に接続されている。更に、ノードｎ１は、ＰＭＯＳトランジスタＭ５、ＮＭＯＳトランジスタＭ６のゲートに共通に接続され、ノード／ｎ１は、ＰＭＯＳトランジスタＭ３、ＮＭＯＳトランジスタＭ４のゲートに共通に接続されている。ノードｎ１は、インバータＩＶ１の出力として機能すると共に、インバータＩＶ２の入力としても機能する。同様に、ノード／ｎ１は、インバータＩＶ２の出力として機能すると共に、インバータＩＶ１の入力としても機能する。

ＮＭＯＳトランジスタＭ７は、インバータＩＶ１、ＩＶ２の出力（即ち、ノードｎ１、／ｎ１）の間に接続されており、リコール・イネーブル信号ＲＥに応じて、インバータＩＶ１、ＩＶ２の出力を短絡する。リコール・イネーブル信号ＲＥが活性化されると（即ち、ハイレベルにプルアップされると）、ノードｎ１、／ｎ１が電気的に接続される。一方、リコール・イネーブル信号ＲＥが非活性化されるとノードｎ１、／ｎ１が電気的に切り離される。

ＮＯＲゲートＮＲ１、ＮＲ２は、ＭＴＪ素子Ｊｔ、Ｊｎに相補のデータを書き込む磁化反転電流Ｉｗを供給するための電流供給回路部として機能する。詳細には、ＮＯＲゲートＮＲ１は、インバータＩＶ１のノードｎ１に接続された第１の入力と、ストア・イネーブル信号／ＷＥを受け取る第２の入力とを有しており、ＮＯＲゲートＮＲ１の出力は、ＭＴＪ素子Ｊｔの下部端子ｎ３に接続されている。同様に、ＮＯＲゲートＮＲ２は、インバータＩＶ２のノード／ｎ１に接続された第１の入力と、ストア・イネーブル信号／ＷＥを受け取る第２の入力とを有しており、ＮＯＲゲートＮＲ２の出力は、ＭＴＪ素子Ｊｎの下部端子ｎ３に接続されている。ストア・イネーブル信号／ＷＥが活性化されると（即ち、”Ｌｏｗ”レベルにプルダウンされると）、ＮＯＲゲートＮＲ１、ＮＲ２は、ノードｎ１、／ｎ１に保持されているデータに応答して、その一方の出力がＨｉｇｈレベルに、他方の出力がＬｏｗレベルになる。これにより、ノードｎ１、／ｎ１に保持されているデータに応じた向きに磁化反転電流Ｉｗが流れ、ＭＴＪ素子Ｊｔ、Ｊｎに相補のデータが書き込まれる。

ＮＭＯＳトランジスタＭ１、Ｍ２は、インバータＩＶ１、ＩＶ２からなるラッチに入力データＤ、／Ｄを供給し、ラッチに書き込まれたデータを書き換える役割をする。ここで入力データＤ、／Ｄは、互いに相補のデータである。詳細には、ＮＭＯＳトランジスタＭ１は、クロック信号ＣＬＫを受け取るゲートと、ノードｎ１に接続された第１のソース／ドレインと、入力データＤを受け取る第２のソース／ドレインとを有している。同様に、ＮＭＯＳトランジスタＭ２は、クロック信号ＣＬＫを受け取るゲートと、ノード／ｎ１に接続された第１のソース／ドレインと、入力データ／Ｄを受け取る第２のソース／ドレインとを有している。

インバータＩＶ３、ＩＶ４は、外部に出力データＱ、／Ｑを出力する役割をする。ここで出力データＱ、／Ｑは、互いに相補のデータである。詳細には、インバータＩＶ３は、その入力がインバータＩＶ１のノードｎ１に接続されており、その出力から出力データＱを出力する。一方、インバータＩＶ４は、その入力がインバータＩＶ２のノード／ｎ１に接続されており、その出力から出力データ／Ｑを出力する。

図２Ａは、ＭＴＪ素子Ｊｔ、Ｊｎの構成の一例を示す断面図であり、図２Ｂは、その平面図である。図２Ａ、図２ＢのＭＴＪ素子Ｊｔ、Ｊｎは、磁化反転電流Ｉｗが発生する磁場により磁化自由層の磁化状態を反転させる構成を有している。一実施例では、図２Ａの断面図に示されているように、ＭＴＪ素子Ｊｔ、Ｊｎは、導電層１１と、磁化固定層１２と、トンネルバリア層１３と、磁化自由層１４とを備えて構成される。磁化固定層１２は、導電層１１の上面に直接に形成され、トンネルバリア層１３は、磁化固定層１２の上面に形成されている。磁化自由層１４は、トンネルバリア層１３の上面に形成されている。磁化固定層１２は、磁化が固定された強磁性体膜で形成され、磁化自由層１４は、磁化が反転可能な強磁性体膜で形成されている。ＭＴＪ素子Ｊｔ、Ｊｎの下部端子ｎ３、ｎ３’は、導電層１１の一方の端の付近に設けられ、下部端子ｎ４、ｎ４’は、導電層１１の他方の端の付近に設けられている。一方、ＭＴＪ素子Ｊｔ、Ｊｎの上部端子ｎ２、／ｎ２は、磁化自由層１４の上面に設けられている。下部端子ｎ３、ｎ３’、ｎ４、ｎ４’、及び上部端子ｎ２、／ｎ２は、典型的には、ビアコンタクトとして形成される。図２Ｂに示されているように、磁化固定層１２及び磁化自由層１４の容易軸の方向は、Ｘ軸方向（導電層１１の延伸方向）から４５°傾けられている。ただし、磁化固定層１２及び磁化自由層１４の容易軸の方向は、Ｘ軸方向と平行でない限り自由に選択できることに留意されたい。磁化固定層１２及び磁化自由層１４の容易軸の方向と、Ｘ軸方向がなす角度は、例えば、３０°、４５°、６０°、９０°に設定され得る。図２Ｂでは、磁化固定層１２の磁化が＋Ｘ方向、＋Ｙ方向のいずれにも４５°をなす方向（右上方向）に向けられているとして示されている。

図２Ａ、図２Ｂの構成のＭＴＪ素子Ｊｔ、Ｊｎでは、磁化反転電流Ｉｗが導電層１１に＋Ｘ方向に流されると、磁化自由層１４に＋Ｙ方向に磁界が印加される。これにより、磁化固定層１２及び磁化自由層１４の磁化方向が平行になり、ＭＴＪ素子Ｊｔ、Ｊｎは低抵抗状態（データ”０”）になる。一方、磁化反転電流Ｉｗが導電層１１に−Ｘ方向に流されると、磁化自由層１４に−Ｙ方向に磁界が印加される。これにより、磁化固定層１２及び磁化自由層１４の磁化方向が反平行になり、ＭＴＪ素子Ｊｔ、Ｊｎは高抵抗状態（データ”１”）になる。図２Ａ、図２Ｂの構成によれば、導電層１１と磁化自由層１４との距離を極めて小さく（例えば、数１０ｎｍ）に小さくできるので、磁化反転電流Ｉｗを低減する、例えば、１ｍＡ以下にすることができる。

図２Ｃに示されているように、導電層１１の上面に磁化自由層１４が直接に積層され、磁化自由層１４の上面にトンネルバリア層１３が積層され、トンネルバリア層１３の上面に磁化固定層１２が積層されることも可能である。このような構成によれば、導電層１１と磁化自由層１４の距離を限界まで近づけられるため、磁化反転電流Ｉｗを更に低減することができる。

図３Ａは、ＭＴＪ素子Ｊｔ、Ｊｎの構成の他の例を示す断面図であり、図３Ｂは、その平面図である。図３Ａ、図３ＢのＭＴＪ素子Ｊｔ、Ｊｎは、磁化反転電流の電子に与えられたスピンによって磁化自由層の磁化を反転させる磁壁移動型のＭＴＪ素子として構成されている。

一実施例では図３Ａに示されているように、ＭＴＪ素子Ｊｔ、Ｊｎは、スピン源２１ａ、２１ｂと、磁化自由層２２と、トンネルバリア層２３と、磁化固定層２４とを備えて構成されている。スピン源２１ａ、２１ｂは、磁化自由層２２の両端付近の下面に接合されている。トンネルバリア層２３は、磁化自由層２２の上面に積層され、磁化固定層２４はトンネルバリア層２３の上面に積層されている。スピン源２１ａ、２１ｂ、磁化自由層２２、磁化固定層２４は、いずれも、その磁化方向が垂直方向（Ｚ軸方向）である。磁化固定層２４の磁化は＋Ｚ方向に固定される。スピン源２１ａの磁化は−Ｚ方向に固定され、スピン源２１ｂの磁化は＋Ｚ方向に固定されている。磁化自由層２２は、スピン源２１ａとスピン源２１ｂの間に発生する磁壁２７を境界として磁化が上方向に向く領域と下方向に向く領域とに分かれる。

図３Ａ、図３ＢのＭＴＪ素子Ｊｔ、Ｊｎでは、磁化反転電流Ｉｗを＋Ｘ方向に流すと、スピン源２１ｂによってスピン偏極された電子が磁化自由層２２に注入される。この注入されたスピン偏極電子のスピントルク作用によって磁壁２７が−Ｘ方向に移動し、スピン源２１ａの近傍に到達する。その結果、磁化固定層２４直下における磁化自由層２２の磁化方向は磁化固定層２４と平行になり、ＭＴＪ素子Ｊｔ、Ｊｎは低抵抗状態（データ“０”）となる。一方、磁化反転電流Ｉｗを−Ｘ方向に流すと、スピン源２１ａ近傍にあった磁壁２７が＋Ｘ方向へ移動し、スピン源２１ｂの近傍に到達する。その結果、磁化固定層２４直下における磁化自由層２２の磁化方向は磁化固定層２４と反平行になり、ＭＴＪ素子Ｊｔ、Ｊｎは高抵抗状態（データ“１”）となる。

図３Ａ、図３ＢのＭＴＪ素子の構成によると、磁化反転電流Ｉｗを数１００μＡ程度に低減でき、その結果、電流供給回路部（本実施例では、ＮＯＲゲートＮＲ１、ＮＲ２）の面積オーバヘッドを抑制できる。

以下では、第１実施例の不揮発性ラッチ回路１の動作を詳細に説明する。図４は、図１に示した第１実施例の不揮発性ラッチ回路１の等価回路を示す図であり、図４では、ＭＴＪ素子Ｊｔ、Ｊｎは可変抵抗として図示されている。以下、図４とその動作タイミング・チャートを示した図５を用いて、第１実施例の不揮発性ラッチ回路１の動作を説明する。

図５を参照して、通常のラッチ動作が行われる場合（図５のサイクルＴ_１）、ストア・イネーブル信号（／ＷＥ）は非活性化される、即ち、ハイレベルにプルアップされる。ＭＴＪ素子Ｊｔ、Ｊｎの下部端子ｎ３、ｎ３’はＮＯＲゲートＮＲ１、ＮＲ２のＮＭＯＳトランジスタ（プルダウントランジスタ）を介して接地される。また、リコール・イネーブル信号ＲＥも非活性化され（即ち、ローレベルにプルダウンされ）、ＮＭＯＳトランジスタＭ７がオフ状態にされる。クロック信号ＣＬＫがハイレベルにプルアップされると、ＮＭＯＳトランジスタＭ１、Ｍ２がオン状態となってノードｎ１、／ｎ１の保持データが入力データＤ、／Ｄに書き換えられ、そのまま出力データＱ、／Ｑとして出力される（スルー動作）。この時、ＭＴＪ素子Ｊｔ、Ｊｎの上部端子ｎ２、／ｎ２は接地電位とほぼ同電位である。クロック信号ＣＬＫがローレベルになると、ＮＭＯＳトランジスタＭ１、Ｍ２がオフ状態となり、クロスカップルされたインバータＩＶ１、ＩＶ２の作用により、データが保持される（保持動作）。第１実施例の不揮発性ラッチ回路１は、原理的には、通常のラッチ回路よりもＭＴＪ素子Ｊｔ、Ｊｎの抵抗が増加するため動作速度が劣化する。しかしながら、ＭＴＪ素子Ｊｔ、Ｊｎの抵抗値をＮＭＯＳトランジスタＭ４、Ｍ６のオン抵抗よりも小さい抵抗値（数１００Ω〜数ｋΩ程度）に設定すれば、その影響は低減できる。すなわち、第１実施例の不揮発性ラッチ回路１は、一般的なラッチ回路とほぼ同性能で動作させることが可能である。

ストア動作時（図５のサイクルＴ_２、Ｔ_３）では、ストア・イネーブル信号／ＷＥが活性化される、即ち、ローレベルにされる。ストア・イネーブル信号／ＷＥの活性化に応答して、電流供給回路部として機能するＮＯＲゲートＮＲ１、ＮＲ２は、磁化反転電流ＩｗをＭＴＪ素子Ｊｔの下部端子ｎ３と、ＭＴＪ素子Ｊｎの下部端子ｎ３’の間に供給し、ＭＴＪ素子Ｊｔ、Ｊｎの磁化状態を変更する。磁化反転電流Ｉｗの向きは、ノードｎ１、／ｎ１の保持データに応じて決定される。例えば、ノードｎ１がハイレベル、ノード／ｎ１がローレベルの時、ＭＴＪ素子Ｊｎの下部端子ｎ３’からＭＴＪ素子Ｊｔの下部端子ｎ３に向けて磁化反転電流Ｉｗが流れ、ＭＴＪ素子Ｊｔが高抵抗状態（Ｒｈｉｇｈ）、ＭＴＪ素子Ｊｎが低抵抗状態（Ｒｌｏｗ）となるようにそれぞれの磁化自由層の磁化方向が設定される。一方、ノードｎ１がローレベル、ノード／ｎ１がハイレベルの時、ＭＴＪ素子Ｊｔの下部端子ｎ３からＭＴＪ素子Ｊｎの下部端子ｎ３’に向けて磁化反転電流Ｉｗが流れ、ＭＴＪ素子Ｊｔが低抵抗状態、ＭＴＪ素子Ｊｔが高抵抗状態となるようにそれぞれの磁化自由層の磁化方向が設定される。磁化反転電流Ｉｗが供給されている時、下部端子ｎ３、ｎ３’は一時的に接地電圧よりも高い電圧になるが、その電圧上昇をインバータＩＶ１、ＩＶ２の静的ノイズマージン以下にすることは容易に可能である。例えば、一般的なＮＯＲゲートは出力ノードと電源側の電源端子との間に直列に接続された２つのＰＭＯＳトランジスタと、出力ノードと接地側の電源端子との間に並列に接続された２つのＮＭＯＳトランジスタで構成される。ストア動作時は、ＮＯＲゲートＮＲ１、ＮＲ２の一方のＮＯＲゲートの直列接続ＰＭＯＳトランジスタと、他方のＮＯＲゲートの並列接続ＮＭＯＳトランジスタが同時にオン状態となっている。直列接続ＰＭＯＳトランジスタのオン抵抗は並列接続ＮＭＯＳトランジスタのオン抵抗よりも５〜６倍に高くなるため、ＭＴＪ素子Ｊｔの下部端子ｎ３と、ＭＴＪ素子Ｊｎの下部端子ｎ３’の電位はＶｄｄ／５程度以下にできる。従って、ラッチとして機能するクロスカップルのインバータＩＶ１、ＩＶ２は、ノードｎ１と／ｎ１に保持されているデータをそのまま保持できる。

図５において、ストア・イネーブル信号／ＷＥは、クロック信号ＣＬＫの立ち下がり時（即ち、保持動作時）に活性化されていることに留意されたい。このようなタイミングで磁化反転電流Ｉｗを供給することで、ラッチされたデータが変化しないのでＭＴＪ素子Ｊｔ、Ｊｎの磁化を所望の方向に確実に設定することができる。しかし、ストア・イネーブル信号／ＷＥの活性化タイミングは図５に図示されているタイミングに限定されず、任意である。例えば、クロック信号ＣＬＫの立ち上がり時、すなわち、不揮発性ラッチ回路１がスルー動作しているタイミングでＭＴＪ素子Ｊｔ、Ｊｎに磁化反転電流Ｉｗを供給することも可能である。

リコール動作時（サイクルＴ_４）では、クロック信号（ＣＬＫ）をローレベルにした状態で、リコール・イネーブル信号（ＲＥ）を活性化（ハイレベル）され、ＮＭＯＳトランジスタＭ７がオン状態、すなわち、クロスカップルされたインバータＩＶ１、ＩＶ２の入出力が互いに短絡される。この時、ノードｎ１、／ｎ１の電位は、電源電位Ｖｄｄと接地電位の中間の電位となる。ノードｎ１、／ｎ１の電位Ｖ（ｎ１）、Ｖ（／ｎ１）は、ＭＴＪ素子Ｊｔ、Ｊｎの抵抗値尾（即ち、磁化状態）に応じて以下のように変化する。
（ｉ）ＭＴＪ素子Ｊｔが高抵抗状態、Ｊｎが低抵抗状態の時
Ｖ（ｎ１）＞Ｖ（／ｎ１） ・・・（１）
（ｉｉ）Ｊｔが低抵抗状態、Ｊｎが高抵抗状態の時
Ｖ（ｎ１）＜Ｖ（／ｎ１） （２）
従って、ＭＴＪ素子Ｊｔ、Ｊｎの磁化状態として保存された１ビットのデータを相補の電圧としてノードｎ１、／ｎ１に呼び出すことができる。リコール・イネーブル信号ＲＥをローレベルにすると、ＮＭＯＳトランジスタＭ７はオフ状態となり、ノードｎ１、／ｎ１の電位差は、クロスカップルされたインバータＩＶ１、ＩＶ２の正転増幅作用により論理振幅まで増幅される。即ち、ノードｎ１、／ｎ１の一方がハイレベルに、他方がローレベルになる。以上説明したリコール動作は多くの場合、電源投入時に実行される。これにより、ＭＴＪ素子Ｊｔ、Ｊｎに保存した１ビットのデータがインバータＩＶ１、ＩＶ２で構成されるラッチへ転送され、電源遮断直前の状態を呼び出すことが可能となる。

本実施例の不揮発性ラッチ回路１の一つの特徴は、ＭＴＪ素子Ｊｔ、Ｊｎの下部端子ｎ４、ｎ４’が配線によって接続された回路構成にある。このような構成によれば、ＭＴＪ素子Ｊｔ、Ｊｎの下部端子ｎ３、ｎ３’に接続される配線、及び、下部端子ｎ４、ｎ４’を接続する配線が、ノードｎ１、／ｎ１をプルダウンする電源線（接地線）、及び、磁化反転電流Ｉｗを流すための配線として兼用される。図４の回路構成では、ＭＴＪ素子Ｊｔ、Ｊｎの下部端子ｎ３、ｎ３’に接続される配線、及び、下部端子ｎ４、ｎ４’を接続する配線は、ストア動作が行われないときには接地され、ストア動作が行われ、磁化反転電流Ｉｗが流されるときには、接地電位に近い電位（例えば、０．１Ｖ程度）になる。従って、いずれの場合においても、インバータＩＶ１、ＩＶ２は、ラッチとして正常に機能する。その一方で、磁化反転電流Ｉｗが流される導体をＭＴＪ素子Ｊｔ、Ｊｎに組み込むことが可能になる。従って、磁化反転電流Ｉｗが流される導体とＭＴＪ素子Ｊｔ、Ｊｎの磁化自由層との距離を限界まで近づけることができ、磁化反転電流Ｉｗを低減することができる。これにより、磁化反転電流Ｉｗを供給する電流供給回路部（本実施例では、ＮＯＲゲートＮＲ１、ＮＲ２）を構成するトランジスタのサイズを低減し、面積オーバヘッドを有効に軽減することができる。

不揮発性ラッチ回路１の回路構成は、図４に示したものに限定されない。例えば、図６は、磁化反転電流Ｉｗを供給する電流供給回路部をインバータＩＶ５、ＩＶ６と、電流スィッチとして機能するＮＭＯＳトランジスタＭ８、Ｍ９と、プルダウントランジスタとして機能するＮＭＯＳトランジスタＭ１０とで構成した不揮発性ラッチ回路１Ａの構成を示している。図６の回路構成によれば、図４の回路構成に比べて、下部端子ｎ３、ｎ３’、や上部端子ｎ２、／ｎ２の電位をより接地電位に近づけながら不揮発性ラッチ回路１Ａを動作させることができる。例えば、ストア動作時は、ＮＭＯＳトランジスタＭ８、Ｍ９がオン状態、ＮＭＯＳトランジスタＭ１０がオフ状態となり、ＭＴＪ素子Ｊｔの下部端子ｎ３とＭＴＪ素子Ｊｎの下部端子ｎ３’の間にはノードｎ１、／ｎ１に保持されるデータに応じた向きに磁化反転電流Ｉｗが流される。この時、ＮＭＯＳトランジスタＭ８、Ｍ９のうち、一方は線形領域でオン状態となり、もう一方は飽和領域に近い領域でオン状態となる。飽和領域でのオン抵抗は線形領域でのオン抵抗よりも１桁程度大きいためＭＴＪ素子Ｊｔの下部端子ｎ３とＭＴＪ素子Ｊｎの下部端子ｎ３’の電位はほぼ接地電位に等しくなる。一方、通常動作時やリコール動作時（ストア動作時以外）では、ＮＭＯＳトランジスタＭ１０がオン状態となるので、ＭＴＪ素子Ｊｔの下部端子ｎ３とＭＴＪ素子Ｊｎの下部端子ｎ３’は接地電位にプルダウンされる。

図７は、クロックト・インバータを用いたラッチ回路として構成された不揮発性ラッチ回路１Ｂの回路構成を示している。クロックト・インバータＣＩＶは、ＰＭＯＳトランジスタＭ１１、Ｍ１２と、ＮＭＯＳトランジスタＭ１３、Ｍ１４とで構成される。インバータＩＶ１にはＰＭＯＳトランジスタＭ１６、ＮＭＯＳトランジスタＭ１７が追加され、インバータＩＶ１は、クロックト・インバータとして機能する。インバータＩＶ２には、ＰＭＯＳトランジスタＭ１８とＮＭＯＳトランジスタＭ１９が追加される。ＰＭＯＳトランジスタＭ１８とＮＭＯＳトランジスタＭ１９とは常時オン状態であり、インバータＩＶ１を構成するＭＯＳトランジスタＭ３、Ｍ４、Ｍ１６、Ｍ１７の合成オン抵抗と、インバータＩＶ２を構成するＭＯＳトランジスタＭ５、Ｍ６、Ｍ１８、Ｍ１９の合成オン抵抗の整合をとるために使用されている。

図７の不揮発性ラッチ回路１Ｂは、ラッチ動作を以下のようにして行う。クロック信号ＣＬＫがハイレベルにプルアップされ、クロック信号／ＣＬＫがローレベルにプルダウンされると、ＰＭＯＳトランジスタＭ１２及びＮＭＯＳトランジスタＭ１３がオン状態になると共にＰＭＯＳトランジスタＭ１６及びＮＭＯＳトランジスタＭ１７がオフ状態になり、入力データＤの反転データがノードｎ１に、非反転データが／ｎ１に伝送される。インバータＩＶ３は、ノードｎ１に設定されたデータの反転データ（即ち、入力データＤの非反転データ）を出力データＱとして出力する。クロック信号ＣＬＫがローレベルにプルダウンされ、クロック信号／ＣＬＫがハイレベルにプルアップされると、ＭＯＳトランジスタＭ１２、Ｍ１３がオフ状態に、ＭＯＳトランジスタＭ１６、Ｍ１７がオン状態となり、ノードｎ１、／ｎ１にデータが保持される。図４の回路構成と同様に、磁化反転電流Ｉｗは、ＮＯＲゲートＮＲ１、ＮＲ２によって生成される。

不揮発性ラッチ回路１Ｂのストア動作は、図４の不揮発性ラッチ回路１と同様である。

不揮発性ラッチ回路１Ｂのリコール動作は、クロック信号ＣＬＫをローレベル、クロック信号／ＣＬＫをハイレベル、リコール・イネーブル信号ＲＥをハイレベルにした状態で実行される。この状態では、ＮＭＯＳトランジスタＭ７がオン状態であり、クロスカップルされたインバータＩＶ１、ＩＶ２の出力が互いに短絡される。これにより、ＭＴＪ素子Ｊｔ、Ｊｎの磁化状態として保存された１ビットのデータは相補の電位としてノードｎ１、／ｎ１に呼び出される。ここで、リコール・イネーブル信号ＲＥをローレベルにすると、ＮＭＯＳトランジスタＭ７はオフ状態となり、ノードｎ１、／ｎ１にリコールされた電位差は、クロスカップルされたインバータＩＶ１、ＩＶ２の正転増幅作用により論理振幅まで増幅され、出力される。

以上、本発明の第１実施例について詳述したが、本発明は、以上に例示した回路（図１、図４、図６、図７）に限定されず、本発明の技術思想の範囲内において適宜変更され得る。例えば、上述の不揮発性ラッチ回路は、ハイスルー型の不揮発性ラッチ回路として構成されているが、ロースルー型の不揮発性ラッチに回路構成を変更することができる。また、例えば、不揮発性ラッチ回路のレイアウト及びセルの配置や磁化固定層の磁化方向等に応じて、セルレイアウトや配線接続を最適に変更しても構わない。

さらに、ＭＴＪ素子Ｊｔ、Ｊｎの構造は図２Ａ〜図２Ｃ、図３Ａ、図３Ｂに図示された構造に限定されず、磁化反転電流を流す導電層（あるいは配線層）がＭＴＪ素子の平面方向と水平に、ＭＴＪ素子の上面、あるいは下面に具備されており、さらにその導電層とＭＴＪ素子の一端子が電気的に接続される構造を本実施例に適用してもよい。

さらに、ＭＴＪ素子Ｊｔ、Ｊｎは、インバータＩＶ１、ＩＶ２の電源側の電源端子に接続されていてもよい。即ち、図４において、ＮＭＯＳトランジスタＭ４、Ｍ６のソースが接地線に接続され、ＰＭＯＳトランジスタＭ３のソースにＭＴＪ素子Ｊｔの上部端子ｎ２が接続され、ＰＭＯＳトランジスタＭ４のソースにＭＴＪ素子Ｊｎの上部端子／ｎ２が接続される。ＭＴＪ素子Ｊｔ、Ｊｎの下部端子ｎ３、ｎ３’は電気的に接続される。このとき、ＮＯＲゲートＮＲ１、ＮＲ２の代わりに、ＮＡＮＤゲートが用いられることが望ましい。

（第２実施例）
本発明の第２実施例では、本発明の不揮発性ラッチ回路が、遅延型フリップフロップ（Ｄ−ＦＦ）として動作するように構成されている。第２実施例の不揮発性Ｄフリップフロップ回路１Ｃは、一般的に用いられるマスター・スレーブ方式のＤ−ＦＦにおいて、図４で示したハイスルー型の不揮発性ラッチ回路１をスレーブ・ラッチとして用いた構成を有している。

詳細には、第２実施例の不揮発性Ｄフリップフロップ回路１Ｃは、マスター・ラッチ３１と、スレーブ・ラッチ３２と、インバータＩＶ２２〜ＩＶ２４とを備えている。マスター・ラッチ３１は、クロックト・インバータＣＩ１、ＣＩ２と、インバータＩＶ２１とで構成されている。

クロックト・インバータＣＩ１は、ＰＭＯＳトランジスタＭ２１、Ｍ２２と、ＮＭＯＳトランジスタＭ２３、Ｍ２４とを備えている。ＰＭＯＳトランジスタＭ２１及びＮＭＯＳトランジスタＭ２４のゲートには、入力データＤが供給される。ＰＭＯＳトランジスタＭ２２のゲートには、クロック信号ＣＬＫの非反転信号ｐ１が入力され、ＮＭＯＳトランジスタＭ２３のゲートには、クロック信号ＣＬＫの反転信号／ｐ１が入力される。クロックト・インバータＣＩ１の出力は、ノードｎ５に接続される。

クロックト・インバータＣＩ２は、ＰＭＯＳトランジスタＭ２５、Ｍ２６と、ＮＭＯＳトランジスタＭ２７、Ｍ２８とを備えている。ＰＭＯＳトランジスタＭ２５及びＮＭＯＳトランジスタＭ２８のゲートには、入力データＤが供給される。ＰＭＯＳトランジスタＭ２６のゲートには、クロック信号ＣＬＫの反転信号／ｐ１が入力され、ＮＭＯＳトランジスタＭ２７のゲートには、クロック信号ＣＬＫの非反転信号ｐ１が入力される。クロックト・インバータＣＩ２は、その入力がノードｎ６に接続され、出力がノードｎ５に接続されている。クロックト・インバータＣＩ２は、インバータＩＶ２１にクロスカップルされている；即ち、インバータＩＶ２１は、その入力がノードｎ５に接続され、出力がノードｎ６に接続されている。ノードｎ６は、マスター・ラッチ３１の出力端子として機能する。

スレーブ・ラッチ３２は、図４で図示した不揮発性ラッチ回路１と同様の構成を有している。マスター・ラッチ３１のノードｎ６から出力された出力信号は、ＮＭＯＳトランジスタＭ１を介してノードｎ１に供給されると共に、インバータＩＶ７及びＮＭＯＳトランジスタＭ２を介してノード／ｎ１に供給される。ＮＭＯＳトランジスタＭ１、Ｍ２のゲートには、クロック信号ＣＬＫの非反転信号ｐ１が供給される。ＮＭＯＳトランジスタＭ７には、（ローアクティブである）リコール・イネーブル信号／ＲＥの反転信号ｐ２が供給される。

図９は、第２実施例の不揮発性Ｄフリップフロップ回路１Ｃの動作を示すタイミング・チャートである。図９のサイクルＴ_１−Ｔ_２は、不揮発性Ｄフリップフロップ回路１Ｃの通常動作を示し、サイクルＴ_３−Ｔ_５は、ストア動作を示しており、サイクルＴ_６は、リコール動作を示している。

通常動作時（サイクルＴ_１−Ｔ_２）では、ストア・イネーブル信号／ＷＥとリコール・イネーブル信号／ＲＥは共に非活性状態（共にハイレベル）に設定される。これにより、ＮＯＲゲートＮＲ１、ＮＲ２の出力は共にローレベルにプルダウンされ、ＮＭＯＳトランジスタＭ７はオフ状態で動作する。

クロック信号ＣＬＫがローレベルの時、マスター・ラッチ３１のクロックト・インバータＣＩ１が活性化され、入力データＤはノードｎ６まで伝送される。一方、クロックト・インバータＣＩ２が非活性状態になると共に、ＮＭＯＳトランジスタＭ１、Ｍ２がオフ状態となるから、スレーブ・ラッチ３２には入力データＤは伝送されない；出力データＱと等価なデータは、ノードｎ１と／ｎ１の状態として保持される。

クロック信号ＣＬＫがハイレベルになると、クロックト・インバータＣＩ１がオフ状態に、クロックト・インバータＣＩ２がオン状態となって、ノードｎ５、ｎ６の状態が保持される。同時に、ＮＭＯＳトランジスタＭ１、Ｍ２がオンとなって、マスター・ラッチ３１の状態がノードｎ１、／ｎ１に伝送、更新され、出力データ／Ｑとして外部に出力される。

ストア動作時（サイクルＴ_３−Ｔ_５）では、ストア・イネーブル信号／ＷＥが活性化される（即ち、ローレベルに設定される）。ストア・イネーブル信号／ＷＥの活性化に応答して、ＮＯＲゲートＮＲ１、ＮＲ２は、ノードｎ１、／ｎ１の状態に応じて、その一方の出力がローレベルに、他方の出力がハイレベルになる。すなわち、スレーブ・ラッチ３２の状態（保持データ）に応じて、ＭＴＪ素子Ｊｔ、Ｊｎの磁化を相補に変化させるような磁化反転電流ＩｗがＭＴＪ素子Ｊｔの下部端子ｎ３と、ＭＴＪ素子Ｊｎの下部端子ｎ３’の間に流れる。図９のタイミング・チャートでは、ストア・イネーブル信号／ＷＥがクロック信号ＣＬＫに同期している；即ち、図９では、ストア・イネーブル信号／ＷＥ信号はＣＬＫがローレベルの時に活性化されているとして図示されている。しかし、本実施例において、ストア・イネーブル／ＷＥ信号が活性化されるタイミングは任意である。ノードｎ１、／ｎ１の電位はクロック信号ＣＬＫの立ち上がりでしか遷移しないため、ストア・イネーブル／ＷＥ信号の活性化がクロック周期内であれば安定してＭＴＪ素子Ｊｔ、Ｊｎに保持データをストアすることが可能である。

リコール動作時（サイクルＴ_６）では、第１実施例と同様に、クロック信号ＣＬＫをローレベルに、ストア・イネーブル信号／ＷＥを非活性状態（ハイレベル）にした状態で、リコール・イネーブル信号／ＲＥが活性化状態（ローレベル）に設定される。この時、スレーブ・ラッチ３２においては、ＮＭＯＳトランジスタＭ１とＭ２がオフ状態になり、ＭＴＪ素子Ｊｔ、Ｊｎの下部端子ｎ３、ｎ３’は接地され、ＮＭＯＳトランジスタＭ７がオンの状態となる。この時、クロスカップルされたインバータＩＶ１、ＩＶ２の入力及び出力は短絡され、ノードｎ１、／ｎ１の電圧は式（１）、式（２）で表された中間電位となる。すなわち、ＭＴＪ素子Ｊｔ、Ｊｎの磁化状態に保存された１ビットのデータを相補の電位としてノードｎ１、／ｎ１に呼び出すことができる。リコール・イネーブル信号／ＲＥを非活性状態（ハイレベル）にすると、ＮＭＯＳトランジスタＭ７はオフ状態となり、ノードｎ１、／ｎ１にリコールされた電位差が論理振幅まで増幅される。ノードｎ１、／ｎ１にリコールされたデータは、出力データ／Ｑとして外部に出力される。以上説明したリコール動作は多くの場合、電源投入時に実行される。これにより、ＭＴＪ素子Ｊｔ、Ｊｎに保存されていた１ビットのデータが、初期値としてスレーブ・ラッチ３２に転送され、電源遮断直前の状態を呼び出すことが可能となる。

以上、本発明の第２実施例について詳述したが、これは図８に示す回路に限定されず、本発明の技術思想の範囲内において適宜変更され得る。例えば、第１実施例の不揮発性ラッチ回路をロースルー・ラッチに構成を変更した上でマスター・ラッチ３１に適用することも可能である。また、第１実施例の不揮発性ラッチ回路をロースルー・ラッチに構成を変更した上でマスター・ラッチ３１に適用し、さらに第１実施例のハイスルー型の不揮発性ラッチ回路をスレーブ・ラッチ３２に適用することも可能である。このような構成によれば、マスター・ラッチ３１とスレーブ・ラッチ３２の両方が不揮発性になり、任意のクロック・タイミングで電源を遮断することが可能な不揮発性Ｄフリップフロップ回路を構成することができる。

以上、実施形態を参照して本願発明を説明したが、本願発明は上記実施形態に限定されるものではない。本願発明の構成や詳細には、本願発明のスコープ内で当業者が理解し得る様々な変更をすることができる。

この出願は、２００７年１２月６日に出願された日本出願特願２００７−３１６３９７を基礎とする優先権を主張し、その開示の全てをここに取り込む。

Claims (8)

1. １ビットのデータを保持するようにクロスカップルされた第１及び第２インバータと、
   それぞれが、第１乃至第３端子を有する第１及び第２磁気抵抗素子と、
   前記１ビットのデータに応答して、前記第１及び前記第２磁気抵抗素子の磁化状態を変化させる磁化反転電流を供給するように構成された電流供給回路部
   とを具備し、
   前記第１インバータの電源端子が前記第１磁気抵抗素子の前記第１端子に接続され、
   前記第２インバータの電源端子が前記第２磁気抵抗素子の前記第１端子に接続され、
   前記電流供給回路部が、前記第１及び前記第２磁気抵抗素子の前記第２端子に前記磁化反転電流を供給するように構成され、
   前記第１の磁気抵抗素子の前記第３端子と前記第２磁気抵抗素子の前記第３端子とが電気的に接続されている
   不揮発性ラッチ回路。
2. 請求の範囲１に記載の不揮発性ラッチ回路であって、
   前記第１及び第２磁気抵抗素子のそれぞれは、前記第１端子と前記第２端子の間に磁気トンネル接合を介してトンネル電流が流れ、前記第２端子と前記第３端子の間に前記磁化反転電流が流れるように構成された
   不揮発性ラッチ回路。
3. 請求の範囲１又は２に記載の不揮発性ラッチ回路であって、
   更に、
   リコール・イネーブル信号に応答して前記第１インバータの出力と前記第２インバータの出力とを電気的に接続し、又は切り離す第１スイッチを具備する
   不揮発性ラッチ回路。
4. 請求の範囲１乃至３のいずれか１項に記載の不揮発性ラッチ回路であって、
   前記電流供給回路部は、前記第１インバータ及び前記第２インバータの出力の電位に応答して、前記第１磁気抵抗素子の前記第２端子と、前記第２磁気抵抗素子の前記第２端子に相補の電圧を供給するように構成された
   不揮発性ラッチ回路。
5. 請求の範囲１乃至４のいずれか１項に記載の不揮発性ラッチ回路であって、
   更に、
   クロック信号に応答して、入力データを前記第１インバータの入力に供給する第２スイッチと、
   前記クロック信号に応答して、前記入力データの反転データを前記第２インバータの入力に供給する第３スイッチ
   とを具備する
   不揮発性ラッチ回路。
6. 請求の範囲１乃至５のいずれか１項に記載の不揮発性ラッチ回路であって、
   前記電流供給回路部が、第１入力端子と第２入力端子と第１出力端子と第２出力端子とを有し、
   前記第１入力端子が前記第１インバータの出力に接続され、前記第２入力端子が前記第２インバータの出力に接続され、
   前記第１出力端子が前記第１磁気抵抗素子の前記第２端子に接続され、前記第２出力端子が前記第２磁気抵抗素子の前記第２端子に接続されている
   不揮発性ラッチ回路。
7. 請求の範囲１乃至５のいずれか１項に不揮発性ラッチ回路であって、
   前記電流供給回路部が、第１入力端子と第２入力端子と第１出力端子と第２出力端子とを有し、
   前記第１入力端子が前記第１インバータの出力に接続され、前記第２入力端子が第２インバータの出力に接続され、
   前記第１出力端子が前記第２磁気抵抗素子の前記第２端子に接続され、前記第２出力端子が前記第１磁気抵抗素子の前記第２端子に接続されている
   不揮発性ラッチ回路。
8. 請求の範囲１乃至５のいずれか１項に不揮発性ラッチ回路であって、
   前記電流供給回路部が、第１入力端子と第２入力端子と第１出力端子と第２出力端子とを有し、
   前記第１入力端子が前記第２インバータの出力に接続され、前記第２入力端子が前記第１インバータの出力に接続され、
   前記第１出力端子が前記第１磁気抵抗素子の前記第２端子に接続され、前記第２出力端子が前記第２磁気抵抗素子の前記第２端子に接続されている
   不揮発性ラッチ回路。

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