JP4294307B2 - 不揮発性記憶装置 - Google Patents
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Description
【発明の属する技術分野】
この発明は、不揮発性記憶装置に関し、より特定的には、プログラム情報をラッチして出力するデータラッチ回路を備えた不揮発性記憶装置に関する。
【0002】
【従来の技術】
近年、書換可能な大規模集積回路としてFPGA(Field Programmable Gate Array)が注目されている。
【0003】
FPGAとは、内部回路に対して、外部からのデータ等を与えることにより所定の動作を実現するよう後から機能を変更することができる半導体装置である。
【0004】
FPGAは、ゲートアレイよりも開発期間が短い性質を利用し、機器の試作向けに用いられており、近年では、携帯電話やETC(Electronic Toll Collection system)(高速道路料金の自動支払いシステム)の試作機器として利用されている。
【0005】
このFPGAは、一般的に複数の論理ブロックと、複数の論理ブロックの接続関係(信号経路)を切替えるための複数のスイッチ回路と、複数のスイッチ回路を制御するための制御回路が設けられている。制御回路は、複数のスイッチ回路を制御するために、所定領域にプログラムされたプログラム情報をラッチして選択的にスイッチ回路に供給する。これに伴い、複数の論理ブロックの接続関係(信号経路)が切替えられ、FPGAの機能が変更される。
【0006】
このプログラム情報をラッチする回路として、種々のラッチ回路が提案されている。従来ではいわゆるSRAM素子にプログラム情報を記憶させるとともに、その記憶データをラッチするデータラッチ回路を用いて切替制御を実行する構成が用いられてきた。
【0007】
しかしながら、揮発性素子であるSRAM素子を用いたデータラッチ回路は、電源供給停止後は、ラッチしたプログラム情報が消失してしまうため、電源投入毎にデータラッチ回路にラッチするプログラム情報を一旦ダウンロードする必要があるという問題がある。
【0008】
そこで、近年においては、不揮発性素子を用いて、電源投入時に当該プログラム情報をダウンロードすることなく、記憶データをラッチして出力することが可能なデータラッチ回路が提案されている。(例えば、特許文献1参照)
【0009】
【特許文献1】
特表2002−511631号公報(P15〜p17,図1)
【0010】
【発明が解決しようとする課題】
しかしながら、FPGAは、種々のパターンの切替制御を実行することにより種々の機能に変更することが求められており、機能を変更する際には、一旦格納されたデータラッチ回路のプログラム情報を書換える必要がある。
【0011】
したがって、高速かつ効率的にFPGAの機能を変更することは困難であるという問題があった。
【0012】
本発明の目的は、上記のような問題を解決するためのものであって、高速かつ効率的にFPGAの機能を変更することが可能な不揮発性記憶装置を提供する。
【0013】
【課題を解決するための手段】
この発明に係る不揮発性記憶装置は、複数のプログラム部と、ラッチ回路とを含む。複数のプログラム部は、各々が、周辺回路に対して用いられるプログラムデータに応じたデータ書込電流の供給を受けて不揮発的なデータ記憶を実行する。ラッチ回路は、データ読出時に、選択された複数のプログラム部のうちの選択プログラム部から生成されるデータ信号を保持する。
【0014】
また、不揮発性記憶装置は、複数のスイッチ部と、複数のスイッチ制御部とを含む。複数のスイッチ部は、複数の回路ブロック間の信号伝送経路を設定する。複数のスイッチ制御部は、複数のスイッチ部にそれぞれ対応して設けられ、各々が対応するスイッチ部を制御する。複数のスイッチ制御部の各々は、複数のプログラム部と、ラッチ回路とを含む。複数のプログラム部の各々は、信号伝送経路の設定に用いられるプログラムデータに応じたデータ書込電流の供給を受けて不揮発的なデータ記憶を実行する。ラッチ回路は、データ読出時に、選択された複数のプログラム部のうちの選択プログラム部から生成されるデータ信号を保持するためのラッチ回路とを含む。
【0015】
【発明の実施の形態】
本発明の実施の形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付しその説明は繰返さない。
【0016】
(実施の形態1)
図1は、本発明の実施の形態1に従うFPGAの全体構成を示す概略ブロック図である。
【0017】
図1を参照して、本発明の実施の形態1に従うFPGAは、行列状に配置された複数の論理ブロックBKを含み、これらのブロック間には配線領域が設けられている。また、配線領域には行方向に複数の水平配線群XGと、列方向に複数の垂直配線群YGとが設けられている。
【0018】
論理ブロックBKの各々は、隣接する垂直配線群YGからのデータ信号の入力を受ける入力インターフェイス部IFと、隣接する水平配線群XGに各論理ブロックの動作によって得られた出力結果を出力する出力インターフェイス部OFとを含む。また、論理ブロックBKと配線領域とを電気的に接続するためのスイッチ部CONが設けられている。このスイッチ部CONの接続制御によって各論理ブロック間BKの接続関係が決定される。また、FPGA全体を制御し、データ読出や書込等を指示するコマンドCMDに応答して種々の動作を実行するための後述する制御信号(POR,SEL1〜SEL4,WE)等を出力するコントロール回路1が所定領域に設けられる。なお、コントロール回路1は、必要に応じて、入力されるクロック信号CLKに同期して動作する。また、コントロール回路1は、入力データDQに応答して書込データPDINを生成する。
【0019】
以下において明らかになるように、本例においては一つのスイッチ部CONに含まれる後述する一つのデータラッチ回路についてのみ説明するが、他のスイッチ部および他のデータラッチ回路についても同様であり、コントロール回路1で制御されているものとする。
【0020】
図2は、スイッチ部CONの構成を示す概念図である。
図2を参照して、スイッチ部CONは、行列状に配置された複数のトランジスタPTRと、複数のトランジスタPTRにそれぞれ対応して設けられた複数のデータラッチ回路PMUとを含む。ブロック間に設けられた配線領域には垂直配線および水平配線がそれぞれ設けられ、トランジスタのターンオンに応答して水平配線からの信号が選択的に垂直配線に伝達される。この水平配線から垂直配線への信号経路の切換を実行するトランジスタPTRの接続制御にデータラッチ回路PMUが用いられる。
【0021】
図3は、本発明の実施の形態1に従うデータラッチ回路PMUの回路構成図である。
【0022】
図3を参照して、本発明の実施の形態1に従うデータラッチ回路PMUは、対応するトランジスタPTRに伝達するプログラム情報を構成する複数のプログラムデータをそれぞれ格納するプログラム部MU1〜MU4と、プログラム部MU1〜MU4から選択的に供給されるプログラムデータをラッチして、対応するトランジスタPTRに伝達するラッチユニット100とを含む。
【0023】
プログラム部MU1〜MU4は、全て同一の回路構成を有し、ここでは代表的にプログラム部MU1について説明する。
【0024】
プログラム部MU1は、データ書込電流を供給するためのビット線SBLと、ビット線SBLの一端側および他端側にそれぞれ対応して設けられるビット線ドライバWWRb,WWRaと、ビット線SBLの一端側に設けられ、接地電圧GNDとビット線SBLの接続ノードN3との間に配置されてプログラムデータを格納するための磁性体記憶素子であるトンネル磁気抵抗素子TMRbと、ビット線SBLの他端側に設けられ、接地電圧GNDとビット線SBLの接続ノードN4との間に配置されてプログラムデータを格納するためのトンネル磁気抵抗素子TMRaと、トンネル磁気抵抗素子TMRaおよびTMRbにそれぞれ対応して設けられ、データ書込時にデータ書込電流が供給されるデジット線DLaおよびDLbとを含む。ここで、ビット線SBLは、トンネル磁気抵抗素子TMRaおよびTMRbに対して互いに異なる向きのデータ書込電流を供給するように配置される。なお、トンネル磁気抵抗素子TMRaおよびTMRbを総括してトンネル磁気抵抗素子TMRとも称する。
【0025】
ここで、トンネル磁気抵抗素子TMRを利用したデータ書込について説明する。
【0026】
図4は、トンネル磁気抵抗素子TMRに対するデータ書込動作を説明する概念図である。
【0027】
図4を参照して、トンネル磁気抵抗素子TMRは、固定された一定の磁化方向を有する強磁性体層(以下、単に「固定磁化層」とも称する)FLと、外部からの印加磁界に応じた方向に磁化される強磁性体層(以下、単に「自由磁化層」とも称する)VLとを有する。固定磁化層FLおよび自由磁化層VLの間には、絶縁体膜で形成されるトンネルバリア(トンネル膜)TBが設けられる。自由磁化層VLは、書込まれる記憶データのレベルに応じて、固定磁化層FLと同一方向または固定磁化層FLと反対方向に磁化される。これらの固定磁化層FL、トンネルバリアTBおよび自由磁化層VLによって、磁気トンネル接合が形成される。
【0028】
トンネル磁気抵抗素子TMRの電気抵抗は、固定磁化層FLおよび自由磁化層VLのそれぞれの磁化方向の相対関係に応じて変化する。具体的には、トンネル磁気抵抗素子TMRの電気抵抗は、固定磁化層FLの磁化方向と自由磁化層VLの磁化方向とが同じ(平行)である場合に最小値Rminとなり、両者の磁化方向が反対(反平行)方向である場合に最大値Rmaxとなる。
【0029】
データ書込時においては、自由磁化層VLを磁化するためのデータ書込電流は、ビット線BLおよびデジット線DLのそれぞれにおいて、書込データのレベルに応じた方向に流される。
【0030】
図5は、データ書込時におけるデータ書込電流とトンネル磁気抵抗素子の磁化方向との関連を示す概念図である。
【0031】
図5を参照して、横軸H(EA)は、トンネル磁気抵抗素子TMR内の自由磁化層VLにおいて磁化容易軸(EA:Easy Axis)方向に印加される磁界を示す。一方、縦軸H(HA)は、自由磁化層VLにおいて磁化困難軸(HA:Hard Axis)方向に作用する磁界を示す。磁界H(EA)およびH(HA)は、ビット線BLおよびデジット線DLをそれぞれ流れる電流によって生じる2つの磁界の一方ずつにそれぞれ対応する。
【0032】
トンネル磁気抵抗素子MCにおいては、固定磁化層FLの固定された磁化方向は、自由磁化層VLの磁化容易軸に沿っており、自由磁化層VLは、記憶データのレベル(“1”および“0”)に応じて、磁化容易軸方向に沿って、固定磁化層FLと平行あるいは反平行(反対)方向に磁化される。トンネル磁気抵抗素子MCは、自由磁化層VLの2通りの磁化方向と対応させて、1ビットのデータ(“1”および“0”)を記憶することができる。
【0033】
自由磁化層VLの磁化方向は、印加される磁界H(EA)およびH(HA)の和が、図5に示されるアステロイド特性線の外側の領域に達する場合においてのみ新たに書換えることができる。すなわち、印加されたデータ書込磁界がアステロイド特性線の内側の領域に相当する強度である場合には、自由磁化層VLの磁化方向は変化しない。
【0034】
アステロイド特性線に示されるように、自由磁化層VLに対して磁化困難軸方向の磁界を印加することによって、磁化容易軸に沿った磁化方向を変化させるのに必要な磁化しきい値を下げることができる。図5に示した例のようにデータ書込時の動作点を設計した場合には、データ書込対象であるトンネル磁気抵抗素子MCにおいて、磁化容易軸方向のデータ書込磁界は、その強度がHWRとなるように設計される。すなわち、このデータ書込磁界HWRが得られるように、ビット線BLまたはデジット線DLを流されるデータ書込電流の値が設計される。一般的に、データ書込磁界HWRは、磁化方向の切換えに必要なスイッチング磁界HSWと、マージン分ΔHとの和で示される。すなわち、HWR=HSW+ΔHで示される。
【0035】
トンネル磁気抵抗素子MCの記憶データ、すなわちトンネル磁気抵抗素子TMRの磁化方向を書換えるためには、デジット線DLとビット線BLとの両方に所定レベル以上のデータ書込電流を流す必要がある。これにより、トンネル磁気抵抗素子TMR中の自由磁化層VLは、磁化容易軸(EA)に沿ったデータ書込磁界の向きに応じて、固定磁化層FLと平行もしくは、反対(反平行)方向に磁化される。トンネル磁気抵抗素子TMRに一旦書込まれた磁化方向、すなわちトンネル磁気抵抗素子MCの記憶データは、新たなデータ書込が実行されるまでの間不揮発的に保持される。
【0036】
再び、図3を参照して、ビット線ドライバWWRaは、トランジスタ111,112と、AND回路113,114とを含む。トランジスタ111は、電源電圧Vccとビット線SBLの他端側との間に配置され、そのゲートはAND回路113の出力ノードと電気的に結合される。トランジスタ112は、ビット線SBLの他端側と接地電圧GNDとの間に配置され、そのゲートはAND回路114の出力ノードと電気的に結合される。AND回路113は、書込制御信号WDTaおよびコントロール回路1から出力される制御信号WEの入力に応じてAND論理演算結果をトランジスタ111のゲートに出力する。AND回路114は、書込制御信号WDTbおよび制御信号WEの入力に応じてAND論理演算結果をトランジスタ112のゲートに出力する。
【0037】
ビット線ドライバWWRbは、トランジスタ115,116と、AND回路117,118とを含む。トランジスタ115は、電源電圧Vccとビット線SBLの一端側との間に配置され、そのゲートはAND回路117の出力ノードと電気的に結合される。トランジスタ116は、接地電圧GNDとビット線SBLの一端側との間に配置され、そのゲートはAND回路118の出力ノードと電気的に結合される。AND回路117は、書込制御信号WDTbおよび制御信号WEの入力に応じてそのAND論理演算結果をトランジスタ115のゲートに出力する。AND回路118は、書込制御信号WDTaおよび制御信号WEの入力に応じてAND論理演算結果をトランジスタ116のゲートに出力する。なお、トランジスタ111,112,115,116は、一例としてNチャンネルMOSトランジスタとする。
【0038】
たとえば、書込制御信号WDTaが「H」レベルに設定され、制御信号WEが「H」レベルの場合、ビット線ドライバWWRaは、トランジスタ111をオンし、電源電圧Vccとビット線SBLの他端側とを電気的に結合させる。一方、ビット線ドライバWWRbは、トランジスタ116をオンし、接地電圧GNDとビット線SBLの一端側とを電気的に結合させる。これに伴い、ビット線SBLの他端側から一端側への電流経路が形成され、データ書込電流−Iwが流れる。なお、書込制御信号WDTbが「H」レベルに設定される場合には、ビット線SBLの一端側から他端側への電流経路が形成され、データ書込電流+Iwが流れる。
【0039】
また、プログラム部MU1は、ビット線SBLと接続されるトンネル磁気抵抗素子TMRaの接続ノードN4と、トンネル磁気抵抗素子TMRbの接続ノードN3とを電気的に結合してイコライズするイコライズ回路130と、制御信号SEL1に応答してラッチユニット100とプログラム部MU1のトンネル磁気抵抗素子TMRaおよびTMRbをそれぞれ電気的に結合するためのアクセス素子であるトランジスタSGaおよびSGbとを含む。
【0040】
イコライズ回路130は、OR回路110と、トランスファゲート108と、インバータ109とを含む。トランスファゲート108は、ノードN3とノードN4との間に配置され、OR回路110およびインバータ109を介するOR回路の出力信号の入力を受けてノードN3とノードN4とを電気的に結合する。OR回路110は、コントロール回路1から出力された制御信号PORを反転した制御信号/PORおよび制御信号WEの入力に応答して、そのOR論理演算結果をトランスファゲート108およびインバータ109に出力する。これに伴い、「H」レベルの制御信号/PORもしくは制御信号WEの入力に応答して、イコライズ回路130は活性化状態となり、ノードN3とノードN4とを電気的に接続する。一方、ともに「L」レベルの制御信号/PORおよび制御信号WEの入力に応答して、イコライズ回路130は非活性化状態となり、ノードN3とノードN4とを電気的に非接続とする。
【0041】
上述したようにプログラム部MU1〜MU4は、各々同一の構成であり、コントロール回路1から出力される制御信号SEL1〜SEL4にそれぞれ応答してラッチユニット100と対応するプログラム部MUとが電気的に結合される。なお、制御信号SEL1〜SEL4は、他の図示しないデータラッチ回路PMCにおいて共通に用いられる制御信号である。
【0042】
ラッチユニット100は、出力ノードN0および出力ノードN1をイコライズするイコライズ回路120と、トランジスタ101〜104と、107とを含む。
【0043】
トランジスタ107は、電源電圧VccとノードN2との間に配置され、そのゲートは制御信号WEの入力を受ける。トランジスタ101はノードN2とノードN0との間に配置され、そのゲートはノードN1と電気的に結合される。トランジスタ102はノードN0とトランジスタSGbとの間に配置され、そのゲートはノードN1と電気的に結合される。トランジスタ103は、ノードN2とノードN1との間に配置され、そのゲートはノードN0と電気的に結合される。トランジスタ104は、ノードN1とトランジスタSGaとの間に配置され、そのゲートはノードN0と電気的に結合される。ここでは一例としてトランジスタ101,103,107は、PチャネルMOSトランジスタとし、トランジスタ102,104は、NチャネルMOSトランジスタとする。
【0044】
イコライズ回路120は、インバータ106とトランスファゲート105とを含み、制御信号PORの入力を受けてノードN0とノードN1とを電気的に結合する。一例として、「H」レベルの制御信号PORの入力に応答して、イコライズ回路120は活性化状態となり、ノードN0とノードN1とを電気的に結合する。一方、「L」レベルの制御信号PORの入力に応答して、イコライズ回路120は非活性化状態となり、ノードN0とノードN1とを電気的に非接続となる。
【0045】
また、データラッチ回路PMUは、書込データPDINに応答して書込制御信号WDTa,WDTbを生成する書込制御ユニット140と、データ書込時にデジット線DLaおよびデジット線DLbに対してデータ書込電流を供給するデジット線ドライバ帯160と、ラッチユニット100の出力ノードN0およびN1からそれぞれ出力されるデータ信号PO,/POを伝達するゲートトランジスタTRGb,TRGaと、ゲートトランジスタTRGaおよびTRGbのゲートと電気的に結合される選択線CWLと、制御信号PORを所定期間遅延させるための遅延ユニットIVGと、遅延ユニットIVGからの出力信号と制御信号PORとのNAND論理演算結果を制御信号POR#として選択線CWLに伝達するNAND回路ADとをさらに備える。
【0046】
ここで、制御信号PORは、必要に応じてデバイスの内部回路のリセット信号に用いられる。本例においては、コントロール回路1がいわゆるパワーオンリセット回路(図示せず)を有するものとする。当該パワーオンリセット回路から制御信号PORを出力することができる。具体的には、パワーオンリセット回路は、一例として電源投入時に電源電圧が所定の閾値電圧を超えるまで「L」レベルに設定され、所定の閾値電圧を超えた場合には「H」レベルに設定する。なお、電源投入後、制御信号PORは必要に応じてコントロール回路1により「L」レベルに設定される。また、ドライバIVGは、偶数個のインバータ(本例では2個)で構成され、制御信号PORの入力に応答して所定期間遅延させた信号を生成する。また、本例においては、デジット線ドライバ帯160が代表的にプログラム部MU1のデジット線にデータ書込電流を供給する構成について示しているが、他のプログラム部MU2〜MU4においても、同様の方式に従ってデジット線ドライバ帯160からそれぞれのプログラム部MUが有するデジット線に対してデータ書込電流が供給される。
【0047】
図6は、データラッチ回路PMUにおいて、プログラム部MU1に対するプログラムデータのデータ書込を実行する場合の概念図である。本例においては、プログラムデータ「0」を書込む場合について説明する。なお、データ書込時において制御信号WEは、「H」レベルに設定されるものとする。
【0048】
図6を参照して、書込制御ユニット140は、書込データPDINに応じて書込制御信号WDTaおよびWDTbを生成する。ここでは、書込制御信号WDTaおよびWDTbは、それぞれ「H」レベルおよび「L」レベルに設定されるものとする。
【0049】
これに伴い、ビット線ドライバWWRaにおいてトランジスタ111がオンし、電源電圧Vccとビット線SBLの他端側とが電気的に結合される。また、ビット線ドライバWWRbにおいてトランジスタ116がオンし、接地電圧GNDとビット線SBLの一端側とが電気的に結合される。また、イコライズ回路130は、データ書込時に「H」レベルに設定される制御信号WEに応答してノードN3とノードN4とを電気的に結合している。
【0050】
したがって、ビット線SBLにおいて他端側から一端側に対してデータ書込電流−Iwが供給される。
【0051】
また、同様のタイミングにおいて、コントロール回路1からの動作指示に応答してデジット線ドライバ帯160が活性化され、デジット線DLaおよびDLbに対してデータ書込電流が供給される。このビット線SBLおよびデジット線DLa,DLbにそれぞれ供給されたデータ書込電流に応じて、トンネル磁気抵抗素子TMRaおよびTMRbに対して所定磁界が印加され、磁化方向に応じたデータ書込を実行することができる。本例においては、トンネル磁気抵抗素子TMRaおよびTMRbを通過するビット線SBLのデータ書込電流の方向は互いに逆向きであるため、トンネル磁気抵抗素子TMRaの電気抵抗はRminとなり、トンネル磁気抵抗素子TMRbの電気抵抗はRmaxに設定される。これにより、このデータラッチ回路PMUのトンネル磁気抵抗素子を用いてプログラムデータ(「0」)を記憶させることができる。
【0052】
図7は、データラッチ回路PMUにおいて、プログラム部MU1に対する別のプログラムデータのデータ書込を実行する場合の概念図である。本例においては、プログラムデータ(「1」)を書込む場合について説明する。なお、データ書込時に制御信号WEは、「H」レベルに設定されるものとする。
【0053】
図7を参照して、書込制御ユニット140は、書込データPDINに応答して書込制御信号WDTaおよびWDTbを生成する。ここでは、書込制御信号WDTaおよびWDTbは、それぞれ「L」レベルおよび「H」レベルに設定されるものとする。
【0054】
これに伴い、ビット線ドライバWWRaにおいてトランジスタ112がオンし、接地電圧GNDとビット線SBLの他端側とが電気的に結合される。また、ビット線ドライバWWRbにおいてトランジスタ115がオンし、電源電圧Vccとビット線SBLの一端側とが電気的に結合される。また、イコライズ回路130は、データ書込時に「H」レベルに設定される制御信号WEに応答してノードN3とノードN4とを電気的に結合している。これによりビット線SBLにおいて一端側から他端側に対してデータ書込電流+Iwが供給される。
【0055】
また、同様のタイミングにおいて、コントロール回路1の動作指示に応答してデジット線ドライバ帯160が活性化される。これに伴い、デジット線DLaおよびDLbに対してデータ書込電流が供給される。このビット線SBLおよびデジット線DLa,DLbにそれぞれ供給されたデータ書込電流に応じてトンネル磁気抵抗素子TMRaおよびTMRbに対して所定磁界が印加され、磁化方向に応じたデータ書込を実行することができる。本例においては、トンネル磁気抵抗素子TMRaおよびTMRbを通過するビット線SBLのデータ書込電流の方向は互いに逆向きであるため、トンネル磁気抵抗素子TMRaの電気抵抗はRminとなり、トンネル磁気抵抗素子TMRbの電気抵抗はRmaxに設定される。これにより、このデータラッチ回路PMUのトンネル磁気抵抗素子を用いてプログラムデータ(「1」)をプログラムすることができる。
【0056】
図8は、データラッチ回路PMUにおいて、プログラム部MU1が保持するプログラムデータを電源投入時に自動的に読み出してラッチするデータ読出動作について説明する概念図である。
【0057】
図8を参照して、本例においては、プログラム部MU1がプログラムデータ(「0」)を記憶している場合、すなわちトンネル磁気抵抗素子TMRaおよびTMRbがそれぞれ電気抵抗値RminおよびRmaxに設定されている場合について説明する。
【0058】
図9のタイミングチャート図を用いて、電源投入時の本発明の実施の形態1に従うデータ読出動作について詳細に説明する。本例においては、電源投入時において、クロック信号CLKに同期することなくデータ読出動作を実行する構成について説明する。
【0059】
図9を参照して、電源電圧Vccが時刻T0に投入され、電源電圧Vccの電圧レベルが上昇する。この時点においては、電源電圧Vccは、所定の閾値電圧レベル以下であり、制御信号PORは、「L」レベルに設定されている。したがって、イコライズ回路120は、制御信号POR(「L」レベル)に応答してノードN0とノードN1とを電気的に接続し、ラッチユニット100の出力ノードをイコライズしている。また、イコライズ回路130は、制御信号/POR(「H」レベル)に応答してノードN3とノードN4とをイコライズするために電気的に接続している。また、電源投入時において、制御信号WEは、「L」レベルに設定されているものとする。これに伴い、ラッチユニット100は、制御信号WE(「L」レベル)に応答して活性化され、電源電圧VccがノードN2に供給され、ノードN0およびノードN1に充電が開始される。
【0060】
次に、電源投入後時刻T1において、電源電圧Vccは所定の閾値電圧レベルに達し、制御信号PORは、上述したように「L」レベルから「H」レベルに遷移し始める。これに応答してイコライズ回路120および130のイコライズが終了する。また、同様のタイミングにおいて、コントロール回路1は、制御信号SEL1を活性化(「H」レベル)させる。
【0061】
これに伴い、アクセス素子であるトランジスタSGaおよびSGbがオンし、トンネル磁気抵抗素子TMRaおよびTMRbとラッチユニット100とが電気的に結合される。具体的には、直列に接続されたトランジスタ101および102とトンネル磁気抵抗素子TMRbとが直列に電気的に結合される。また、直列に接続されたトランジスタ103および104とトンネル磁気抵抗素子TMRaとが直列に電気的に結合される。これに伴い、電源電圧Vccの供給を受けるノードN2からトンネル磁気抵抗素子TMRaおよびTMRbを介して接地電圧GNDへ流れる電流経路が形成される。すなわち、ラッチユニット100からトンネル磁気抵抗素子TMRaおよびTMRbに対して電気抵抗に応じた動作電流が供給される。
【0062】
次に、時刻T2において、ノードN0およびN1に対してトンネル磁気抵抗素子TMRaおよびTMRbを通過する電流差に応じた電位差が生じるようになる。この電位差がラッチユニット100によりさらに増幅されて出力ノードN0の電圧レベルは「H」レベルに設定され、出力ノードN1の電圧レベルは「L」レベルに設定される。これに伴い、ラッチユニット100において、プログラムデータがラッチされる。
【0063】
次に、出力ノードN0およびN1の電圧レベルが十分に安定した時刻T3において、制御信号POR#に基づいてゲートトランジスタTRGaおよびTRGbがオンし、データ信号PO,/POがプログラムデータとして外部に出力される。具体的には、「H」レベルのデータ信号POがトランジスタPTRに伝達される。
【0064】
このようにして、データラッチ回路PMUのプログラム部MU1に予め記憶されたプログラムデータをラッチユニット100で増幅するとともに、ラッチして出力することができる。また、電源投入時に所定期間経過後に「H」レベルに活性化される制御信号PORに従い自動的にプログラムデータがトランジスタPTRに伝達される。したがって、たとえば、プログラム部MU1が初期状態のFPGAの接続制御を実行するためのプログラムデータを記憶している場合には、プログラム部MU1を用いて容易に初期状態のFPGAの接続制御を実行することができる。すなわち、途中でプログラムがハングアップした場合等において、システムをリセットする制御信号PORを用いることによって基本動作のプログラムデータを復号させる。これに伴い、初期状態に再設定することが可能となり、システムのフェールセーフと安定性の向上を図ることができる。
【0065】
また、FPGAの機能を変更したい場合には、他のプログラムデータが格納されているプログラム部MUを用いてスイッチ部CONの接続制御を実行する。なお、本例においては、プログラム部MU1を初期状態の接続制御を実行するプログラム部として説明したが他のプログラム部MUにすることも可能である。
【0066】
また、本例においては、一例としてプログラム部MU1〜MU4が1つのデータラッチ回路PMUに含まれている構成であり、制御信号SEL1〜SEL4を選択的に活性化されることにより4パターンの切替制御を実行することが可能である。このプログラム部MUの個数に限定はなく、さらに複数のプログラム部MUを設けて切替制御のバリーションを拡大することも可能である。
【0067】
このように、複数のプログラム部をデータラッチ回路PMUに設けて、接続制御に用いるプログラムデータを各々のプログラム部に予め記憶させておくことにより、効率的にFPGAの機能の変更を実行することが可能となる。
【0068】
図10のタイミングチャート図を用いて、FPGAの機能変更をする際の本発明の実施の形態1に従うデータラッチ回路PMUのデータ読出動作について説明する。すなわち、電源投入後において、クロック信号CLKに同期してデータ読出動作を実行する場合の構成について説明する。
【0069】
クロック信号CLKの立上りに同期した時刻T4とほぼ同様のタイミングにおいて、コントロール回路1は、制御信号PORを「L」レベルに設定する。また、制御信号WEを「H」レベルに設定する。これに伴い、イコライズ回路120において、ノードN0とノードN1とが電気的に結合されてイコライズされる。また、イコライズ回路130において、制御信号PORの反転信号である制御信号/POR(「H」レベル)に応答して、ノードN3とノードN4とが電気的に結合されてイコライズされる。これに伴い、前のラッチ(データ保持)していたデータが消失する(イコライズ)。すなわち、イコライズ回路を用いることにより、簡易にラッチしていたデータをクリアすることができる。
【0070】
また、同様のタイミングである時刻T4において、制御信号SEL1が「H」レベルに設定される。これに伴い、ラッチユニット100とプログラム部MU1とが電気的に結合される。
【0071】
次に、時刻T5の制御信号WEの立下り(「L」レベル)に応答して、ラッチユニット100のトランジスタ107がターンオンする。これに伴い、電源電圧Vccからトンネル磁気抵抗素子TMRaおよびTMRbを介して接地電圧GNDへの電流経路が形成される(リード)。
【0072】
次に、クロック信号CLKの立下りに同期した時刻T6において、制御信号PORが「H」レベルに設定される。これに伴い、イコライズ回路120におけるノードN0とノードN1とのイコライズが終了する。また、イコライズ回路130におけるノードN3とノードN4とのイコライズも終了する。これにより、トンネル磁気抵抗素子TMRaおよびTMRbの抵抗差に応じた電流差が電圧差として増幅されてノードN0とノードN1に生成される。
【0073】
次に、制御信号PORの立上りの所定期間経過後の時刻T7に制御信号POR#が「H」レベルに立ち上がる。これに伴い、制御信号POR#(「H」レベル)に基づいてゲートトランジスタTRGaおよびTRGbがオンし、データ信号PO,/POがプログラムデータとして外部に出力される。
【0074】
次のクロック信号CLKの立ち上がりの時刻T8においては、ラッチ(データ保持)されたデータ信号POが安定的に出力されている。これに伴い、出力されたデータ信号POに基づいてFPGAの機能を変更することができる。
【0075】
本例においては、FPGAの機能変更時においてプログラム部MUに記憶されたプログラムデータを1クロックサイクルの期間内において、イコライズし、読出し、増幅して出力するデータ読出動作について説明した。
【0076】
次に、高周波クロック信号CLK#(以下、単にクロック信号CLK#とも称する)に同期して上記の機能変更のためのデータ読出動作を実行する場合の構成について説明する。
【0077】
図11のタイミングチャート図を用いて、本実施の形態1におけるクロック信号CLK#に同期した機能変更する際のデータ読出動作について説明する。
【0078】
クロック信号CLK#の立上りに同期した時刻T10とほぼ同様のタイミングにおいて、制御信号PORが「L」レベルに設定される。これに伴い、イコライズ回路120において、ノードN0とノードN1とが電気的に結合されてイコライズされる。また、イコライズ回路130において、制御信号PORの反転信号である制御信号/POR(「H」レベル)に応答して、ノードN3とノードN4とが電気的に結合されてイコライズされる。これに伴い、前のラッチ(データ保持)していたデータが消失する。また同様のタイミングにおいて、制御信号WEが「H」レベルに設定される。これに伴い、トランジスタ107からの電源電圧Vccの供給が停止する。
【0079】
また、同様のタイミングである時刻T10において、コントロール回路1から出力される制御信号SEL1が「H」レベルに設定される。これに伴い、ラッチユニット100とプログラム部MU1とが電気的に結合される。
【0080】
次のクロック信号CLK#の立ち上がりに同期した時刻T11において、制御信号WEが「L」レベルに設定される。これに伴い、ラッチユニット100のトランジスタ107がターンオンする。具体的には、電源電圧Vccからトンネル磁気抵抗素子TMRaおよびTMRbを介して接地電圧GNDへの電流経路が形成される(リード)。
【0081】
次のクロック信号CLK#の立ち上がりに同期した時刻T12において、制御信号PORが「H」レベルに設定される。これに伴い、イコライズ回路120におけるノードN0とノードN1とのイコライズが終了する。また、イコライズ回路130におけるノードN3とノードN4とのイコライズも終了する。これにより、トンネル磁気抵抗素子TMRaおよびTMRbの抵抗差に応じた電流差が電圧差に変換され、増幅されてノードN0とノードN1に生成される。
【0082】
次に、クロック信号CLK#の立ち上がりに同期した時刻T13において、制御信号POR#が「H」レベルに立ち上がる。これに伴い、制御信号POR#(「H」レベル)に基づいてゲートトランジスタTRGaおよびTRGbがオンし、データ信号PO,/POがプログラムデータとして外部に出力される。
【0083】
高周波クロック信号(例えば1GHz)においては、図10で説明した1クロックサイクル期間内において、データ読出動作を実行することは困難であるが、本例の如く、制御信号WE,POR,POR#およびSEL1をクロック信号CLK#に同期したタイミングで出力することにより高速かつ効率的にデータ読出動作を実行することができる。これに伴い、最小のレイテンシでFPGAの機能の切替が可能となる。
【0084】
また、トンネル磁気抵抗素子TMR等をFPGAの機能を変更するために用いるプログラムデータを格納する記憶素子として用いることにより、フラッシュメモリ(R)等の如く書換回数の制限を考慮することなく、無限回のシステムの機能切換の接続制御が可能であり効率的である。
【0085】
(実施の形態1の変形例1)
上記の実施の形態1のデータラッチ回路PMUにおいては、トンネル磁気抵抗素子TMRaおよびTMRbにデータ書込電流を供給することによりトンネル磁気抵抗素子の磁化方向に応じてプログラム部MUにプログラムデータを記憶させる構成について説明した。
【0086】
本実施の形態1の変形例1に従うデータラッチ回路PMUにおいては、固定的なプログラムデータをプログラム部MUに記憶させる構成について説明する。
【0087】
図12は、本実施の形態1の変形例1に従うデータラッチ回路PMUのデータ書込を説明する回路構成図である。
【0088】
図12を参照して、本実施の形態1の変形例1に従うデータラッチ回路PMUの回路構成は、図3に示される本実施の形態1のデータラッチ回路PMUの回路構成と同様であるのでその詳細な説明は繰り返さない。
【0089】
本例においては、トンネル磁気抵抗素子TMRを破壊することにより、固定的にプログラムデータを記憶させることを目的とする。
【0090】
具体的には、トンネル磁気抵抗素子TMRに高電圧を印加する。すなわち、データ書込時にイコライズ回路130において、ノードN3およびノードN4を電気的に切断する。これに伴い、データ書込時に書込ドライバWWRaから書込ドライバWWRbへの電流経路もしくは書込ドライバWWRbから書込ドライバWWRaへの電流経路が形成されるのではなく、書込ドライバからトンネル磁気抵抗素子TMRaもしくはトンネル磁気抵抗素子TMRbを通過する電流経路のみが形成される。
【0091】
具体的には、上記において説明したデータ書込時において、制御信号WEを「L」レベルに維持する。また、書込制御ユニット140は、書込データPDINに応答して書込制御信号WDTaもしくはWDTbのいずれか一方を「H」レベルに設定する。これに伴い、トンネル磁気抵抗素子TMRaもしくはTMRbには、高電圧が印加され、トンネル磁気抵抗素子の薄膜磁性体が破壊される。破壊されたトンネル磁気抵抗素子の電気抵抗値はRminよりも小さいRmin#(<Rmin)に固定的に設定される。
【0092】
一例として、「H」レベルの書込制御信号WDTaが書込ドライバWWRaおよびWWRbに入力された場合には、トンネル磁気抵抗素子TMRaが破壊される。一方、「H」レベルの書込制御信号WDTbが書込ドライバWWRaおよびWWRbに入力された場合には、トンネル磁気抵抗素子TMRbが破壊される。
【0093】
したがって、トンネル磁気抵抗素子TMRaおよびTMRbのいずれか一方を破壊することにより、プログラムデータをプログラム部MUにおいて固定的に記憶させることができる。
【0094】
したがって、破壊したトンネル磁気抵抗素子TMR(抵抗値小)と破壊していないトンネル磁気抵抗素子TMR(抵抗値大)との電気抵抗差に基づき上記実施の形態1で説明した抵抗RmaxとRminとの抵抗差に基づくデータ読出動作と同様のデータ読出動作を実行することができる。
【0095】
当該方式により、磁気ノイズ等の影響により、プログラム部MUに記憶したプログラムデータが書換わることはなく、安定的に所望のプログラムデータを固定的に記憶させることができる。
【0096】
(実施の形態1の変形例2)
本実施の形態1の変形例2においては、プログラム部MUとラッチユニットとの電気的な接続を変更したデータラッチ回路PMU#の構成について説明する。
【0097】
図13は、本実施の形態1の変形例2に従うデータラッチ回路PMU#の回路構成図である。
【0098】
図13を参照して、本実施の形態1の変形例2に従うデータラッチ回路PMU#は、図3に示されるデータラッチ回路PMUと比較して、ラッチユニット100をラッチユニット100#に置換した点と、ラッチユニット100#の出力ノードN0およびN1とプログラム部MU1〜MU4とを電気的に接続した点とが異なる。その他の点は同様であるのでその詳細な説明は繰り返さない。
【0099】
ラッチユニット100#は、ラッチユニット100と比較してトランジスタ102および104がノードN0およびノードN1と接地電圧GNDの間にそれぞれ設けられる点が異なる。その他の点は同様であるので繰り返さない。
【0100】
当該ラッチユニット100#は、いわゆるクロスラッチ回路に相当し、出力ノードN0およびN1の電圧レベルに応じた動作電流を供給することにより、出力ノードの電圧レベルを増幅してラッチする。
【0101】
データ読出動作およびデータ書込動作については、実施の形態1で説明したのと同様であるのでその説明は繰り返さない。
【0102】
(実施の形態2)
上記において説明したように、データラッチ回路PMUには複数のプログラム部MUが含まれ、複数のパターンに基づく効率的なFPGAの機能変更をすることが可能であるが、システム状況においては、複数のプログラム部のうち機能変更に用いられる有効なプログラム部MUを選別することが可能であればシステムの管理上効率的である。
【0103】
本発明の実施の形態2は、上記において説明した実施の形態1に従うデータラッチ回路PMUとともに所定領域に配置され、データラッチ回路PMU各々が有する複数のプログラム部MUのうち有効なプログラム部MUを指し示す判定信号PSを出力するデータラッチ回路PMUaについて説明する。
【0104】
図14は、本発明の実施の形態2に従うデータラッチ回路PMUaの回路構成図である。
【0105】
図14を参照して、本発明の実施の形態2に従うデータラッチ回路PMUaは、データラッチ回路PMUと比較して、プログラム部MU1〜MU4とプログラム部MU#1〜MU#4とを置換した点が異なる。その他の点は同様であるのでその詳細な説明は繰り返さない。なお、プログラム部MU#1〜MU#4の構成は各々同一であるので、ここでは、代表的にプログラム部MU#1の構成について説明する。また、ラッチユニット100は、プログラム部MU#1〜MU#4に記憶されたプログラムデータを判定信号PS,/PSとして出力する。
【0106】
プログラム部MU#1は、プログラム部MU1と比較して、固定抵抗RfをトランジスタSGbとノードN3との間に配置した点が異なる。その他の回路構成については同様であるのでその詳細な説明は繰り返さない。
【0107】
プログラム部MU#1において、固定抵抗Rfは、トンネル磁気抵抗素子の電気抵抗値RmaxとRminとの差の間の値、本例においては一例として中間抵抗値Rmid(=(Rmax−Rmin)/2)を有するように設計されるものとする。
【0108】
図15は、初期状態(データ無効状態)におけるデータラッチ回路PMUaを説明する概念図である。
【0109】
図15を参照して、データ書込前の初期状態において、プログラム部MU#1のトンネル磁気抵抗素子TMRaおよびTMRbはともに電気抵抗値Rminに設定されているものとする。これに伴い、トンネル磁気抵抗素子TMRbと固定抵抗Rfとの合成抵抗値(Rmid+Rmin)はトンネル磁気抵抗素子TMRaの電気抵抗値Rminよりも大きい。
【0110】
したがって、この状態において、上記の実施の形態1で説明したデータ読出動作を実行した場合、ノードN0が「H」レベル、ノードN1が「L」レベルにラッチされる。すなわち、初期状態においては、「H」レベルの判定信号PSがデータラッチ回路PMUaでラッチされて出力される。この状態をデータ無効状態とする。
【0111】
図16は、データラッチ回路PMUaをデータ無効状態からデータ有効状態に設定する場合の概念図である。
【0112】
図16を参照して、実施の形態1で説明したように、書込制御ユニット140において、書込制御信号WDTbを「H」レベルに設定する。これに伴い、ビット線SBLにデータ書込電流+Iwが供給される。また、デジット線DLaおよびDLbに流れるデータ書込電流に応じてトンネル磁気抵抗素子TMRaの電気抵抗がRminからRmaxに遷移する。一方、トンネル磁気抵抗素子TMRbの電気抵抗は、Rminに維持される。
【0113】
この場合、トンネル磁気抵抗素子TMRaの電気抵抗値Rmaxは、トンネル磁気抵抗素子TMRbと固定抵抗Rfとの合成抵抗値(Rmid+Rmin)よりも大きくなる。
【0114】
したがって、この状態において、上記の実施の形態1で説明したデータ読出動作を実行した場合、ノードN0が「L」レベルに設定され、ノードN1が「H」レベルに設定されラッチされる。すなわち、「L」レベルの判定信号PSがデータラッチ回路PMUaでラッチされて出力される。この状態をデータ有効状態とする。
【0115】
一方、トンネル磁気抵抗素子TMRaの電気抵抗をRmaxからRminに遷移させた場合には、トンネル磁気抵抗素子TMRbの電気抵抗はRmaxとなり、トンネル磁気抵抗素子TMRaの電気抵抗値Rminは、トンネル磁気抵抗素子TMRbと固定抵抗Rfとの合成抵抗値(Rmax+Rmid)よりも小さくなる。
【0116】
したがって、上述したように「H」レベルの判定信号PSがデータラッチ回路PMUaでラッチされて出力される。すなわち、データ無効状態となる。
【0117】
本実施の形態の如く、判定信号PSのデータレベルをコントロール回路1で検知することにより、データ有効状態かデータ無効状態かを判定し、これに基づいてデータ有効状態を示すプログラム部MUを効率的に選択することができる。
【0118】
具体的には、データラッチ回路PMUaに含まれるプログラム部MU#1〜MU#4のデータ読出動作をそれぞれ実行して出力される判定信号PSをコントロール回路1で検出する。この判定信号PSに基づいて、データラッチ回路PMUにおいて、制御信号SEL1〜SEL4を選択的に活性化させる。
【0119】
これにより、システム状況に応じた有効なプログラム部MUを容易に判定することができ、効率的なFPGAの機能の変更すなわちシステムを効率的に管理することが可能となる。
【0120】
また、本構成の如く、固定抵抗Rfをトンネル磁気抵抗素子TMRbと直列に接続することにより、初期状態のデータレベルを設定することができ、当該初期状態のデータレベルとの比較に基づいて有効、無効を判定することができるため簡易に判定信号を検出することができる。
【0121】
また、実施の形態2に従うデータラッチ回路PMUaにおいても、上記の実施の形態1の変形例2において説明したのと同様、トンネル磁気抵抗素子TMRを破壊することにより、恒久的に有効もしくは無効状態の判定信号を出力するように設定することも可能である。
【0122】
たとえば、本例においては、固定抵抗Rf側のトンネル磁気抵抗素子TMRbを破壊することにより、固定抵抗Rfとトンネル磁気抵抗素子TMRbの合成抵抗(Rmid+Rmin#)は、一般的にトンネル磁気抵抗素子TMRaの電気抵抗よりも小さくなる。
【0123】
これに伴い、データ読出時においては、常に判定信号PSは、「L」レベルに設定され、データ有効状態を示すこととなる。
【0124】
なお、本例においては、トンネル磁気抵抗素子TMRb側に固定抵抗Rfを配置した構成について説明したが、トンネル磁気抵抗素子TMRa側に固定抵抗Rfを配置した構成とすることも可能である。
【0125】
また、固定抵抗Rfを実施の形態1のデータラッチ回路PMUの構成に設けた点のみが異なり、簡易にデータラッチ回路PMUaを構成することが可能である。
【0126】
なお、上記において、説明したデータラッチ回路は、FPGAの切替制御に用いられるプログラムデータを格納する場合について主に説明したが、FPGAに限らず、他の内部回路の動作で用いられるプログラムデータを記憶することも可能である。また、データ有効状態もしくは無効状態を指し示す判定信号を出力するデータラッチ回路もFPGA以外において用いることも可能である。
【0127】
また、上記の実施の形態においては、トンネル磁気抵抗素子を用いてデータ記憶を実行する構成について説明したが、薄膜のカルコゲナイドという材料を用いて結晶状態(低抵抗)およびアモルファス状態(高抵抗)のいずれか一方への相転移に従う特性を利用した可変抵抗素子によりデータ記憶を実行することも可能である。
【0128】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【0129】
【発明の効果】
この発明は以上説明したように、データラッチ回路において、複数のプログラム部のうちの選択プログラム部のデータ信号を保持して出力する。したがって、ラッチするデータを書換える必要がなく効率的に周辺回路に用いられるデータ信号を出力することができる。
【0130】
また、不揮発性記憶装置において、スイッチ制御部は、複数のプログラム部とラッチ回路とを含む。ラッチ回路は、複数のプログラム部のうちの選択プログラム部からのデータ信号を保持する。したがって、信号伝送経路の設定をするためにプログラム部のデータを書換える必要がなく、複数のプログラム部の中の選択プログラム部を用いて効率的に信号伝送経路を設定することができる。
【図面の簡単な説明】
【図1】 本発明の実施の形態1に従うFPGAの全体構成を示す概略ブロック図である。
【図2】 スイッチ部CONの構成を示す概念図である。
【図3】 本発明の実施の形態1に従うデータラッチ回路PMUの回路構成図である。
【図4】 トンネル磁気抵抗素子TMRに対するデータ書込動作を説明する概念図である。
【図5】 データ書込時におけるデータ書込電流とトンネル磁気抵抗素子の磁化方向との関連を示す概念図である。
【図6】 データラッチ回路PMUにおいて、プログラム部MU1に対するプログラムデータのデータ書込を実行する場合の概念図である。
【図7】 データラッチ回路PMUにおいて、プログラム部MU1に対する別のプログラムデータのデータ書込を実行する場合の概念図である。
【図8】 データラッチ回路PMUにおいて、プログラム部MU1が保持するプログラムデータを電源投入時に自動的に読み出してラッチするデータ読出動作について説明する概念図である。
【図9】 本発明の実施の形態1に従うデータ読出動作について詳細に説明するタイミングチャート図である。
【図10】 FPGAの機能変更をする際の本発明の実施の形態1に従うデータラッチ回路PMUのデータ読出動作について説明するタイミングチャート図である。
【図11】 本実施の形態1におけるクロック信号CLK#に同期した機能変更する際のデータ読出動作について説明するタイミングチャート図である。
【図12】 本実施の形態1の変形例1に従うデータラッチ回路PMUのデータ書込を説明する回路構成図である。
【図13】 本実施の形態1の変形例2に従うデータラッチ回路PMU#の回路構成図である。
【図14】 本発明の実施の形態2に従うデータラッチ回路PMUaの回路構成図である。
【図15】 初期状態(データ無効状態)におけるデータラッチ回路PMUaを説明する概念図である。
【図16】 データラッチ回路PMUaをデータ無効状態からデータ有効状態に設定する場合の概念図である。
【符号の説明】
XG 水平配線群、YG 垂直配線群、BK 論理ブロック、IF 入力インターフェイス部、OF 出力インターフェイス部、CON スイッチ部、PMUデータラッチ回路、MU プログラム部、1 コントロール回路、100 ラッチユニット、140 書込制御ユニット。
Claims (4)
- 周辺回路に対して用いられるプログラム情報を保持して出力するデータラッチ回路を備え、
前記データラッチ回路は、
各々が、前記プログラム情報を構成するプログラムデータに応じたデータ書込電流の供給を受けて不揮発的なデータ記憶を実行する複数のプログラム部と、
データ読出時に、選択された前記複数のプログラム部のうちの選択プログラム部から生成されるデータ信号および相補的なデータ信号を第1の保持ノードおよび第2の保持ノードにそれぞれ保持するためのラッチ回路とを含み、
各前記プログラム部は、
前記プログラムデータに応じた前記データ書込電流に基づいて互いに異なる電気抵抗を有する第1および第2の記憶素子と、
前記データ書込電流が互いに反対方向に供給されるよう、前記第1および第2の記憶素子に対して共通に設けられるビット線と、
前記第1の記憶素子と前記第2の記憶素子との間に設けられ、前記ビット線を介して前記第1の記憶素子と前記第2の記憶素子との間を電気的に接続/非接続にするためのスイッチ回路とを含み、
前記ラッチ回路は、
第1の電圧と結合され、前記選択プログラム部の第2の電圧と結合された前記第1の記憶素子と直列に電気的に接続される前記第1の保持ノードに対して前記第2の保持ノードの電圧レベルに応じた動作電流を供給する第1の電流供給部と、
前記第1の電圧と結合され、前記選択プログラム部の第2の電圧と結合された前記第2の記憶素子と直列に電気的に接続される前記第2の保持ノードに対して前記第1の保持ノードの電圧レベルに応じた動作電流を供給する第2の電流供給部とを含み、
前記第1および第2の記憶素子の各々は、磁気抵抗素子に相当する、不揮発性記憶装置。 - 周辺回路に対して用いられるプログラム情報を保持して出力するデータラッチ回路を備え、
前記データラッチ回路は、
各々が、前記プログラム情報を構成するプログラムデータに応じたデータ書込電流の供給を受けて不揮発的なデータ記憶を実行する複数のプログラム部と、
データ読出時に、選択された前記複数のプログラム部のうちの選択プログラム部から生成されるデータ信号および相補的なデータ信号を第1の保持ノードおよび第2の保持ノードにそれぞれ保持するためのラッチ回路とを含み、
各前記プログラム部は、
前記プログラムデータに応じた前記データ書込電流に基づいて互いに異なる電気抵抗を有する第1および第2の記憶素子と、
前記データ書込電流が互いに反対方向に供給されるよう、前記第1および第2の記憶素子に対して共通に設けられるビット線と、
前記第1の記憶素子と前記第2の記憶素子との間に設けられ、前記ビット線を介して前記第1の記憶素子と前記第2の記憶素子との間を電気的に接続/非接続にするためのスイッチ回路とを含み、
前記ラッチ回路は、
第1の電圧と第2の電圧との間に設けられ、前記選択プログラム部の固定電圧と電気的に結合された第1の記憶素子と接続される前記第1の保持ノードに対して前記第2の保持ノードの電圧レベルに応じた動作電流を供給する第1の電流供給部と、
前記第1の電圧と前記第2の電圧との間に設けられ、前記選択プログラム部の固定電圧と電気的に結合された第2の記憶素子と接続される前記第2の保持ノードに対して前記第1の保持ノードの電圧レベルに応じた動作電流を供給する第2の電流供給部とを含み、
前記第1および第2の記憶素子の各々は、磁気抵抗素子に相当する、不揮発性記憶装置。 - 前記ラッチ回路は、
前記第1の電圧と前記第1の保持ノードとの間に設けられ、ゲートが前記第2の保持ノードと接続される第1のトランジスタと、
前記第1の保持ノードを介して前記第1のトランジスタと前記選択プログラム部の前記第1の記憶素子と接続され、ゲートが前記第2の保持ノードと接続される第2のトランジスタと、
前記第1の電圧と前記第2の保持ノードとの間に設けられ、ゲートが前記第1の保持ノードと接続される第3のトランジスタと、
前記第2の保持ノードを介して前記第3のトランジスタと前記選択プログラム部の前記第2の記憶素子と接続され、ゲートが前記第1の保持ノードと接続される第4のトランジスタとを含む、請求項1記載の不揮発性記憶装置。 - 前記ラッチ回路は、
前記第1の電圧と前記第1の保持ノードとの間に設けられ、ゲートが前記第2の保持ノードと接続される第1のトランジスタと、
前記第1の保持ノードを介して前記第1のトランジスタと前記第2の電圧との間に接続され、ゲートが前記第2の保持ノードと接続される第2のトランジスタと、
前記第1の電圧と前記第2の保持ノードとの間に設けられ、ゲートが前記第1の保持ノードと接続される第3のトランジスタと、
前記第2の保持ノードを介して前記第3のトランジスタと前記第2の電圧との間に接続され、ゲートが前記第1の保持ノードと接続される第4のトランジスタとを含む、請求項2記載の不揮発性記憶装置。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002377151A JP4294307B2 (ja) | 2002-12-26 | 2002-12-26 | 不揮発性記憶装置 |
US10/461,417 US6992935B2 (en) | 2002-12-26 | 2003-06-16 | Nonvolatile memory device efficiently changing functions of field programmable gate array at high speed |
CNB031548822A CN100354976C (zh) | 2002-12-26 | 2003-08-19 | 高速高效地变更现场可编程门阵列功能的非易失存储装置 |
US11/226,235 US20060007755A1 (en) | 2002-12-26 | 2005-09-15 | Nonvolatile memory device efficiently changing functions of field programmable gate array at high speed |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002377151A JP4294307B2 (ja) | 2002-12-26 | 2002-12-26 | 不揮発性記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004206835A JP2004206835A (ja) | 2004-07-22 |
JP4294307B2 true JP4294307B2 (ja) | 2009-07-08 |
Family
ID=32652718
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002377151A Expired - Fee Related JP4294307B2 (ja) | 2002-12-26 | 2002-12-26 | 不揮発性記憶装置 |
Country Status (3)
Country | Link |
---|---|
US (2) | US6992935B2 (ja) |
JP (1) | JP4294307B2 (ja) |
CN (1) | CN100354976C (ja) |
Families Citing this family (21)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4294307B2 (ja) * | 2002-12-26 | 2009-07-08 | 株式会社ルネサステクノロジ | 不揮発性記憶装置 |
US20050083743A1 (en) * | 2003-09-09 | 2005-04-21 | Integrated Magnetoelectronics Corporation A California Corporation | Nonvolatile sequential machines |
KR100615089B1 (ko) * | 2004-07-14 | 2006-08-23 | 삼성전자주식회사 | 낮은 구동 전류를 갖는 자기 램 |
KR100835275B1 (ko) * | 2004-08-12 | 2008-06-05 | 삼성전자주식회사 | 스핀 주입 메카니즘을 사용하여 자기램 소자를 구동시키는방법들 |
US7372722B2 (en) * | 2003-09-29 | 2008-05-13 | Samsung Electronics Co., Ltd. | Methods of operating magnetic random access memory devices including heat-generating structures |
US7369428B2 (en) | 2003-09-29 | 2008-05-06 | Samsung Electronics Co., Ltd. | Methods of operating a magnetic random access memory device and related devices and structures |
JP4770432B2 (ja) * | 2005-12-01 | 2011-09-14 | Tdk株式会社 | 磁気メモリデバイス |
US7728622B2 (en) * | 2007-03-29 | 2010-06-01 | Qualcomm Incorporated | Software programmable logic using spin transfer torque magnetoresistive random access memory |
US7911830B2 (en) * | 2007-05-17 | 2011-03-22 | Integrated Magnetoelectronics | Scalable nonvolatile memory |
JP5201487B2 (ja) | 2007-12-06 | 2013-06-05 | 日本電気株式会社 | 不揮発性ラッチ回路 |
WO2009078242A1 (ja) | 2007-12-14 | 2009-06-25 | Nec Corporation | 不揮発性ラッチ回路及びそれを用いた論理回路 |
JP4516137B2 (ja) * | 2008-03-27 | 2010-08-04 | 株式会社東芝 | 半導体集積回路 |
WO2010150637A1 (ja) * | 2009-06-22 | 2010-12-29 | 日本電気株式会社 | 再構成可能な半導体デバイス |
KR101611416B1 (ko) * | 2009-12-09 | 2016-04-12 | 삼성전자주식회사 | 비휘발성 논리 회로, 상기 비휘발성 논리 회로를 포함하는 집적 회로 및 상기 집적 회로의 동작 방법 |
KR101802945B1 (ko) * | 2011-06-27 | 2017-12-29 | 삼성전자주식회사 | 논리 장치 및 이를 포함하는 반도체 패키지 |
US8670266B2 (en) * | 2012-01-30 | 2014-03-11 | Qualcomm Incorporated | Non-volatile flip-flop |
KR101920719B1 (ko) * | 2012-11-19 | 2019-02-13 | 삼성전자주식회사 | 논리 장치, 논리 장치를 포함하는 디지털 필터 및 논리 장치를 제어하는 방법 |
US9147454B2 (en) * | 2013-01-14 | 2015-09-29 | Qualcomm Incorporated | Magnetic tunneling junction non-volatile register with feedback for robust read and write operations |
US9741923B2 (en) | 2015-09-25 | 2017-08-22 | Integrated Magnetoelectronics Corporation | SpinRAM |
WO2019116915A1 (ja) * | 2017-12-12 | 2019-06-20 | ソニーセミコンダクタソリューションズ株式会社 | 半導体回路および半導体回路システム |
EP3675126A1 (en) * | 2018-12-28 | 2020-07-01 | IMEC vzw | A circuit cell for a memory device or logic device |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5784313A (en) * | 1995-08-18 | 1998-07-21 | Xilinx, Inc. | Programmable logic device including configuration data or user data memory slices |
US6269027B1 (en) | 1998-04-14 | 2001-07-31 | Honeywell, Inc. | Non-volatile storage latch |
US6317359B1 (en) | 1999-07-07 | 2001-11-13 | Iowa State University Research Foundation, Inc. | Non-volatile magnetic circuit |
US6542000B1 (en) * | 1999-07-30 | 2003-04-01 | Iowa State University Research Foundation, Inc. | Nonvolatile programmable logic devices |
JP2001298357A (ja) | 2000-04-13 | 2001-10-26 | Seiko Epson Corp | フィールド・プログラマブル・ゲートアレイ |
US6324093B1 (en) | 2000-09-15 | 2001-11-27 | Hewlett-Packard Company | Write-once thin-film memory |
TW584976B (en) * | 2000-11-09 | 2004-04-21 | Sanyo Electric Co | Magnetic memory device |
JP4667594B2 (ja) * | 2000-12-25 | 2011-04-13 | ルネサスエレクトロニクス株式会社 | 薄膜磁性体記憶装置 |
US6304477B1 (en) | 2001-01-31 | 2001-10-16 | Motorola, Inc. | Content addressable magnetic random access memory |
EP1324495B1 (en) * | 2001-12-28 | 2011-03-30 | Fujitsu Semiconductor Limited | Programmable logic device with ferrroelectric configuration memories |
JP4294307B2 (ja) * | 2002-12-26 | 2009-07-08 | 株式会社ルネサステクノロジ | 不揮発性記憶装置 |
-
2002
- 2002-12-26 JP JP2002377151A patent/JP4294307B2/ja not_active Expired - Fee Related
-
2003
- 2003-06-16 US US10/461,417 patent/US6992935B2/en not_active Expired - Lifetime
- 2003-08-19 CN CNB031548822A patent/CN100354976C/zh not_active Expired - Fee Related
-
2005
- 2005-09-15 US US11/226,235 patent/US20060007755A1/en not_active Abandoned
Also Published As
Publication number | Publication date |
---|---|
CN1512513A (zh) | 2004-07-14 |
US20060007755A1 (en) | 2006-01-12 |
US6992935B2 (en) | 2006-01-31 |
JP2004206835A (ja) | 2004-07-22 |
US20040125660A1 (en) | 2004-07-01 |
CN100354976C (zh) | 2007-12-12 |
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Legal Events
Date | Code | Title | Description |
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A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20051115 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20081209 |
|
A131 | Notification of reasons for refusal |
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A521 | Request for written amendment filed |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120417 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120417 Year of fee payment: 3 |
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S111 | Request for change of ownership or part of ownership |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
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|
R350 | Written notification of registration of transfer |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130417 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140417 Year of fee payment: 5 |
|
R250 | Receipt of annual fees |
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|
S531 | Written request for registration of change of domicile |
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R350 | Written notification of registration of transfer |
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LAPS | Cancellation because of no payment of annual fees |