JP2001298357A

JP2001298357A - フィールド・プログラマブル・ゲートアレイ

Info

Publication number: JP2001298357A
Application number: JP2000112496A
Authority: JP
Inventors: Tsutae Hiuga; 伝日向
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2000-04-13
Filing date: 2000-04-13
Publication date: 2001-10-26

Abstract

(57)【要約】【課題】個別回路を構成するためのデータの格納処理
が迅速にできる上に、個別回路の変更が迅速にできるよ
うにしたＦＰＧＡの提供。【解決手段】シフトレジスタ１１に回路構成データが
入力されると、このデータはシフトクロックによりシフ
トされて格納されていき、そのシフト動作が終了する。
その後、ラッチクロックが入力されると、シフトレジス
タ１１の格納内容がＤラッチ１２ａ…に取り込まれて格
納されると同時に出力される。この出力により、例えば
ＭＯＳトランジスタ５ｂのみが導通状態になり、個別の
回路が構成される。一方、このように個別回路の動作中
に、他の回路を構成するためのデータがシフトレジスタ
１１に格納される。その後、ラッチクロックが入力され
ると、その格納内容がＤラッチ１２ａ…に取り込まれて
格納されると同時に出力され、例えばＭＯＳトランジス
タ５ｃのみが導通状態になる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、フィールド・プロ
グラマブル・ゲートアレイ（ＦＰＧＡ）の改良にに関す
るものである。

【０００２】

【従来の技術】従来、この種のＦＰＧＡの一例として
は、図６に示すようなものが知られている。このＦＰＧ
Ａは、図６に示すように、複数の論理ゲートなどがあら
かじめ組み込まれた論理ブロック１と、この論理ブロッ
ク１の入力側の配線２ａ、２ｂ…２ｎと、その出力側の
配線３ａ、３ｂ…３ｎと、配線２ａ、２ｂ…２ｎの途中
に設けたスイッチ用のＭＯＳトランジスタ４ａ、４ｂ…
と、配線３ａ、３ｂ…３ｎの途中に設けたスイッチ用の
ＭＯＳトランジスタ５ａ、５ｂ…５ｎとを備えている。

【０００３】ＭＯＳトランジスタ５ａ、５ｂ…は、１ビ
ットからなるＳＲＡＭ（スタティックメモリ）６ａ、６
ｂ…に記憶されるデータに応じて開閉自在になってい
る。そのＳＲＡＭ６ａ、６ｂ…には、ＭＯＳトランジス
タ７ａ、７ｂ…を介して自動的にデータが読み書きでき
るようになっている。

【０００４】このような構成からなるＦＰＧＡでは、電
源を投入すると、ＳＲＡＭ６ａ、６ｂ…に予め記憶され
ているデータに従ってスイッチ５ａ、５ｂ…が開閉し、
これにより論理ブロック１の機能が特定されて個別の回
路が構成（実現）される。

【０００５】

【発明が解決しようとする課題】しかし、従来のＦＰＧ
Ａでは、その個別の回路を実現するためにＳＲＡＭにそ
の全データを書き込む必要があり、そのデータはＳＲＡ
Ｍごとにいちいち書き込む必要があるので、ＳＲＡＭの
数が多いような場合には書き込みに時間がかかるという
不都合があった。

【０００６】また、ＦＰＧＡの回路構成を変更する場合
にも、ＳＲＡＭごとにデータをいちいち書き込む必要が
あるので、書き込みに時間がかかる場合には、回路の変
更を迅速に行うことができないという不都合があった。

【０００７】そこで、本発明の目的は、個別回路を構成
するためのデータの格納処理が迅速にできる上に、個別
回路の変更が迅速にできるようにしたフィールド・プロ
グラマブル・ゲートアレイを提供することにある。

【０００８】

【課題を解決するための手段】上記課題を解決し、本発
明の目的を達成するために、請求項１〜請求項７に記載
の各発明は以下のように構成した。

【０００９】請求項１に記載の発明は、複数の論理ゲー
ト等が予め組み込まれた論理ブロックと、この論理ブロ
ックと接続される配線と、この配線中に作り込まれた複
数のスイッチと、を有するフィールド・プログラマブル
・ゲートアレイであって、前記論理ブロックを用いて個
別の回路を構成するためのデータを格納するシフトレジ
スタを有し、このシフトレジスタの格納内容に基づいて
前記複数のスイッチを開閉するスイッチ開閉手段を備え
たことを特徴とするものである。

【００１０】このように請求項１に記載の発明では、個
別回路を実現するためのデータをシフトレジスタに格納
するようにしたので、そのデータの迅速な格納処理が可
能となる。

【００１１】請求項２に記載の発明は、複数の論理ゲー
ト等が予め組み込まれた論理ブロックと、この論理ブロ
ックと接続される配線と、この配線中に作り込まれた複
数のスイッチと、を有するフィールド・プログラマブル
・ゲートアレイであって、前記論理ブロックを用いて個
別の回路を構成するためのデータを格納する多値メモリ
を複数個有し、この多値メモリに格納されるデータに基
づいて前記複数のスイッチを開閉するスイッチ開閉手段
を備えたことを特徴とするものである。

【００１２】このように請求項２に記載の発明では、複
数の個別回路を実現するデータを一度に予め多値メモリ
に格納できるので、個別回路の変更時に、その瞬時の変
更が可能となる。

【００１３】請求項３に記載の発明は、請求項１または
請求項２に記載のフィールド・プログラマブル・ゲート
アレイにおいて、前記論理ブロックは、自己の回路を特
定するためのスイッチを含み、このスイッチを前記スイ
ッチ開閉手段で開閉するようになっていることを特徴と
するものである。

【００１４】このように請求項３に記載の発明では、論
理ブロックが自己の機能を特定するスイッチを含む場合
にも適用でき、この場合には、請求項１また請求項２に
記載の発明と同様の効果が実現できる。

【００１５】請求項４に記載の発明は、請求項１または
請求項３に記載のフィールド・プログラマブル・ゲート
アレイにおいて、前記スイッチ開閉手段は、前記個別の
回路を構成するためのデータを直列入力して格納し、こ
の格納データを並列出力するシフトレジスタと、このシ
フトレジスタから並列出力されるデータを任意のタイミ
ングで取り込んで記憶するラッチとを備え、前記ラッチ
の出力に基づいて対応する前記スイッチを開閉するよう
になっていることを特徴とするものである。このように
請求項４に記載の発明では、個別回路を実現するデータ
をシフトレジスタに格納するようにしたので、そのデー
タの格納処理が迅速にできる。また、請求項４に記載の
発明では、シフトレジスタの他にラッチを備えるように
したので、個別回路が実現されてその回路の動作中に、
これに並行して他の個別回路を実現するためのデータを
シトレジスタに予め格納しておくことができ、これによ
り、その後の個別回路の変更を瞬時に実現できる。

【００１６】請求項５に記載の発明は、請求項１または
請求項３に記載のフィールド・プログラマブル・ゲート
アレイにおいて、前記スイッチ開閉手段は、前記個別の
回路を構成するためのデータを直列入力して格納する単
位シフトレジスタを、所定の段数だけ縦続接続させ、前
記各単位シフトレジスタの出力に基づいて対応する前記
スイッチを開閉するようになっていることを特徴とする
ものである。

【００１７】このように請求項５に記載の発明では、個
別回路を実現するデータを単位シフトレジスタに格納す
るようにしたので、そのデータ処理が迅速にできる。ま
た、複数の個別回路を実現するデータを一度に予め単位
シフトジスタに格納できるので、シフトクロックにより
個別回路の瞬時の変更が可能となる。

【００１８】請求項６に記載の発明は、請求項１または
請求項３に記載のフィールド・プログラマブル・ゲート
アレイにおいて、前記スイッチ開閉手段は、前記個別の
回路を構成するためのデータを直列入力して格納し、こ
の格納データを左右双方にシフトできる双方向シフトレ
ジスタを、所定の段数だけ縦続接続させ、前記各双方向
シフトレジスタの出力に基づいて対応する前記スイッチ
を開閉するようになっていることを特徴とするものであ
る。

【００１９】このように請求項６に記載の発明では、個
別回路を実現するデータを双方向シフトレジスタに格納
するようにしたので、そのデータの格納処理が迅速にで
きる。また、複数の個別回路を実現するデータを一度に
予め双方向シフトジスタに格納できるので、シフトクロ
ックにより個別回路の瞬時の変更が可能となる。

【００２０】請求項７に記載の発明は、請求項１または
請求項３に記載のフィールド・プログラマブル・ゲート
アレイにおいて、前記スイッチ開閉手段は、前記個別の
回路を構成するためのデータを直列入力して格納し、こ
の格納の終了後には、その格納データを循環できるサイ
クリック機能付きシフトレジスタを、所定の段数だけ縦
続接続させ、前記各サイクリック機能付きシフトレジス
タの出力に基づいて対応する前記スイッチを開閉するよ
うになっていることを特徴とするものである。

【００２１】このように請求項７に記載の発明では、個
別回路を実現するデータをサイクリック機能付きシフト
レジスタに格納するようにしたので、そのデータの格納
処理が迅速にできる。また、複数の個別回路を実現する
データを一度に予めサイクリック機能付きシフトジスタ
に格納できるので、シフトクロックにより個別回路の瞬
時の変更が可能となる。

【００２２】

【発明の実施の形態】以下、本発明の実施形態について
図面を参照して説明する。

【００２３】図１は、本発明のフィールド・プログラマ
ブル・ゲートアレイ（ＦＰＧＡ）の第１実施形態の構成
を示す回路図である。

【００２４】この第１実施形態にかかるＦＰＧＡは、図
１に示すように、論理ブロック１と、この論理ブロック
１の入力側の配線２ａ〜２ｎと、その出力側の配線３ａ
〜３ｎと、配線３ａ〜３ｎの途中に設けたスイッチ用の
ＭＯＳトランジスタ５ａ〜５ｎと、Ｄラッチ（Ｄフリッ
プフロップ）１１ａ、１１ｂ…を縦続接続させたシフト
レジスタ１１と、Ｄラッチ（Ｄフリップフロップ）１２
ａ、１２ｂ…とを少なくとも備えている。

【００２５】論理ブロック１は、アンドゲート、オアゲ
ート、インバータなどの各種の論理ゲートの他に、ラッ
チなどが予め組み込まれ、後述のようにＭＯＳトランジ
スタ５ａ〜５ｎなどのオンオフ制御により、その機能が
特定されて個別の回路が構成できるようになっている。

【００２６】Ｄラッチ１１ａの入力端子Ｄには、論理ブ
ロックの機能を特定して個別の回路を構成するためのデ
ータ（以下、回路構成データという）が入力されるよう
になっている。Ｄラッチ１１ａの出力端子Ｑは、次段の
Ｄラッチ１１ｂの入力端子Ｄと接続されている。Ｄラッ
チ１１ｂの出力端子Ｑは、次段のＤラッチ１１ｃの入力
端子Ｄと接続されている。さらに、Ｄラッチ１１ａ、１
１ｂ、１１ｃ…の各クロック端子Ｃには、シフトクロッ
クが入力されるようになっている。

【００２７】Ｄラッチ１２ａは、その入力端子ＤがＤラ
ッチ１１ａの出力端子Ｑに接続され、その出力端子Ｑが
ＭＯＳトランジスタ５ａのゲートに接続されている。Ｄ
ラッチ１２ｂは、その入力端子ＤがＤラッチ１１ｂの出
力端子Ｑに接続され、その出力端子ＱがＭＯＳトランジ
スタ５ｂのゲートに接続されている。Ｄラッチ１２ｃ
は、その入力端子ＤがＤラッチ１１ｃの出力端子Ｑに接
続され、その出力端子ＱがＭＯＳトランジスタ５ｃのゲ
ートに接続されている。さらに、Ｄラッチ１２ａ、１２
ｂ、１２ｃ…の各クロック端子Ｃには、ラッチクロック
が入力されるようになっている。

【００２８】なお、論理ブロック１は、配線２ａ〜２ｎ
や配線３ａ〜３ｎにより複数接続されているが、図１で
は省略されている。

【００２９】次に、このような構成からなる第１実施形
態にかかるＦＰＧＡの動作例について、図１を参照して
説明する。

【００３０】まず、シフトレジスタ１１を構成するＤラ
ッチ１１ａに、直列形態からなる回路構成データが入力
されると、このデータはシフトクロックにより右にシフ
トされていく。そして、そのシフト動作が終了すると、
Ｄラッチ１１ａ、１１ｂ、１１ｃ…に、例えば「０」、
「１」、「０」…が格納される。

【００３１】その後、任意のタイミングで最初のラッチ
クロックが入力されると、そのタイミングでＤラッチ１
１ａ、１１ｂ、１１ｃ…の格納内容「０」、「１」、
「０」…が、Ｄラッチ１２ａ、１２ｂ、１２ｃに取り込
まれて格納されると同時に出力される。このため、その
データ「０」、「１」、「０」によりＭＯＳトランジス
タ５ｂのみが導通状態になる。従って、その導通に応じ
て論理ブロック１は、アンドゲートやノアゲートという
ように所望の機能が特定されて、個別の回路が構成され
る。

【００３２】一方、このように個別回路が構成されてそ
の回路の動作中に、他の回路を構成する回路構成データ
がＤラッチ１１ａに入力されると、このデータはシフト
クロックにより右にシフトされていく。そして、そのシ
フト動作が終了すると、Ｄラッチ１１ａ、１１ｂ、１１
ｃ…に、例えば「０」、「０」、「１」…が格納され
る。

【００３３】その後、次のラッチクロックが入力される
と、そのタイミングでＤラッチ１１ａ、１１ｂ、１１ｃ
…の格納内容「０」、「０」、「１」…が、Ｄラッチ１
２ａ、１２ｂ、１２ｃに取り込まれて格納されると同時
に出力される。このため、ＭＯＳトランジスタ５ｂのみ
が導通状態になり、他の個別回路に変更される。

【００３４】以上説明したように、第１実施形態にかか
るＦＰＧＡでは、回路構成データを直列データ（時系列
のデータ）とし、このデータをシフトクロックによりシ
フトレジスタ１１に予め格納するようにしたので、その
データをシフトレジスタ１１に短時間で格納できる。

【００３５】また、第１実施形態にかかるＦＰＧＡで
は、シフトレジスタ１１の他にＤラッチ１２ａ、１２
ｂ、１２ｃを備えるようにしたので、最初の個別回路が
実現されてその回路の動作中に、これに並行して他の個
別回路を実現するための回路構成データをシトレジスタ
１１に予め格納しておくことができる。このため、個別
回路の変更を瞬時に実現できる。

【００３６】なお、第１実施形態にかかるＦＰＧＡで
は、論理ブロック１に接続される配線３ａ〜３ｎに含ま
れるＭＯＳトランジスタ５ａ〜５ｎの開閉制御について
説明した。しかし、本発明はこれに限るものではなく、
論理ブロック１が自己の機能を特定するためのスイッチ
用のＭＯＳトランジスタを含む場合には、そのＭＯＳト
ランジスタのオンオフ制御をＭＯＳトランジスタ５ａ〜
５ｎのオンオフ制御と同様に行うようにしても良い。こ
の点については、以下の第２〜第５の各実施形態につい
ても同様である。

【００３７】次に、本発明の第２実施形態の構成につい
て、図２を参照して説明する。

【００３８】この第２実施形態にかかるＦＰＧＡは、図
１におけるシフトレジスタ１１およびＤラッチ１２ａ、
１２ｂ、１２ｃ…を、図２に示すような複数の多値メモ
リ１３ａ、１３ｂ、１３ｃ…に置き換えたものである。

【００３９】すなわち、この第２実施形態にかかるＦＰ
ＧＡは、回路構成データを格納する複数の多値メモリ１
３ａ、１３ｂ、１３ｃ…を備え、この多値メモリ１３
ａ、１３ｂ、１３ｃ…各出力に基づいてＭＯＳトランジ
スタ５ａ、５ｂ、５ｃ…をオンオフ制御するようにした
ものである。

【００４０】なお、この第２実施形態にかかるＦＰＧＡ
の他の部分の構成は、図１に示した第１実施形態と同様
であるので、図１と同一部分には同一符号を付してその
説明は省略する。

【００４１】次に、このような構成からなる第２実施形
態にかかるＦＰＧＡの動作例について、図２を参照して
説明する。

【００４２】まず、多値メモリ１３ａ、１３ｂ、１３ｃ
…に、図示しない手段により回路構成データをあらかじ
め格納しておく。例えば、多値メモリ１３ａ〜１３ｎが
ｎ番地からなり各番地に１ビットのデータが記憶可能な
場合には、多値メモリ１３ａの１番地に「１」、多値メ
モリ１３ｂの２番地に「０」、多値メモリ１３ｃの３番
地に「１」…を格納しておくものとする。

【００４３】その後、任意の第１のタイミングにおい
て、スイッチ信号により１番地が指定されると、多値メ
モリ１３ａの１番地の「１」が読み出されてＭＯＳトラ
ンジスタ５ａが導通状態になり、これに応じた個別回路
が構成される。さらに、任意の第２のタイミングにおい
て、スイッチ信号により３番地が指定されると、多値メ
モリ１３ｃの３番地の「１」が読み出されてＭＯＳトラ
ンジスタ５ｃが瞬時に導通状態になり、これに応じて瞬
時に新たな個別回路に変更される。

【００４４】以上説明したように、第２実施形態にかか
るＦＰＧＡでは、多値メモリ１３ａ〜１３ｎに、複数の
個別回路を実現するためのデータを一度に予め格納する
ようにし、各個別回路を実現する際には、多値メモリ１
３ａ〜１３ｎのうちの１つをスイッチ信号で指定してそ
のデータを読み出すことによりＭＯＳトランジスタ５ａ
〜５ｃのうちの１つを導通させて、個別回路を実現する
ようにした。

【００４５】このため、第２実施形態では、個別回路を
変更する際に、従来のようにＳＲＡＭのデータをいちい
ち書き換える必要がない上に、必要なデータを瞬時に読
み出して所望の個別回路に瞬時に変更できる。

【００４６】次に、本発明の第３実施形態の構成につい
て、図３を参照して説明する。

【００４７】この第３実施形態にかかるＦＰＧＡは、図
１におけるシフトレジスタ１１およびＤラッチ１２ａ、
１２ｂ、１２ｃ…を、図３に示すような複数の単位シフ
トレジスタ１１−１〜１１−Ｎに置き換えたものであ
る。

【００４８】すなわち、この第３実施形態にかかるＦＰ
ＧＡは、図３に示すように、縦続接続される複数の単位
シフトレジスタ１１−１〜１１−Ｎを備え、各単位シフ
トレジスタ１１−１〜１１−Ｎは、Ｄラッチ１１ａ〜１
１ｎから構成される。そして、各単位シフトレジスタ１
１−１〜１１−Ｎの最終段の各Ｄラッチ１１ａの出力に
基づき、ＭＯＳトランジスタ５ａ、５ｂ、５ｃ…をオン
オフ制御するようにしたものである。

【００４９】なお、この第３実施形態にかかるＦＰＧＡ
の他の部分の構成は、図１に示した第１実施形態と同様
であるので、図１と同一部分には同一符号を付してその
説明は省略する。

【００５０】次に、このような構成からなる第３実施形
態にかかるＦＰＧＡの動作例について、図３を参照して
説明する。

【００５１】まず、単位シフトレジスタ１１−１〜１１
−Ｎに対して、直列データからなる回路構成データをシ
フトクロックによりシフトしながら格納していき、所定
のタイミングでそのシフト動作が終了させる。すると、
例えば単位シフトレジスタ１１−１のＤラッチ１１ａ、
１１ｂ、１１ｃ…に「１」、「０」、「０」…が格納さ
れ、単位シフトレジスタ１１−２のＤラッチ１１ａ、１
１ｂ、１１ｃ…に「０」、「１」、「０」…が格納さ
れ、単位シフトレジスタ１１−３のＤラッチ１１ａ、１
１ｂ、１１ｃ…に「０」、「０」、「１」…が格納され
る。

【００５２】この結果、まず、単位シフトレジスタ１１
−１の最終段のＤラッチ１１ａの「１」によりＭＯＳト
ランジスタ５ａのみが導通状態になるので、これに応じ
た個別回路が構成される。

【００５３】次に、シフトクロックが１つ入力される
と、単位シフトレジスタ１１−１〜１１−Ｎのデータは
右に１つだけシフトされる。このため、単位シフトレジ
スタ１１−２のＤラッチ１１ａの「１」によりＭＯＳト
ランジスタ５ｂのみが導通状態になるので、これに応じ
て他の個別回路に瞬時に変更される。

【００５４】さらに、シフトクロックが１つ入力される
と、単位シフトレジスタ１１−１〜１１−Ｎのデータは
さらに右に１つだけシフトされる。このため、単位シフ
トレジスタ１１−３のＤラッチ１１ａの「１」によりＭ
ＯＳトランジスタ５ｃのみが導通状態になるので、これ
によりさらに他の個別回路に瞬時に変更される。

【００５５】以上説明したように、第３実施形態にかか
るＦＰＧＡでは、回路構成データを直列データとし、こ
のデータをシフトクロックにより単位シフトレジスタ１
１−１〜１１−Ｎに格納するようにしたので、そのデー
タを単位シフトレジスタ１１−１〜１１−Ｎに短時間で
格納できる。

【００５６】また、第３実施形態にかかるＦＰＧＡで
は、単位シフトレジスタ１１−１〜１１−Ｎに、複数の
個別回路を実現するためのデータを一度に予め格納して
おき、個別回路の変更時には、シフトクロックで読み出
してＭＯＳトランジスタ５ａ〜５ｎのうちの１つを導通
するようにした。このため、個別回路の変更時には、そ
の変更が瞬時に実現できる。

【００５７】次に、本発明の第４実施形態の構成につい
て、図４を参照して説明する。

【００５８】上述の第３実施形態は、複数の単位シフト
レジタ１１−１〜１１−Ｎを備えているので個別回路を
複数実現可能であるが、いったんデータをシフトしてし
まうとシフトの方向が一方向のために、次に前回と同じ
個別回路を実現することが困難となる。

【００５９】そこで、この第４実施形態にかかるＦＰＧ
Ａは、その不都合を解消するようにしたものであり、図
３における単位シフトレジスタ１１−１〜１１−Ｎを、
データを左右の双方向にシフトできる複数の双方向シフ
トレジスタ１５−１〜１５−Ｎに置き換えたものであ
る。

【００６０】すなわち、この第４実施形態にかかるＦＰ
ＧＡは、図４に示すように、縦続接続される複数の双方
向シフトレジスタ１５−１〜１５−Ｎを備え、各双方向
シフトレジスタ１５−１〜１５−Ｎは、セレクト信号に
応じてデータを右シフトまた左シフト可能なＤラッチ１
５ａ〜１５ｎから構成される。そして、各双方向シフト
レジスタ１５−１〜１５−Ｎの最終段の各ラッチ１５ａ
の出力に基づき、ＭＯＳトランジスタ５ａ〜５ｎをオン
オフ制御するようにしたものである。

【００６１】なお、この第４実施形態にかかるＦＰＧＡ
の他の部分の構成は、図１に示した第１実施形態と同様
であるので、図１と同一部分には同一符号を付してその
説明は省略する。

【００６２】次に、このような構成からなる第４実施形
態にかかるＦＰＧＡの動作例について、図４を参照して
説明する。

【００６３】まず、セレクト信号を「右シフト」にセッ
トし、直列データからなる回路構成データを、シフトク
ロックを用いて双方向シフトレジスタ１５−１〜１５−
Ｎに右にシフトしながら格納していき、所定のタイミン
グでそのシフト動作を終了させる。すると、例えばシフ
トレジスタ１５−１のＤラッチ１５ａ、１５ｂ、１５ｃ
…に「１」、「０」、「０」…が格納され、シフトレジ
スタ１５−２のＤラッチ１５ａ、１５ｂ、１５ｃ…に
「０」、「１」、「０」…が格納され、シフトレジスタ
１５−３のＤラッチ１５ａ、１５ｂ、１５ｃ…に
「０」、「０」、「１」…が格納される。

【００６４】この結果、まず、シフトレジスタ１５−１
のＤラッチ１５ａの「１」によりＭＯＳトランジスタ５
ａのみが導通状態になるので、これに応じた個別回路が
構成される。

【００６５】次に、セレクト信号を「右シフト」にセッ
トしたままの状態で、シフトクロックが１つ入力される
と、シフトレジスタ１５−１〜１５−Ｎのデータは右に
１つだけシフトされる。このため、シフトレジスタ１５
−２のＤラッチ１５ａの「１」によりＭＯＳトランジス
タ５ｂのみが導通状態になるので、これに応じて他の個
別回路に瞬時に変更される。

【００６６】さらに、セレクト信号を「右シフト」から
「左シフト」に変更し、シフトクロックが１つ入力され
ると、シフトレジスタ１５−１〜１５−Ｎのデータは左
に１つだけシフトされて最初の状態に戻る。このため、
シフトレジスタ１５−１のＤラッチ１５ａの「１」によ
りＭＯＳトランジスタ５ａのみが導通状態になるので、
これにより最初の個別回路に戻る。

【００６７】以上説明したように、第４実施形態にかか
るＦＰＧＡでは、回路構成データを直列データとし、こ
のデータをシフトクロックにより右にシフトさせながら
双方向シフトレジスタ５１−１〜１５−Ｎに格納するよ
うにしたので、そのデータをシフトレジスタ１５−１〜
１５−Ｎに短時間で格納できる。

【００６８】また、第４実施形態にかかるＦＰＧＡで
は、双方向シフトレジスタ１５−１〜１５−Ｎに、複数
の個別回路を実現するための回路構成データを一度に予
め記憶しておき、個別回路の変更時には、シフトクロッ
クで必要なデータを読み出してＭＯＳトランジスタ５ａ
〜５ｎのうちの１つを導通するようにした。このため、
個別回路の変更時には、その変更が瞬時に実現できる。

【００６９】さらに、第４実施形態にかかるＦＰＧＡで
は、双方向シフトレジスタ１５−１〜１５−Ｎを利用す
るようにしたので、データを左にシフトすることにより
個別回路を瞬時に元に戻すことができ、個別回路の実現
に柔軟性を有する。

【００７０】次に、本発明の第５実施形態の構成につい
て、図５を参照して説明する。

【００７１】上述の第３実施形態は、複数の単位シフト
レジタ１１−１〜１１−Ｎを備えているので個別回路を
複数実現可能であるが、いったんデータをシフトしてし
まうとシフトの方向が一方向のために、次に前回と同じ
個別回路を実現することが困難となる。

【００７２】そこで、このような不都合を解消するため
に、上述の第４実施形態では、図３における単位シフト
レジスタ１１−１〜１１−Ｎを、図に示すような双方向
シフトレジスタ１５−１〜１５−Ｎに置き換えるように
した。しかし、双方向シフトレジスタ１５−１〜１５−
Ｎの回路規模は、実際の回路では比較的大きくなるとい
う不都合が考えられる。

【００７３】そこで、この第５実施形態にかかるＦＰＧ
Ａは、図３に示すシフトレジスタ１１−１〜１１−Ｎ
を、図５に示すようにサイクリック機能付きシフトレジ
スタ１６−１〜１６−Ｎに置き換えたものである。

【００７４】すなわち、この第５実施形態にかかるＦＰ
ＧＡは、図５に示すように、複数のサイクリック機能付
きシフトレジスタ１６−１〜１６−Ｎを備え、このシフ
トレジスタ１６−１〜１６−Ｎの各出力に応じてＭＯＳ
トランジスタ５ａ〜５ｎのオンオフ制御を行うようにし
たものである。

【００７５】サイクリック機能付きシフトレジスタ１６
−１〜１６−Ｎは、図５に示すように、Ｄラッチ１１ａ
〜１１ｎを縦続接続させるとともに、最終段のＤラッチ
１１ａの出力端子Ｑの出力をＰＭＯＳトランジスタ１８
を介して先頭のＤラッチ１１ｎの入力端子Ｄに帰還させ
るようにしたものである。先頭のＤラッチ１１ｎの入力
端子Ｄは、ＮＭＯＳトランジスタ１７を介して前段のＤ
ラッチ１１ａの出力端子Ｑと接続されている。ＭＯＳト
ランジスタ１７、１８の各ゲートには、制御信号がそれ
ぞれ供給されるようになっている。

【００７６】なお、この第５実施形態にかかるＦＰＧＡ
の他の部分の構成は、図１に示した第１実施形態と同様
であるので、図１と同一部分には同一符号を付してその
説明は省略する。

【００７７】次に、このような構成からなる第５実施形
態にかかるＦＰＧＡの動作例について、図５を参照して
説明する。

【００７８】まず、制御信号を「Ｈ」とし、直列データ
からなる回路構成データを、シフトクロックを用いてシ
フトレジスタ１６−１〜１６−Ｎに格納していき、デー
タを全て送り終わった時点で制御信号を「Ｈ」から
「Ｌ」に切り換える。これにより、シフトレジスタ１６
−１〜１６−Ｎは、シフトクロックによりＤラッチ１１
ａ〜１１ｎに格納されるデータの循環が可能となる。

【００７９】ここで、データを全て送り終わった時点
で、シフトレジスタ１６−１のＤラッチ１１ａ、１１
ｂ、１１ｃ…に「１」、「０」、「０」…が格納され、
シフトレジスタ１６−２のＤラッチ１１ａ、１１ｂ、１
１ｃ…に「０」、「１」、「０」…が格納され、シフト
レジスタ１６−３のＤラッチ１１ａ、１１ｂ、１１ｃ…
に「０」、「０」、「１」…が格納されたものとする。

【００８０】この結果、まず、シフトレジスタ１６−１
のＤラッチ１１ａの「１」によりＭＯＳトランジスタ５
ａのみが導通状態になるので、これに応じた個別回路が
構成される。

【００８１】次に、シフトクロックが１つ入力される
と、シフトレジスタ１６−１〜１６−Ｎのデータは半時
計回りの方向に１つだけシフトされる。このため、シフ
トレジスタ１６−２のＤラッチ１１ａの「１」によりＭ
ＯＳトランジスタ５ｂのみが導通状態になるので、これ
により個別回路が瞬時に変更される。

【００８２】さらに、シフトクロックが１つ入力される
と、シフトレジスタ１６−１〜１６−Ｎのデータは半時
計回りの方向に１つだけシフトされる。。このため、シ
フトレジスタ１６−３のＤラッチ１１ａの「１」により
ＭＯＳトランジスタ５ｃのみが導通状態になるので、さ
らに他の個別回路に瞬時に変更される。

【００８３】以上説明したように、第５実施形態にかか
るＦＰＧＡでは、回路構成データを直列データとし、こ
のデータをシフトクロックによりサイクリック機能付き
シフトレジスタ１６−１〜１６−Ｎに格納するようにし
たので、そのデータをシフトレジスタ１６−１〜１６−
Ｎに短時間で格納することができる。

【００８４】また、第５実施形態にかかるＦＰＧＡで
は、サイクリック機能付きシフトレジスタ１６−１〜１
６−Ｎに、複数の個別回路を実現するための回路構成デ
ータを一度に予め記憶しておき、個別回路の変更時に
は、シフトクロックで必要なデータを読み出してＭＯＳ
トランジスタ５ａ〜５ｎのうちの１つを導通するように
した。このため、個別回路の変更時には、その変更が瞬
時に実現できる。

【００８５】さらに、第５実施形態にかかるＦＰＧＡで
は、サイクリック機能付きシフトレジスタ１６−１〜１
６−Ｎを利用するようにしたので、データを循環するこ
とによって個別回路を短時間で元の状態に戻すことがで
き、個別回路の実現に柔軟性を有する。

【００８６】さらにまた、第５実施形態にかかるＦＰＧ
Ａでは、Ｄラッチ１１ａ〜１１ｎにＭＯＳトランジスタ
１７、１８を２個だけ追加することにより、サイクリッ
ク機能付きシフトレジスタ１６−１〜１６−Ｎを実現で
きるので、第４実施形態にかかるＦＰＧＡに比べて回路
規模の拡大の影響を小さくできる。

【００８７】

【発明の効果】以上述べたように、請求項１に係る発明
では、個別回路を実現するデータをシフトレジスタに格
納するようにしたので、そのデータの迅速な格納処理が
可能となる。

【００８８】請求項２に係る発明では、複数の個別回路
を実現するデータを一度に予め多値メモリに格納できる
ので、個別回路の変更時に、その瞬時の変更が可能とな
る。

【００８９】請求項３に係る発明では、論理ブロックが
自己の機能を特定するスイッチを含む場合にも適用で
き、この場合には、請求項１また請求項２に係る発明と
同様の効果が実現できる。

【００９０】請求項４に係る発明では、個別回路を実現
するデータをシフトレジスタに格納するようにしたの
で、そのデータの格納処理が迅速にできる。また、この
発明では、シフトレジスタの他にラッチを備えるように
したので、個別回路が実現されてその回路の動作中に、
これに並行して他の個別回路を実現するためのデータを
シトレジスタに予め格納しておくことができ、これによ
り、その後の個別回路の変更を瞬時に実現できる。

【００９１】請求項５に係る発明では、個別回路を実現
するデータを単位シフトレジスタに格納するようにした
ので、そのデータ処理が迅速にできる。また、この発明
では、複数の個別回路を実現するデータを一度に予め単
位シフトジスタに格納できるので、シフトクロックによ
り個別回路の瞬時の変更が可能となる。

【００９２】請求項６に係る発明では、個別回路を実現
するデータを双方向シフトレジスタに格納するようにし
たので、そのデータの格納処理が迅速にできる。また、
この発明では、複数の個別回路を実現するデータを一度
に予め双方向シフトジスタに格納できるので、シフトク
ロックにより個別回路の瞬時の変更が可能となる。請求
項７に係る発明では、個別回路を実現するデータをサイ
クリック機能付きシフトレジスタに格納するようにした
ので、そのデータの格納処理が迅速にできる。また、こ
の発明では、複数の個別回路を実現するデータを一度に
予めサイクリック機能付きシフトジスタに格納できるの
で、シフトクロックにより個別回路の瞬時の変更が可能
となる。

【図面の簡単な説明】

【図１】本発明の第１実施形態の回路構成を示す回路図
である。

【図２】本発明の第２実施形態の回路構成を示す回路図
である。

【図３】本発明の第３実施形態の回路構成を示す回路図
である。

【図４】本発明の第４実施形態の回路構成を示す回路図
である。

【図５】本発明の第５実施形態の回路構成を示す回路図
である。

【図６】従来装置の回路構成を示す回路図である。

【符号の説明】

１論理ブロック２ａ〜２ｎ配線３ａ〜３ｎ配線５ａ〜５ｎＭＯＳトランジスタ（スイッチ）１１シフトレジスタ１１−１〜１１Ｎ単位シフトレジスタ１２ａ〜１２ｎＤラッチ（ラッチ）１３多値メモリ１５−１〜１５−Ｎ双方向シフトレジスタ１６−１〜１６−Ｎサイクリック機能付きシフトレジ
スタ

Claims

【特許請求の範囲】

【請求項１】複数の論理ゲート等が予め組み込まれた
論理ブロックと、この論理ブロックと接続される配線
と、この配線中に作り込まれた複数のスイッチと、を有
するフィールド・プログラマブル・ゲートアレイであっ
て、前記論理ブロックを用いて個別の回路を構成するための
データを格納するシフトレジスタを有し、このシフトレ
ジスタの格納内容に基づいて前記複数のスイッチを開閉
するスイッチ開閉手段を備えたことを特徴とするフィー
ルド・プログラマブル・ゲートアレイ。
【請求項２】複数の論理ゲート等が予め組み込まれた
論理ブロックと、この論理ブロックと接続される配線
と、この配線中に作り込まれた複数のスイッチと、を有
するフィールド・プログラマブル・ゲートアレイであっ
て、前記論理ブロックを用いて個別の回路を構成するための
データを格納する多値メモリを複数個有し、この多値メ
モリに格納されるデータに基づいて前記複数のスイッチ
を開閉するスイッチ開閉手段を備えたことを特徴とする
フィールド・プログラマブル・ゲートアレイ。
【請求項３】前記論理ブロックは、自己の回路を特定
するためのスイッチを含み、このスイッチを前記スイッ
チ開閉手段で開閉するようになっていることを特徴とす
る請求項１または請求項２に記載のフィールド・プログ
ラマブル・ゲートアレイ。
【請求項４】前記スイッチ開閉手段は、前記個別の回路を構成するためのデータを直列入力して
格納し、この格納データを並列出力するシフトレジスタ
と、このシフトレジスタから並列出力されるデータを任意の
タイミングで取り込んで記憶するラッチとを備え、前記ラッチの出力に基づいて対応する前記スイッチを開
閉するようになっていることを特徴とする請求項１また
は請求項３に記載のフィールド・プログラマブル・ゲー
トアレイ。
【請求項５】前記スイッチ開閉手段は、前記個別の回路を構成するためのデータを直列入力して
格納する単位シフトレジスタを、所定の段数だけ縦続接
続させ、前記各単位シフトレジスタの出力に基づいて対応する前
記スイッチを開閉するようになっていることを特徴とす
る請求項１または請求項３に記載のフィールド・プログ
ラマブル・ゲートアレイ。
【請求項６】前記スイッチ開閉手段は、前記個別の回路を構成するためのデータを直列入力して
格納し、この格納データを左右双方にシフトできる双方
向シフトレジスタを、所定の段数だけ縦続接続させ、前記各双方向シフトレジスタの出力に基づいて対応する
前記スイッチを開閉するようになっていることを特徴と
する請求項１または請求項３に記載のフィールド・プロ
グラマブル・ゲートアレイ。
【請求項７】前記スイッチ開閉手段は、前記個別の回路を構成するためのデータを直列入力して
格納し、この格納の終了後には、その格納データを循環
できるサイクリック機能付きシフトレジスタを、所定の
段数だけ縦続接続させ、前記各サイクリック機能付きシフトレジスタの出力に基
づいて対応する前記スイッチを開閉するようになってい
ることを特徴とする請求項１または請求項３に記載のフ
ィールド・プログラマブル・ゲートアレイ。