KR100399922B1 - 코드 저장 메모리 셀 선택 회로 - Google Patents

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Abstract

본 발명은 코드 저장 메모리(CAM) 셀 선택 회로에 관한 것으로, 칩 인에이블 바 신호 및 인에이블 바 신호를 논리 조합하기 위한 논리 수단과, 상기 논리 수단의 출력 신호의 반전 및 지연 신호에 따라 구동되어 외부 어드레스를 전달하기 위한 전송 게이트와, 상기 전송 게이트를 통해 전달된 외부 어드레스를 래치시키기 위한 래치 수단을 포함하여 이루어져, 이전 섹터 어드레스와 다음 섹터 어드레스가 매칭되면 CAM 셀을 독출하지 않도록 하여 CAM 셀에 가하는 스트레스를 줄여 CAM 셀의 신뢰도를 향상시킬 수 있는 CAM 셀 선택 회로가 제시된다.

Description

코드 저장 메모리 셀 선택 회로{CAM cell selection circuit}
본 발명은 플래쉬 메모리 장치에 관한 것으로, 특히 리페어 정보를 저장하는 코드 저장 메모리(Code Address Memory : 이하 "CAM"이라 함) 셀의 독출 스트레스를 줄이기 위한 CAM 셀 선택 회로에 관한 것이다.
일반적으로 플래쉬 메모리 장치는 메모리 셀 어레이, 리던던시 셀 어레이 및 CAM 셀 어레이를 포함하여 구성된다. 메모리 셀 어레이는 섹터 단위로 나뉘어져 정보를 저장하고, 리던던시 셀 어레이는 메인 셀 어레이의 불량 셀을 리페어하는데 사용되며, CAM 셀 어레이는 리페어 정보를 저장하는데 사용된다. 이러한 플래쉬 메모리 장치의 메인 셀 어레이의 정보를 독출하기 위해서는 메인 셀 어레이의 섹터가 바뀔 때마다 CAM 셀을 독출하여 새로운 리페어 정보를 얻어야 한다.
CAM 셀을 독출하는 방법으로는 칩 인에이블 바 신호가 토글(toggle)할 때마다 CAM 셀을 독출하는 방법과 섹터 어드레스가 바뀔 때마다 CAM 셀을 독출하는 방법이 있다.
칩 인에이블 바 신호가 토글할 때마다 CAM 셀을 독출하는 경우 칩 인에이블 바 신호가 토글하면 메모리 셀 어레이의 섹터를 변경하는 외부 어드레스가 천이하지 않더라도 내부 어드레스는 칩 인에이블 바 신호가 하이 상태를 유지하는 구간에서 모두 하이 상태를 유지하게 된다. 이 때문에 임의의 섹터를 독출하면 내부적으로 섹터 어드레스도 토글하므로 CAM 셀의 불필요한 독출 동작을 실시하게 된다. 따라서, 어드레스가 천이할 때마다 CAM 셀을 독출하는 경우보다 CAM 셀에 훨씬 많은 스트레스를 가하게 된다.
본 발명의 목적은 칩 인에이블 바 신호가 토글할 때마다 CAM 셀을 독출하는 경우 CAM 셀의 불필요한 독출을 실시하지 않도록 하여 CAM 셀의 스트레스를 줄일 수 있는 CAM 셀 선택 회로를 제공하는데 있다.
본 발명에서는 칩 인에이블 바 신호가 토글할 때 CAM 셀을 독출하는 경우 이전 섹터 어드레스를 저장하는 래치 수단을 이용함으로써 이전 섹터 어드레스와 다음 섹터 어드레스가 매칭되면 CAM 셀을 독출하지 않도록 하여 CAM 셀에 가하는 스트레스를 줄인다.
도 1은 본 발명에 따른 CAM 셀 선택 회로도.
도 2는 본 발명에 따른 CAM 셀 선택 회로의 동작 파형도.
<도면의 주요 부분에 대한 부호의 설명>
11 : 논리 수단 12 및 13 : 제 1 및 제 2 래치 수단
I11 내지 I20 : 제 1 내지 제 10 인버터
T11 및 T12 : 제 1 및 제 2 전송 게이트
C11 : 캐패시터
본 발명에 따른 CAM 셀 선택 회로는 칩 인에이블 바 신호 및 인에이블 바 신호를 논리 조합하기 위한 논리 수단과, 상기 논리 수단의 출력 신호의 반전 및 지연 신호에 따라 구동되어 외부 어드레스를 전달하기 위한 전송 게이트와, 상기 전송 게이트를 통해 전달된 외부 어드레스를 래치시키기 위한 래치 수단을 포함하여 이루어진 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 1은 본 발명에 따른 CAM 셀 선택 회로도로서, 본 발명에 따른 CAM 셀 선택 회로는 외부 어드레스(ADD)의 수에 따라 다수로 구성되는데, 여기서는 편의상 두개의 외부 어드레스 입력에 따른 구성을 설명하도록 한다.
논리 수단(11)은 칩 인에이블 바 신호(CEb)와 인에이블 바 신호(ENb)를 논리 조합하며, 예를들어 NAND 게이트로 구성된다. 여기서, NAND 게이트를 구성하는 PMOS 트랜지스터의 채널 길이를 길게하여 칩 인에이블 바 신호(CEb)가 하이 상태에서 로우 상태로 천이할 때 캐패시터(C11)와 R-C 지연으로 동작하도록 하여 NAND 게이트의 출력 신호를 지연시킨다. 또한, 논리 수단(11)의 출력 신호는 제 1 및 제 2 인버터(I11 및 I12)를 통해 반전 및 지연되는데, 제 1 및 제 2 인버터(I11 및 I12)의 출력 신호(DCEb 및 DCE)에 따라 PMOS 트랜지스터 및 NMOS 트랜지스터로 구성된 제 1 및 제 2 전송 게이트(T11 및 T12)가 구동된다. 제 1 외부 어드레스(ADD<15>)는 제 3 및 제 4 인버터(I13 및 I14)를 통해 지연되고, 제 1 전송 게이트(T11)를 통해 전달되어 제 7 및 제 8 인버터(I17 및 I18)로 구성된 제 1 래치 수단(12)에 래치된 후 제 1 내부 어드레스(AL<15>)로 CAM 셀을 선택하게 된다. 제 2 외부 어드레스(ADD<16>)는 제 5 및 제 6 인버터(I15 및 I16)를 통해 지연되고, 제 2 전송 게이트(T12)를 통해 전달되어 제 9 및 제 10 인버터(I19 및 I20)로 구성된 제 2 래치 수단(13)에 래치된 후 제 2 내부 어드레스(AL<16>)로 CAM 셀을 선택하게 된다.
상기와 같이 구성되는 본 발명에 따른 CAM 셀 선택 회로의 구동 방법을 도 2의 동작 파형도를 이용하여 설명하면 다음과 같다.
T1 구간에서, 인에이블 바 신호(ENb)가 하이 상태로 인가되고, 칩 인에이블 바 신호(CEb)가 로우 상태로 인가되면 논리 수단(11)이 이들을 논리 조합하여 하이 상태의 신호를 출력한다. 하이 상태로 출력되는 논리 수단(11)의 출력 신호는 제 1인버터(I11)를 통해 로우 상태로 반전되고, 제 1 인버터(I11)의 출력 신호는 제 2 인버터(I12)를 통해 하이 상태로 반전된다. 따라서, 로우 상태인 제 1 인버터(I11)의 출력 신호(DCEb) 및 하이 상태인 제 2 인버터(I12)의 출력 신호(DCE)에 의해 제 1 및 제 2 전송 게이트(T11 및 T12)가 턴온된다. 제 3 및 제 4 인버터(I13 및 I14)를 통해 지연된 제 1 외부 어드레스(ADD<15>)는 제 1 전송 게이트(T11)를 통해 제 1 래치 수단(12)에 래치된 후 제 1 내부 어드레스(AL<15>)로 입력된다. 한편, 제 5 및 제 6 인버터(I15 및 I16)를 통해 지연된 제 2 외부 어드레스(ADD<16>)는 제 2 전송 게이트(T12)를 통해 제 2 래치 수단(13)에 래치된 후 제 2 내부 어드레스(AL<16>)로 입력된다.
T2 및 T3 구간에서, 칩 인에이블 바 신호(CEb)가 로우 상태에서 하이 상태로 천이하면, 하이 상태의 칩 인에이블 바 신호(CEb)와 인에이블 바 신호(ENb)를 논리 수단(11)이 논리 조합하여 로우 상태의 신호를 출력한다. 로우 상태로 출력되는 논리 수단(11)의 출력 신호는 제 1 인버터(I11)를 통해 하이 상태로 반전되고, 제 1 인버터(I11)의 출력 신호는 제 2 인버터(I12)를 통해 로우 상태로 반전된다. 따라서, 제 1 및 제 2 외부 어드레스(ADD<15> 및 ADD<16>)는 전달되지 못하며, 제 1 및 제 2 래치 수단(12 및 13)에 래치된 이전 어드레스가 제 1 및 제 2 내부 어드레스(AL<15> 및 AL<16>)로 입력된다. 여기서, T2 구간은 칩 인에이블 바 신호(CEb)가 하이 상태로 천이한 후 외부 어드레스(ADD)가 천이할 때의 지연 시간을 나타낸다.
T4 구간은 칩 인에이블 바 신호(CEb)가 하이 상태에서 로우 상태로 천이하고, 소정 시간후에 제 1 및 제 2 내부 어드레스(ADD<15> 및 ADD<16>)가 천이할 때까지 제 1 인버터(I11)의 출력 신호(DCEb)는 이전 상태를 유지하는 것을 나타내는 것으로, 이때의 동작을 설명하면 다음과 같다. 로우 상태로 입력되는 칩 인에이블 바 신호(CEb)와 하이 상태로 입력되는 인에이블 바 신호(ENb)를 논리 수단(11)이 논리 조합하여 하이 상태의 신호를 출력한다. 그러나, 논리 수단(11)을 구성하는 PMOS 트랜지스터의 채널을 길게 구성하여 캐패시터(C11)과 함께 R-C 지연 회로로 동작하게 함으로써 칩 인에이블 바 신호(CEb)가 천이하고난 후 소정 시간후에 제 1 및 제 2 외부 어드레스(ADD<15> 및 ADD<16>)가 천이하므로 이러한 시간 지연을 고려하여 제 1 및 제 2 전송 게이트(T11 및 T12)를 턴온시킬 수 있다. 이렇게 하면 지연 시간에 따른 제 1 및 제 2 내부 어드레스(ADD<15> 및 ADD<16>)의 천이에 의한 CAM 셀의 독출에 의한 스트레스 방지할 수 있다.
T5 구간은 칩 인에이블 바 신호(CEb)가 천이한 후 제 1 및 제 2 외부 어드레스(ADD<15> 및 ADD<16>)가 천이하는 지연 시간후에 제 1 인버터(I11)의 출력 신호(DCEb)가 천이하여 제 1 및 제 2 외부 어드레스(ADD<15> 및 ADD<16>)를 제 1 및 제 2 내부 어드레스(AL<15> 및 AL<16>)로 입력하는 구간을 나타낸다. 이때의 동작은 T1 구간의 동작과 동일하다.
상술한 바와 같이 본 발명에 의하면 칩 인에이블 바 신호가 토글할 때 CAM 셀을 독출하는 경우 이전 섹터 어드레스를 저장하는 래치 수단을 이용함으로써 이전 섹터 어드레스와 다음 섹터 어드레스가 매칭되면 CAM 셀을 독출하지 않도록 하여 CAM 셀에 가하는 스트레스를 줄여 CAM 셀의 신뢰도를 향상시킬 수 있다.

Claims (4)

  1. 제 1 및 제 2 제어 신호를 논리 조합하기 위한 논리 수단과,
    상기 논리 수단의 출력 신호의 반전 및 지연 신호에 따라 구동되어 외부 어드레스를 전달하기 위한 전송 게이트와,
    상기 전송 게이트를 통해 전달된 외부 어드레스를 래치시키기 위한 래치 수단을 포함하여 이루어진 것을 특징으로 하는 코드 저장 메모리 셀 선택 회로.
  2. 제 1 항에 있어서, 상기 논리 수단은 NAND 게이트인 것을 특징으로 하는 코드 저장 메모리 셀 선택 회로.
  3. 제 2 항에 있어서, 상기 NAND 게이트는 긴 채널 길이를 갖는 PMOS 트랜지스터를 포함하여 구성되는 것을 특징으로 하는 코드 저장 메모리 셀 선택 회로.
  4. 제 1 항에 있어서, 상기 논리 수단과 함께 지연 수단으로 작용하는 캐패시터를 더 포함하는 것을 특징으로 하는 코드 저장 메모리 셀 선택 회로.
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