JPH10208475A - ローアドレスストローブ信号用入力バッファ - Google Patents
ローアドレスストローブ信号用入力バッファInfo
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- JPH10208475A JPH10208475A JP10003589A JP358998A JPH10208475A JP H10208475 A JPH10208475 A JP H10208475A JP 10003589 A JP10003589 A JP 10003589A JP 358998 A JP358998 A JP 358998A JP H10208475 A JPH10208475 A JP H10208475A
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- JP
- Japan
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- signal
- row address
- address strobe
- strobe signal
- input buffer
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】
【課題】 接地ノイズによる内部のローアドレス信号の
誤動作を防止するローアドレスストローブの入力バッフ
ァを提供する。 【解決手段】 電源ノイズ発生時に、ローアドレススト
ローブ信号から内部信号への信号経路を遮断することに
より、ノイズによるローアドレスストローブ信号の誤り
の影響を防ぐことを特徴とするローアドレスストローブ
信号用入力バッファ。
誤動作を防止するローアドレスストローブの入力バッフ
ァを提供する。 【解決手段】 電源ノイズ発生時に、ローアドレススト
ローブ信号から内部信号への信号経路を遮断することに
より、ノイズによるローアドレスストローブ信号の誤り
の影響を防ぐことを特徴とするローアドレスストローブ
信号用入力バッファ。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体メモリのロー
アドレスストローブ信号入力バッファに関する。
アドレスストローブ信号入力バッファに関する。
【０００２】
【従来の技術】ＤＲＡＭにおけるローアドレスストロー
ブ信号入力バッファは、外部から入力されるローアドレ
スストローブ信号バーＲＡＳを、内部信号に変換する回
路である。ローアドレスストローブ信号バーＲＡＳは、
外部からＴＴＬレベルでローアドレスストローブ信号入
力バッファに入力された後、ＣＭＯＳレベルに変換され
てＤＲＡＭをイネーブルする信号である。このように、
ローアドレスストローブ信号バーＲＡＳはＣＭＯＳレベ
ルの信号ではないため、ローアドレスストローブ信号入
力バッファの出力状態はＤＲＡＭ内で発生する接地ノイ
ズにより変化することがある。即ちチップ内の接地ノイ
ズにより、ローアドレスストローブ信号入力バッファの
出力が誤動作するが、これはローアドレスストローブ信
号バーＲＡＳの入力レベルのエラーが原因である。
ブ信号入力バッファは、外部から入力されるローアドレ
スストローブ信号バーＲＡＳを、内部信号に変換する回
路である。ローアドレスストローブ信号バーＲＡＳは、
外部からＴＴＬレベルでローアドレスストローブ信号入
力バッファに入力された後、ＣＭＯＳレベルに変換され
てＤＲＡＭをイネーブルする信号である。このように、
ローアドレスストローブ信号バーＲＡＳはＣＭＯＳレベ
ルの信号ではないため、ローアドレスストローブ信号入
力バッファの出力状態はＤＲＡＭ内で発生する接地ノイ
ズにより変化することがある。即ちチップ内の接地ノイ
ズにより、ローアドレスストローブ信号入力バッファの
出力が誤動作するが、これはローアドレスストローブ信
号バーＲＡＳの入力レベルのエラーが原因である。
【０００３】図１は従来のローアドレスストローブ信号
入力バッファの回路図である。
入力バッファの回路図である。
【０００４】パワーアップリセット信号ＶＣＣＨを入力
とするインバータＩ１と、インバータＩ１の出力信号を
ゲート入力として電源電圧をＰＭＯＳトランジスタＴ２
のソース端子に印加するＰＭＯＳトランジスタＴ１と、
ローアドレスストローブ信号バーＲＡＳを入力として反
転信号を出力するインバータ（トランジスタＴ１のドレ
イン端子と接地との間にチャネルが直列で接続されるＰ
ＭＯＳトランジスタＴ２とＮＭＯＳトランジスタＴ３と
から構成された回路）と、インバータＩ１の出力信号に
ゲートが接続され、ノードＮ１と接地にドレイン−ソー
スが接続されるＮＭＯＳトランジスタＴ４と、ノードＮ
１と内部信号ＰＲが出力される端子の間に直列接続され
るインバータＩ２、Ｉ３とから構成される。以上のよう
な構成要素のうち、トランジスタＴ２、Ｔ３のインバー
タとインバータＩ２、Ｉ３による奇数個のインバータか
らローアドレスストローブ信号入力バッファが形成され
ている。
とするインバータＩ１と、インバータＩ１の出力信号を
ゲート入力として電源電圧をＰＭＯＳトランジスタＴ２
のソース端子に印加するＰＭＯＳトランジスタＴ１と、
ローアドレスストローブ信号バーＲＡＳを入力として反
転信号を出力するインバータ（トランジスタＴ１のドレ
イン端子と接地との間にチャネルが直列で接続されるＰ
ＭＯＳトランジスタＴ２とＮＭＯＳトランジスタＴ３と
から構成された回路）と、インバータＩ１の出力信号に
ゲートが接続され、ノードＮ１と接地にドレイン−ソー
スが接続されるＮＭＯＳトランジスタＴ４と、ノードＮ
１と内部信号ＰＲが出力される端子の間に直列接続され
るインバータＩ２、Ｉ３とから構成される。以上のよう
な構成要素のうち、トランジスタＴ２、Ｔ３のインバー
タとインバータＩ２、Ｉ３による奇数個のインバータか
らローアドレスストローブ信号入力バッファが形成され
ている。
【０００５】このようなローアドレスストローブ信号入
力バッファは、まず所定のレベル、例えば２Ｖに昇圧さ
れるまで半導体メモリ内部の回路動作を遮断するパワー
アップリセット信号ＶＣＣＨがロウレベルからハイレベ
ルに遷移すると、初期化する。このような初期化動作
は、ローアドレスストローブ信号バーＲＡＳに応答して
内部信号ＰＲを出力するためのものである。
力バッファは、まず所定のレベル、例えば２Ｖに昇圧さ
れるまで半導体メモリ内部の回路動作を遮断するパワー
アップリセット信号ＶＣＣＨがロウレベルからハイレベ
ルに遷移すると、初期化する。このような初期化動作
は、ローアドレスストローブ信号バーＲＡＳに応答して
内部信号ＰＲを出力するためのものである。
【０００６】このような初期化状態で、ローアドレスス
トローブ信号バーＲＡＳがハイレベルからロウレベルに
遷移すると、内部信号ＰＲがロウレベルからハイレベル
に遷移する。ところが、図１の回路のタイムチャートで
ある図２から分かるように、ローアドレスストローブ信
号バーＲＡＳがロウレベルのとき、チップ内の接地ノイ
ズによりローアドレスストローブ信号バーＲＡＳがハイ
レベルとして認識されると、ノードＮ１のレベルがハイ
レベルからロウレベルに遷移し、内部信号ＰＲはハイレ
ベルからロウレベルに遷移する。よって、ローアドレス
ストローブ信号バーＲＡＳは誤動作する。
トローブ信号バーＲＡＳがハイレベルからロウレベルに
遷移すると、内部信号ＰＲがロウレベルからハイレベル
に遷移する。ところが、図１の回路のタイムチャートで
ある図２から分かるように、ローアドレスストローブ信
号バーＲＡＳがロウレベルのとき、チップ内の接地ノイ
ズによりローアドレスストローブ信号バーＲＡＳがハイ
レベルとして認識されると、ノードＮ１のレベルがハイ
レベルからロウレベルに遷移し、内部信号ＰＲはハイレ
ベルからロウレベルに遷移する。よって、ローアドレス
ストローブ信号バーＲＡＳは誤動作する。
【０００７】
【発明が解決しょうとする課題】本発明はこのような問
題を解決するために、接地ノイズによる内部のローアド
レス信号の誤動作を防止するローアドレスストローブの
入力バッファを提供する。
題を解決するために、接地ノイズによる内部のローアド
レス信号の誤動作を防止するローアドレスストローブの
入力バッファを提供する。
【０００８】
【課題を解決するための手段】以上のような問題を解決
する本発明のローアドレスストローブ信号用入力バッフ
ァは、電源ノイズ発生時にローアドレスストローブ信号
から内部信号への信号経路を遮断することを特徴とす
る。この場合、信号経路遮断時には、内部信号の出力端
から直前にラッチしておいた内部信号を出力するように
する。
する本発明のローアドレスストローブ信号用入力バッフ
ァは、電源ノイズ発生時にローアドレスストローブ信号
から内部信号への信号経路を遮断することを特徴とす
る。この場合、信号経路遮断時には、内部信号の出力端
から直前にラッチしておいた内部信号を出力するように
する。
【０００９】具体的な回路としては、ローアドレススト
ローブ信号を外部から受けて内部信号を出力するバッフ
ァと、内部信号に応答して所定時間活性化するパルスを
出力するパルス発生器と、該パルスに応答してローアド
レスストローブ信号から内部信号への信号経路を遮断す
るスイッチング部と、バッファの出力端子に接続されて
内部信号を保持するラッチ部と、から構成されることを
特徴とする。そのバッファは奇数個のインバータで構成
し、このときのラッチ部は、接地とバッファの最終出力
段の入力との間にソース−ドレインが接続され、ゲート
にバッファの出力が入力されるトランジスタとするとよ
い。スイッチング部は、パルスが活性化した時に信号経
路を遮断する伝送ゲートの構成とすることができる。
ローブ信号を外部から受けて内部信号を出力するバッフ
ァと、内部信号に応答して所定時間活性化するパルスを
出力するパルス発生器と、該パルスに応答してローアド
レスストローブ信号から内部信号への信号経路を遮断す
るスイッチング部と、バッファの出力端子に接続されて
内部信号を保持するラッチ部と、から構成されることを
特徴とする。そのバッファは奇数個のインバータで構成
し、このときのラッチ部は、接地とバッファの最終出力
段の入力との間にソース−ドレインが接続され、ゲート
にバッファの出力が入力されるトランジスタとするとよ
い。スイッチング部は、パルスが活性化した時に信号経
路を遮断する伝送ゲートの構成とすることができる。
【００１０】或いは次のような回路でもよい。すなわ
ち、所定のレベルに昇圧されると内部回路を動作可能に
するパワーアップリセット信号により制御され、ローア
ドレスストローブ信号を受けて内部信号を出力するバッ
ファと、内部信号を遅延する遅延部と、遅延部の出力と
内部信号とパワーアップリセット信号とを入力とするＮ
ＡＮＤゲートと、ＮＡＮＤゲートの出力に応答してロー
アドレスストローブ信号から内部信号への信号経路を遮
断するスイッチング部と、内部信号のレベルを保持する
ラッチ部と、から構成されることを特徴とした入力バッ
ファとする。そのスイッチング部は、ＮＡＮＤゲートの
出力がロウレベルのときに信号経路を遮断する伝送ゲー
トの構成とすることができる。ラッチ部は、接地とバッ
ファの最終出力段の入力との間にソース−ドレインが接
続され、ゲートにＮＡＮＤゲートの出力の反転信号が入
力されるトランジスタとする。遅延部は、奇数個のイン
バータで構成可能である。
ち、所定のレベルに昇圧されると内部回路を動作可能に
するパワーアップリセット信号により制御され、ローア
ドレスストローブ信号を受けて内部信号を出力するバッ
ファと、内部信号を遅延する遅延部と、遅延部の出力と
内部信号とパワーアップリセット信号とを入力とするＮ
ＡＮＤゲートと、ＮＡＮＤゲートの出力に応答してロー
アドレスストローブ信号から内部信号への信号経路を遮
断するスイッチング部と、内部信号のレベルを保持する
ラッチ部と、から構成されることを特徴とした入力バッ
ファとする。そのスイッチング部は、ＮＡＮＤゲートの
出力がロウレベルのときに信号経路を遮断する伝送ゲー
トの構成とすることができる。ラッチ部は、接地とバッ
ファの最終出力段の入力との間にソース−ドレインが接
続され、ゲートにＮＡＮＤゲートの出力の反転信号が入
力されるトランジスタとする。遅延部は、奇数個のイン
バータで構成可能である。
【００１１】
【発明の実施の形態】図３は本発明の第１実施形態によ
るローアドレスストローブ信号入力バッファの回路図で
ある。
るローアドレスストローブ信号入力バッファの回路図で
ある。
【００１２】図３に示す回路は、図１の回路に、パルス
発生器３００と、ラッチのためのトランジスタＴ５及び
スイッチング動作を行う伝送ゲートＴＧ１を備える。パ
ルス発生器３００は内部信号ＰＲに応答して所定の時間
だけ活性化するパルスφＰＳを出力する回路である。こ
のようなパルスφＰＳに応答して駆動される伝送ゲート
ＴＧ１は、インバータＩ２とＩ３との間に接続される。
伝送ゲートＴＧ１はＰＭＯＳトランジスタとＮＭＯＳト
ランジスタとから構成される。ＰＭＯＳトランジスタは
パルスφＰＳにより制御され、ＮＭＯＳトランジスタは
インバータＩ４により反転されたパルスφＰＳにより制
御される。トランジスタＴ５は最終出力段のインバータ
Ｉ３の入力端子と接地との間に接続され、内部信号ＰＲ
（＝バッファ出力）をゲート入力としている。
発生器３００と、ラッチのためのトランジスタＴ５及び
スイッチング動作を行う伝送ゲートＴＧ１を備える。パ
ルス発生器３００は内部信号ＰＲに応答して所定の時間
だけ活性化するパルスφＰＳを出力する回路である。こ
のようなパルスφＰＳに応答して駆動される伝送ゲート
ＴＧ１は、インバータＩ２とＩ３との間に接続される。
伝送ゲートＴＧ１はＰＭＯＳトランジスタとＮＭＯＳト
ランジスタとから構成される。ＰＭＯＳトランジスタは
パルスφＰＳにより制御され、ＮＭＯＳトランジスタは
インバータＩ４により反転されたパルスφＰＳにより制
御される。トランジスタＴ５は最終出力段のインバータ
Ｉ３の入力端子と接地との間に接続され、内部信号ＰＲ
（＝バッファ出力）をゲート入力としている。
【００１３】図４は図３に示したパルス発生器３００の
回路図である。パルス発生器３００は、内部信号ＰＲが
初段のインバータに入力される多段接続されたインバー
タＩ５〜Ｉ８と、インバータＩ５の出力とインバータＩ
８の出力とを入力とするＮＯＲゲートＮＧ１とで構成さ
れている。
回路図である。パルス発生器３００は、内部信号ＰＲが
初段のインバータに入力される多段接続されたインバー
タＩ５〜Ｉ８と、インバータＩ５の出力とインバータＩ
８の出力とを入力とするＮＯＲゲートＮＧ１とで構成さ
れている。
【００１４】図５は図３に示す回路のタイムチャートで
ある。
ある。
【００１５】パワーアップリセット信号ＶＣＣＨがロウ
レベルからハイレベルに遷移すると、ローアドレススト
ローブ信号入力バッファが初期化する。このような初期
化状態で、ローアドレスストローブ信号バーＲＡＳがハ
イレベルからロウレベルに遷移すると、内部信号ＰＲが
ロウレベルからハイレベルに遷移する。すると、そのハ
イレベルの内部信号ＰＲがパルス発生器３００に入力さ
れ、所定の時間だけ出力信号パルスφＰＳを活性化（ハ
イ）させる。この信号φＰＳの活性化中は伝送ゲートＴ
Ｇ１がオフする。このとき、内部信号ＰＲはトランジス
タＴ５によりハイレベルを保持することができる。また
パルスφＰＳは、接地ノイズが終了してからローアドレ
スストローブ信号バーＲＡＳがロウレベルからハイレベ
ルに遷移するまでロウレベルにあり、伝送ゲートＴＧ１
をオンさせる。このようにオンした伝送ゲートＴＧ１を
通して新たなローアドレスストローブ信号バーＲＡＳが
入力される。
レベルからハイレベルに遷移すると、ローアドレススト
ローブ信号入力バッファが初期化する。このような初期
化状態で、ローアドレスストローブ信号バーＲＡＳがハ
イレベルからロウレベルに遷移すると、内部信号ＰＲが
ロウレベルからハイレベルに遷移する。すると、そのハ
イレベルの内部信号ＰＲがパルス発生器３００に入力さ
れ、所定の時間だけ出力信号パルスφＰＳを活性化（ハ
イ）させる。この信号φＰＳの活性化中は伝送ゲートＴ
Ｇ１がオフする。このとき、内部信号ＰＲはトランジス
タＴ５によりハイレベルを保持することができる。また
パルスφＰＳは、接地ノイズが終了してからローアドレ
スストローブ信号バーＲＡＳがロウレベルからハイレベ
ルに遷移するまでロウレベルにあり、伝送ゲートＴＧ１
をオンさせる。このようにオンした伝送ゲートＴＧ１を
通して新たなローアドレスストローブ信号バーＲＡＳが
入力される。
【００１６】このように、接地ノイズの発生する間、ロ
ーアドレスストローブ信号バーＲＡＳと内部信号ＰＲと
の信号経路を遮断するために、ノイズによる影響を受け
なくなる。即ち、ローアドレスストローブ信号バーＲＡ
Ｓの入力エラーの影響を防ぐことができる。
ーアドレスストローブ信号バーＲＡＳと内部信号ＰＲと
の信号経路を遮断するために、ノイズによる影響を受け
なくなる。即ち、ローアドレスストローブ信号バーＲＡ
Ｓの入力エラーの影響を防ぐことができる。
【００１７】内部信号ＰＲをラッチするには次のような
方法でも良い。例えば、内部信号ＰＲと電源との間にチ
ャネルが接続され、ゲートを通してパルス発生器３００
の出力が入力されるトランジスタを用いて内部信号ＰＲ
をラッチすることができる。
方法でも良い。例えば、内部信号ＰＲと電源との間にチ
ャネルが接続され、ゲートを通してパルス発生器３００
の出力が入力されるトランジスタを用いて内部信号ＰＲ
をラッチすることができる。
【００１８】図６は本発明の第２実施形態によるローア
ドレスストローブ信号入力バッファの回路図である。
ドレスストローブ信号入力バッファの回路図である。
【００１９】図６に示す回路は、図１の回路に、内部信
号ＰＲを反転遅延する遅延回路６００と、パワーアップ
リセット信号ＶＣＣＨ、内部信号ＰＲ、遅延回路６００
の出力の３つの信号を入力とするＮＡＮＤゲートＮＧ２
と、ＮＡＮＤゲートＮＧ２の出力φＣＫにより伝送経路
の接続／断線を行う伝送ゲートＴＧ２と、出力φＣＫを
反転するインバータＩ９と、ラッチのためのトランジス
タＴ６と、を付け加えた構成である。
号ＰＲを反転遅延する遅延回路６００と、パワーアップ
リセット信号ＶＣＣＨ、内部信号ＰＲ、遅延回路６００
の出力の３つの信号を入力とするＮＡＮＤゲートＮＧ２
と、ＮＡＮＤゲートＮＧ２の出力φＣＫにより伝送経路
の接続／断線を行う伝送ゲートＴＧ２と、出力φＣＫを
反転するインバータＩ９と、ラッチのためのトランジス
タＴ６と、を付け加えた構成である。
【００２０】遅延回路６００は、図７に示すように、内
部信号ＰＲが入力される奇数個のインバータＩ１０〜Ｉ
１４から構成される。これらのインバータＩ１０〜Ｉ１
４の数は、使用者が特定のノイズ時点でローアドレスス
トローブ信号バーＲＡＳを遮断するように数を調整する
ことができる。
部信号ＰＲが入力される奇数個のインバータＩ１０〜Ｉ
１４から構成される。これらのインバータＩ１０〜Ｉ１
４の数は、使用者が特定のノイズ時点でローアドレスス
トローブ信号バーＲＡＳを遮断するように数を調整する
ことができる。
【００２１】図８は図６に示す回路のタイムチャートで
ある。
ある。
【００２２】パワーアップリセット信号ＶＣＣＨがロウ
レベルからハイレベルに遷移すると、ローアドレススト
ローブ信号入力バッファが初期化する。このような初期
化状態で、ローアドレスストローブ信号バーＲＡＳがハ
イレベルからロウレベルに遷移すると、内部信号ＰＲが
ロウレベルからハイレベルに遷移する。その内部信号Ｐ
ＲがＮＡＮＤゲートＮＧ２に入力され、パルスφＣＫを
反転させる。φＣＫによりオン状態の伝送ゲートＴＧ２
はオフする。内部信号ＰＲはインバータＩ９により反転
する信号に応じてオンするトランジスタＴ６によりハイ
レベルを保持することができる。パルスφＣＫは、接地
ノイズが終了するタイミングでハイレベルへ戻り、ロー
アドレスストローブ信号バーＲＡＳがロウレベルからハ
イレベルに遷移するまでハイレベルで伝送ゲートＴＧ２
をオンさせる。遅延信号φＤは遅延回路６００により反
転遅延された信号である。
レベルからハイレベルに遷移すると、ローアドレススト
ローブ信号入力バッファが初期化する。このような初期
化状態で、ローアドレスストローブ信号バーＲＡＳがハ
イレベルからロウレベルに遷移すると、内部信号ＰＲが
ロウレベルからハイレベルに遷移する。その内部信号Ｐ
ＲがＮＡＮＤゲートＮＧ２に入力され、パルスφＣＫを
反転させる。φＣＫによりオン状態の伝送ゲートＴＧ２
はオフする。内部信号ＰＲはインバータＩ９により反転
する信号に応じてオンするトランジスタＴ６によりハイ
レベルを保持することができる。パルスφＣＫは、接地
ノイズが終了するタイミングでハイレベルへ戻り、ロー
アドレスストローブ信号バーＲＡＳがロウレベルからハ
イレベルに遷移するまでハイレベルで伝送ゲートＴＧ２
をオンさせる。遅延信号φＤは遅延回路６００により反
転遅延された信号である。
【００２３】
【発明の効果】以上のような本発明によると、電源ノイ
ズによってローアドレスストローブ信号バーＲＡＳが誤
動作しても、内部のローアドレスストローブ信号には影
響がない。
ズによってローアドレスストローブ信号バーＲＡＳが誤
動作しても、内部のローアドレスストローブ信号には影
響がない。
【図１】従来のローアドレスストローブ信号入力バッフ
ァの回路図。
ァの回路図。
【図２】図１の回路のタイムチャート。
【図３】本発明の第１実施形態によるローアドレススト
ローブ信号入力バッファの回路図。
ローブ信号入力バッファの回路図。
【図４】図３のパルス発生器の回路図。
【図５】図３の回路のタイムチャート。
【図６】本発明の第２実施形態によるローアドレススト
ローブ信号入力バッファの回路図。
ローブ信号入力バッファの回路図。
【図７】図６の遅延回路の回路図。
【図８】図６の回路のタイムチャート。
３００ パルス発生器 ６００ 遅延回路 ＮＧ１ ＮＯＲゲート ＮＧ２ ＮＡＮＤゲート ＴＧ１、ＴＧ２ 伝送ゲート Ｉ１〜Ｉ１４ インバータ Ｔ１〜Ｔ６ トランジスタ
Claims (10)
- 【請求項１】 電源ノイズ発生時にローアドレスストロ
ーブ信号から内部信号への信号経路を遮断することを特
徴とするローアドレスストローブ信号用入力バッファ。 - 【請求項２】 信号経路遮断時に、内部信号の出力端か
ら直前にラッチしておいた内部信号を出力する請求項１
記載のローアドレスストローブ信号用入力バッファ。 - 【請求項３】 ローアドレスストローブ信号を外部から
受けて内部信号を出力するバッファと、内部信号に応答
して所定時間活性化するパルスを出力するパルス発生器
と、該パルスに応答してローアドレスストローブ信号か
ら内部信号への信号経路を遮断するスイッチング部と、
バッファの出力端子に接続されて内部信号を保持するラ
ッチ部と、から構成されることを特徴とするローアドレ
スストローブ信号用入力バッファ。 - 【請求項４】 バッファは奇数個のインバータで構成さ
れる請求項３記載のローアドレスストローブ信号用入力
バッファ。 - 【請求項５】 スイッチング部は、パルスが活性化した
時に信号経路を遮断する伝送ゲートである請求項３又は
請求項４記載のローアドレスストローブ信号用入力バッ
ファ。 - 【請求項６】 ラッチ部は、接地とバッファの最終出力
段の入力との間にソース−ドレインが接続され、ゲート
にバッファの出力が入力されるトランジスタである請求
項３〜５のいずれか１項に記載のローアドレスストロー
ブ信号用入力バッファ。 - 【請求項７】 所定のレベルに昇圧されると内部回路を
動作可能にするパワーアップリセット信号により制御さ
れ、ローアドレスストローブ信号を受けて内部信号を出
力するバッファと、内部信号を遅延する遅延部と、遅延
部の出力と内部信号とパワーアップリセット信号とを入
力とするＮＡＮＤゲートと、ＮＡＮＤゲートの出力に応
答してローアドレスストローブ信号から内部信号への信
号経路を遮断するスイッチング部と、内部信号のレベル
を保持するラッチ部と、から構成されることを特徴とす
るローアドレスストローブ信号用入力バッファ。 - 【請求項８】 スイッチング部は、ＮＡＮＤゲートの出
力がロウレベルのときに信号経路を遮断する伝送ゲート
である請求項７に記載のローアドレスストローブ信号用
入力バッファ。 - 【請求項９】 ラッチ部は、接地とバッファの最終出力
段の入力との間にソース−ドレインが接続され、ゲート
にＮＡＮＤゲートの出力の反転信号が入力されるトラン
ジスタである請求項７又は請求項８に記載のローアドレ
スストローブ信号用入力バッファ。 - 【請求項１０】 遅延部は、奇数個のインバータで構成
される請求項７〜請求項９のいずれか１項に記載のロー
アドレスストローブ信号用入力バッファ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970000484A KR100224764B1 (ko) | 1997-01-10 | 1997-01-10 | 로우 어드레스 스트로우브신호 입력버퍼 |
| KR1997P484 | 1997-01-10 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10208475A true JPH10208475A (ja) | 1998-08-07 |
| JP3751733B2 JP3751733B2 (ja) | 2006-03-01 |
Family
ID=19494406
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP00358998A Expired - Fee Related JP3751733B2 (ja) | 1997-01-10 | 1998-01-12 | ローアドレスストローブ信号用入力バッファ |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5982704A (ja) |
| JP (1) | JP3751733B2 (ja) |
| KR (1) | KR100224764B1 (ja) |
| SG (1) | SG82577A1 (ja) |
| TW (1) | TW494408B (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6505262B1 (en) * | 1999-11-30 | 2003-01-07 | Intel Corporation | Glitch protection and detection for strobed data |
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