KR20010004957A - 동기식 디램의 데이터 스트로브 버퍼 - Google Patents

Abstract

본 발명은 데이터 스트로브 신호(data strobe signal)를 사용하는 동기식 디램(synchronous dynamic random access memory)에 관한 것이다. 데이터 스트로브 버퍼에서 데이터 스트로브 신호(DS)의 작은 동요(또는 댐핑)가 일어나는 경우, 데이터 스트로브 신호의 폴링 에지를 받아서 만든 펄스가 칩의 오동작을 유발하게 된다. 이에 본 발명은 데이터 스트로브 신호의 폴링 에지를 받아서 펄스로 만드는 다이나믹 버퍼가 어느 특정한 구간 즉, 외부 클럭(CLK)의 라이징 에지에서부터 데이터 스트로브 신호의 폴링 에지까지의 구간에서만 동작하도록 회로를 구성하였다. 구체적으로, 칩의 오동작을 유발하는 데이터 스트로브 신호의 동요는 데이터 스트로브 신호의 마지막 폴링 에지 이후의 시점에서 발생하게 되는데, 이 시점이 외부 클럭(CLK)의 라이징 에지 이후이면 칩의 동작에 물제를 유발하지 않게 된다. 따라서, 데이터 스트로브 신호의 동요가 발생하는 구간인 데이터 스트로브 신호의 폴링 에지 이후 외부클럭(CLK)의 라이징 에지까지 다이나믹 버퍼가 동작을 하지 않기 때문에 불필요한 출력이 발생하지 않게 된다.

Description

동기식 디램의 데이터 스트로브 버퍼{A data strobe buffer in synchronous DRAM}

본 발명은 반도체 메모리 기술에 관한 것으로, 특히 데이터 스트로브 신호(data strobe signal)를 사용하는 동기식 디램(synchronous dynamic random access memory)에 관한 것이며, 더 자세히는 동기식 디램의 데이터 스트로브 버퍼에 관한 것이다.

근래 디램 개발 분야의 가장 두드러진 이슈(issue)는 SDRAM, DDR SDRAM(double data rate SDRAM), 램버스 디램(RAMBUS DRAM)과 같은 동기식 DRAM이라 할 수 있다. 동기식 디램은 일반 디램에 비해 고속 동작이 가능하여 향후의 메모리 시장을 주도할 것으로 기대된다.

DDR SDRAM에서 데이터 스트로브(이하, DS라 칭함) 신호는 sstl-2 인터페이스(interface)를 사용하기 때문에, 비활성 상태 즉, 신호가 발생하지 않을 때 하이 임피던스(Hi-Z) 상태를 나타낸다. 이에 따라 DS 신호가 칩에 인가되고 나서 다시 Hi-Z 상태로 되돌아 갈 때, 신호의 댐핑(daping) 또는 동요(fluctuation)가 빈번하게 발생한다.

DS 버퍼는 통상 2개의 다이나믹 버퍼(dynamic buffer)로 구성되는데, 그 중 하나는 DS 신호의 라이징 에지(rising edge)를 받아서 펄스로 만들기 위한 것이고, 다른 하나는 DS 신호의 폴링 에지(falling edge)를 받아서 펄스로 만들기 위한 것이다.

이러한 종래의 DS 버퍼는 쓰기 동작시 2개의 다이나믹 버퍼가 항상 동작하기 때문에 DS 신호의 작은 동요에도 불필요한 출력이 발생하는 문제점이 있었다. 이는 DS 신호의 초기 상태가 Hi-Z 상태이기 때문에 다이나믹 버퍼의 비교전위에 대해 Hi-Z 상태가 조금이라도 동요가 발생하면 DS 버퍼가 동작을 하기 때문이다. 이렇게 발생되는 DS 버퍼의 불필요한 동작은 칩의 속도가 빨라지거나, 동작 조건이 타이트(tight)해지면 칩의 오동작을 발생시키는 요인이 되며, 2개의 다이나믹 버퍼의 출력 중 DS 신호의 라이징 에지를 받아서 만든 펄스는 칩의 동작에 거의 영향을 주지 않으며, DS 신호의 폴링 에지를 받아서 만든 펄스가 칩의 오동작을 일으키는 주요한 원인이 된다.

이러한 문제점은 DDR SDRAM 뿐만 아니라, 데이터 스트로브 신호를 사용하는 모든 종류의 동기식 디램에서 나타날 수 있다.

따라서, 본 발명은 데이터 스트로브(DS) 신호의 댐핑(또는 동요)에 의한 칩의 오동작을 방지할 수 있는 동기식 디램의 데이터 스트로브 버퍼를 제공하는데 그 목적이 있다.

도 1은 본 발명의 일 실시예에 따른 데이터 스트로브(DS) 버퍼의 회로도.

도 2는 본 발명의 일 실시예에 적용된 공지의 다이나믹 버퍼의 상세 회로도.

도 3은 상기 도 1에 도시된 데이터 스트로브 버퍼의 타이밍도.

* 도면의 주요 부분에 대한 부호의 설명

ds : 데이터 스트로브 신호 vref : 비교전압

en, f_en : 버퍼 인에이블 신호 10 : 인버터

11 : 래치

데이터 스트로브 버퍼에서 데이터 스트로브 신호(DS)의 작은 동요(또는 댐핑)가 일어나는 경우, 데이터 스트로브 신호의 폴링 에지를 받아서 만든 펄스가 칩의 오동작을 유발하게 된다. 이에 본 발명은 데이터 스트로브 신호의 폴링 에지를 받아서 펄스로 만드는 다이나믹 버퍼가 어느 특정한 구간 즉, 외부 클럭(CLK)의 라이징 에지에서부터 데이터 스트로브 신호의 폴링 에지까지의 구간에서만 동작하도록 회로를 구성하였다. 구체적으로, 칩의 오동작을 유발하는 데이터 스트로브 신호의 동요는 데이터 스트로브 신호의 마지막 폴링 에지 이후의 시점에서 발생하게 되는데, 이 시점이 외부 클럭(CLK)의 라이징 에지 이후이면 칩의 동작에 물제를 유발하지 않게 된다. 따라서, 데이터 스트로브 신호의 동요가 발생하는 구간인 데이터 스트로브 신호의 폴링 에지 이후 외부클럭(CLK)의 라이징 에지까지 다이나믹 버퍼가 동작을 하지 않기 때문에 불필요한 출력이 발생하지 않게 된다.

상기의 기술적 과제를 달성하기 위한 본 발명은, 데이터 스트로브 신호의 라이징 에지를 받아 제1 펄스를 생성하는 제1 다이나믹 버퍼와 상기 데이터 스트로브 신호의 폴링 에지를 받아 제2 펄스를 생성하는 제2 다이나믹 버퍼를 구비한 동기식 디램의 데이터 스트로브 버퍼에 있어서, 외부 클럭의 라이징 포인트로부터 상기 데이터 스트로브 신호의 폴링 에지를 받아 상기 제2 펄스가 인에이블될 때까지 액티브 상태를 가지는 신호를 출력하는 신호발생회로를 구비하고, 상기 신호발생회로의 출력 신호를 상기 제2 다이나믹 버퍼의 인에이블 입력으로 하는 것을 특징으로 한다.

또한, 상기 신호발생회로가, 상기 외부 클럭의 라이징 에지에서 인에이블 되는 펄스 형태의 트레인 펄스와 상기 제2 펄스에 제어 받는 반전 수단과, 상기 반전 수단의 출력을 래치하기 위한 래치 수단을 구비한 것을 특징으로 한다.

또한, 상기 반전 수단이, 상기 트레인 펄스의 반전값을 게이트 입력으로 하는 풀업 PMOS; 상기 트레인 펄스의 반전값을 게이트 입력으로 하는 제1 풀다운 NMOS; 및 상기 제2 펄스를 게이트 입력으로 하는 제2 풀다운 NMOS를 구비한 것을 특징으로 한다.

이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.

첨부된 도면 도 1은 본 발명의 일 실시예에 따른 데이터 스트로브(DS) 버퍼의 회로도로서, 이하 이를 참조하여 설명한다.

본 실시예에 따른 DS 버퍼는 도시된 바와 같이 2개의 다이나믹 버퍼(r_buf, f_buf)를 구비한다. 이 중 하나의 다이나믹 버퍼(r_buf)는 데이터 스트로브 신호(ds)의 라이징 에지를 받아서 펄스로 만드는 버퍼이며, 다른 하나의 다이나믹 버퍼(f_buf)는 데이터 스트로브 신호(ds)의 폴링 에지를 받아서 펄스로 만드는 버퍼이다.

우선, 다이나믹 버퍼 r_buf는 그의 제1 입력단인 vref단으로 비교전압(vref)(Hi-Z 상태와 동일한 레벨)을 인가 받고, 그의 제2 입력단인 clk단으로 데이터 스트로브 신호(ds)를 인가 받으며, 입력 인에이블단인 clk_en단으로 버퍼 인에이블 신호(en)를 인가 받아, 그 출력단(clkt2)으로 ds 신호의 라이징 에지를 받아서 만든 펄스(r_ds)를 출력한다.

한편, 다이나믹 버퍼 f_buf는 그의 제1 입력단인 vref단으로 데이터 스트로브 신호(ds)를 인가 받으며, 그의 제2 입력단인 clk단으로 비교전압(vref)을 인가 받고, 입력 인에이블단인 clk_en단으로 버퍼 인에이블 신호 f_en를 인가 받아, 그 출력단(clkt2)으로 ds 신호의 폴링 에지를 받아서 만든 펄스(f_ds)를 출력한다. 이때, 버퍼 인에이블 신호 f_en을 만들기 위한 회로는, 외부 클럭(CLK)의 라이징 에지마다 펄스 형태로 뜨는 트레인 펄스 r_clk를 반전시키기 위한 인버터(I11)와, 인버터(I11)의 출력과 f_ds 펄스를 입력으로 하는 인버터(10)와, 그 출력을 입력으로 하는 래치(11)와, 래치(11)의 출력을 반전시키기 위한 인버터(I14)로 이루어진다. 또한, 인버터(10)는 인버터(I11)의 출력을 게이트 입력으로 하는 풀업 PMOS(P11) 및 풀다운 NMOS(N12)와, f_ds 펄스를 게이트 입력으로 하는 풀다운 NMOS(N11)로 구성되며, 래치(11)는 두개의 인버터(I12, I13)로 구성된다.

즉, 다이나믹 버퍼 r_buf는 종래와 동일한 구성을 가지며, 다이나믹 버퍼 f_buf의 경우 그의 입력 인에이블단으로 버퍼 인에이블 신호 f_en을 인가 받는 것이 종래와 다른 점이라 할 수 있다.

첨부된 도면 도 2는 본 발명의 일 실시예에 적용된 공지의 다이나믹 버퍼의 상세 회로를 도시한 것으로, 크게 전류 미러형 차동 증폭부(20)와, 펄스 발생부(21)로 구성되며, 전류 미러형 차동 증폭부(20)는 clk_en단을 버퍼 인에이블단으로 하여 vref단과 clk단의 입력 신호를 비교한다. 이때, 전류 미러형 차동 증폭부(20)는 그 공급전원으로 qVDD(quiet VDD)를 사용하며, 그 접지전원으로 qVSS(quiet VSS)를 사용한다.

도시된 다이나믹 버퍼에서 전류 미러형 차동 증폭부(20)는 vref단과 clk단을 비교하여 clk단이 vref단보다 높으면, 결국 하이 레벨의 신호를 출력하고, clk단이 vref단보다 낮으면 로우 레벨의 신호를 출력하게 되며, 펄스 발생부(21)는 전류 미러형 차동 증폭부(21)의 출력을 입력으로 하여 하이 액티브 펄스(high active pulse)를 생성하여 clkt2단으로 출력한다.

도시된 다이나믹 버퍼는 공지된 회로이므로 그 상세 구성 및 동작 설명은 생략하기로 한다.

이하, 상기 도 1과 그 타이밍을 나타낸 도 3을 참조하여 그 동작을 설명하기로 한다. 상기 도 3은 tDQSS(minimum) 상태를 가정한 것이다. 즉, ds 신호의 첫 번째 라이징 에지가 외부 클럭의 0.75tCK만큼 떨어져 있는 상태이다.

다이나믹 버퍼 r_buf에서는 입력 ds 신호와 비교전압 vref 신호가 각각 clk단 및 vref단에 정상적으로 연결되어 있으며, 다이나믹 버퍼 f_buf에서는 이들이 반대로 연결되어 있다. 이런 식으로, 다이나믹 버퍼 r_buf에서는 ds 신호의 라이징 에지에서 r_ds펄스를 발생시키고, 다이나믹 버퍼 f_buf에서는 ds 신호의 폴링 에지에서 f_ds 펄스를 발생시키게 된다.

r_ds 펄스를 만드는 다이나믹 버퍼 r_buf의 동작 여부는 버퍼 인에이블 신호 en이 제어하게 되는데, en 신호는 데이터 스트로브 신호(ds)가 들어오는 전 구간에서 하이 레벨로 다이나믹 버퍼 r_buf를 인에이블 시킨다.

그러나, f_ds 펄스를 만드는 다이나믹 버퍼 f_buf의 동작 여부는 en 신호가 아닌 f_en 신호에 의해 제어된다. f_en 신호는 외부 클럭(CLK)의 라이징 에지에서 펄스 형태로 뜨는 트레인 펄스 r_clk가 하이 레벨로 인에이블 되는 순간에 하이로 인에이블 된다. 그리고, DS 신호의 폴링 에지에서 뜨는 다이나믹 버퍼(f_buf)의 출력 f_ds 펄스가 하이로 인에이블 될 때 로우로 디스에이블 되는 신호이다.

즉, 트레인 펄스 r_clk가 하이로 인에이블되면 인버터(10)은 하이 레벨을 출력하게 되고, 래치(11)는 인버터(10)의 출력이 바뀔 때까지 로우 레벨을 래치하게 된다. 이때, f_en 신호는 하이 레벨을 유지하게 되어 다이나믹 버퍼 f_buf를 인에이블 시킨다. 다이나믹 버퍼 f_buf는 ds 신호의 폴링 에지를 받아서 하이 레벨의 f_ds 펄스를 출력하게 되는데, 이 f_ds 펄스가 인가되면 인버터(10)의 출력이 로우 레벨로 바뀌어 래치(11)된 값을 바꿈으로써 결국 f_en 신호는 로우로 떨어지게 되고 다이나믹 버퍼 f_buf는 디스에이블 된다.

도 3을 참조하여, f_en 신호는 외부 클럭(CLK)의 라이징 에지에서부터 ds 신호가 폴링할 때까지 하이로 인에이블 되므로, ds 신호가 인에이블 되었다가 다시 Hi-Z 상태로 되돌아 갈 때 댐핑(damping)(또는 동요)(A)에 의해 발생한 ds 신호의 폴링 에지에서는 디스에이블 상태가 되어 댐핑(A)에 의해 f_ds 펄스가 뜨는 것을 방지할 수 있게 된다. 즉, tDQSS(minimum) 조건에서 ds 신호에 의해 댐핑(A)이 발생하여 칩의 동작에 문제를 발생시키는 구간은 마지막 f_ds 펄스가 발생한 시점에서 외부 클럭(CLK)의 라이징 에지까지인데, 본 발명에 따르면 그 구간에서는 f_en 신호가 로우로 디스에이블되어 있기 때문에 불필요한 f_ds 펄스가 발생하지 않게 된다.

하이 레벨인 상태에서만 f_ds 펄스가 출력되는데, 댐핑(A)에 의한 ds 신호의 폴링 에지에서는 이 f_en 신호가 항상 로우 상태를 유지하게 되므로 불필요한 f_ds 펄스가 발생하지 않게 된다.

참고적으로, 댐핑(A)에 의한 ds 신호의 라이징 에지에서 r_ds 펄스가 뜨지만, 전술한 바와 같이 칩의 동작에는 거의 영향을 미치지 않는다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

전술한 본 발명은 데이터 스트로브(DS) 신호의 댐핑(또는 요동)에 의한 오동작을 사전에 방지할 수 있어, 칩의 속도가 빨라지거나 동작 조건이 타이트해질 경우에 DDR SDRAM의 tDQSS 파라메터(parameter)의 최소(minimum)값을 보장할 수 있는 효과가 있다.

Claims (5)

1. 데이터 스트로브 신호의 라이징 에지를 받아 제1 펄스를 생성하는 제1 다이나믹 버퍼와 상기 데이터 스트로브 신호의 폴링 에지를 받아 제2 펄스를 생성하는 제2 다이나믹 버퍼를 구비한 동기식 디램의 데이터 스트로브 버퍼에 있어서,

   외부 클럭의 라이징 포인트로부터 상기 데이터 스트로브 신호의 폴링 에지를 받아 상기 제2 펄스가 인에이블될 때까지 액티브 상태를 가지는 신호를 출력하는 신호발생회로를 구비하고,

   상기 신호발생회로의 출력 신호를 상기 제2 다이나믹 버퍼의 인에이블 입력으로 하는 것을 특징으로 하는 동기식 디램의 데이터 스트로브 버퍼.
2. 제1항에 있어서,

   상기 신호발생회로가,

   상기 외부 클럭의 라이징 에지에서 인에이블 되는 펄스 형태의 트레인 펄스와 상기 제2 펄스에 제어 받는 반전 수단과,

   상기 반전 수단의 출력을 래치하기 위한 래치 수단

   을 구비한 것을 특징으로 하는 동기식 디램의 데이터 스트로브 버퍼.
3. 제1항 또는 제2항에 있어서,

   상기 반전 수단이,

   상기 트레인 펄스의 반전값을 게이트 입력으로 하는 풀업 PMOS;

   상기 트레인 펄스의 반전값을 게이트 입력으로 하는 제1 풀다운 NMOS; 및

   상기 제2 펄스를 게이트 입력으로 하는 제2 풀다운 NMOS를 구비한 것을 특징으로 하는 동기식 디램의 데이터 스트로브 버퍼.
4. 제1항 또는 제2항에 있어서,

   상기 제2 다이나믹 버퍼가,

   상기 지연 신호에 제어 받으며, 상기 데이터 스트로브 신호와 소정의 비교전압을 입력으로 하는 전류 미러형 차동증폭부와,

   상기 전류 미러형 차동증폭부의 출력을 입력으로 하여 하이 액티브 펄스를 생성하는 펄스 발생부를 구비한 것을 특징으로 하는 동기식 디램의 데이터 스트로브 버퍼.
5. 제4항에 있어서,

   상기 전류 미러형 차동증폭부가,

   공급전원으로 qVDD(quiet VDD)를 사용하며, 접지전원으로 qVSS(quiet VSS)를 사용하는 것을 특징으로 하는 동기식 디램의 데이터 스트로브 버퍼.