KR100755060B1 - 버퍼 - Google Patents

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Abstract

본 발명은 외부클럭신호에 동기하여 오토리프레쉬 동작 중 인에이블되는 리프레쉬신호를 버퍼링하는 버퍼제어부와; 상기 버퍼제어부의 출력신호와 소정의 신호를 논리연산하여 제어신호를 출력하는 논리부 및; 상기 논리부의 제어신호에 의해 제어되어, 상기 외부클럭을 버퍼링하여 내부클럭신호를 출력하는 내부클럭생성부를 포함하여 구성되는 버퍼에 관한 것이다.
클럭버퍼, 오토리프레쉬(auto refresh), 외부클럭신호, 커맨드버퍼

Description

버퍼 {Buffer}
도 1은 종래 기술에 따른 클럭버퍼의 회로도이다.
도 2는 본 발명의 실시예에 따른 클럭버퍼의 회로도이다.
도 3은 본 발명의 실시예에 의한 클럭버퍼의 출력 파형을 보여주는 타이밍도이다.
<도면의 주요 부분에 관한 부호의 설명>
100 : 제어신호생성부 110 : 버퍼제어부
120 : 래치부 130 : 논리부
200 : 내부클럭생성부
본 발명은 버퍼에 관한 것으로서, 보다 상세하게는 리프레쉬 신호를 외부 클럭 신호의 하강에지에 동기시켜 클럭버퍼에 입력시킴으로써, 오토리프레쉬 과정 중 클럭버퍼의 인에이블 및 디스에이블을 안정적으로 수행할 수 있도록 하는 버퍼에 관한 것이다.
디램(DRAM)에 사용되는 버퍼에는 커맨드 버퍼, 클럭인에이블 버퍼, 클럭 버퍼 등이 있다. 여기서 커맨드 버퍼는 행어드레스 스트로브 신호(rasb), 열어드레스 스트로브 신호(cas), 라이트인에이블 신호(web) 및 칩 선택 신호(csb)와 같은 칩 외부의 커맨드 신호를 입력받아 내부 커맨드 신호들을 발생시키는 버퍼이고, 클럭인에이블 버퍼는 칩 외부로부터 클럭인에이블 신호(cke)를 입력받아 내부 클럭인에이블 신호를 발생시키는 버퍼이며, 클럭버퍼는 칩 외부로부터 클럭신호를 받아 내부 클럭신호를 발생시키는 버퍼이다.
이와 같은 버퍼는 오토리프레쉬 과정 중, 즉 오토리프레쉬 명령이 입력된 후 다음 오토리프레쉬 명령이 입력되기 직전 까지는 소모 전류를 감소시키기 위해 디스에이블되는데, 종래 기술에서는 클럭인에이블 신호(ckeb) 또는 리프레쉬 신호(ref input) 등을 버퍼에 직접 입력시켜, 버퍼를 인에이블 또는 디스에이블 시키므로 오토리프레쉬 과정 중 버퍼의 불안정한 동작을 야기하는 문제가 있었다.
이와 같은 오토리프레쉬 과정 중 클럭버퍼의 불안정한 동작을 도 1에서 도시한 종래 기술에 따른 클럭버퍼의 회로도를 참고하여 구체적으로 살펴보면 다음과 같다.
우선, 도 1에 도시한 바와 같이 종래기술에 의한 클럭버퍼는 리프레쉬신호(Ref input)와 클럭인에이블신호(ckeb)를 입력받아 논리연산하는 노어게이트(NR11)와 상기 노어게이트(NR11)의 출력신호를 버퍼링하는 인버터(IV14)로 구성되는 논리부(130)와 상기 논리부(130)의 출력신호에 의해 제어되어 외부클럭(clk_out)을 버퍼링하여 내부클럭(clkp2, clkp3)을 생성하는 내부클럭생성부(200)를 포함하여 구성된다.
이와 같은 클럭버퍼의 오토리프레쉬 과정 중 구체적인 동작을 살펴보면 다음과 같다.
우선, 오토리프레쉬 커맨드가 입력되기 전까지는 리프레쉬 신호(Ref input)와 클럭인에이블 신호(ckeb)는 로우레벨이다. 따라서, 논리부(130)의 출력 신호는 논리합 연산에 의해 로우레벨이 되므로 NMOS(N21)가 턴오프(turn off) 된다. 그 결과, 클럭버퍼는 외부클럭신호(clk_out)를 PMOS(P21, P23) 및 NMOS(N22, N24)로 구성된 버퍼와 인버터(IV28, IV29, IV30)로 버퍼링한 내부클럭신호(clkp2, clkp3)를 출력한다.
이후, 오토리프레쉬 커맨드가 입력되면 리프레쉬 신호(Ref input)가 로우레벨에서 하이레벨로 천이된다. 또한, 오토리프레쉬 커맨드가 입력된 후 클럭인에이블신호(ckeb)도 하이레벨로 천이되므로 논리부(130)의 출력 신호는 하이레벨이 되고, 이에 따라 NMOS(N21)는 턴온(turn on) 된다. 그 결과 PMOS(P21, P23)에 접지전원(Vss)이 인가되어 PMOS(P21, P23)가 턴온(turn on)되어 하이레벨(VDD)이 PMOS(P21, P23)로 출력되므로, 내부클럭신호는 로우레벨(clkp2) 또는 하이레벨(clkp3)이 된다. 이와 같이 클럭버퍼는 오토리프레쉬 커멘드 명령이 입력되기 전에는 인에이블되어 있다가 오토리프레쉬 동작 중에는 디스에이블되어 전류소모를 줄이고 있다.
그런데, 종래의 클럭버퍼는 오토리프레쉬 과정 중 리프레쉬 신호(Ref input)와 클럭인에이블 신호(ckeb)를 제어신호로 직접 입력받아 버퍼의 인에이블 또는 디스에이블을 결정하므로 동작 상 불안정이 발생하였다.
이를 구체적으로 살펴보면 다음과 같다. 클럭버퍼가 인에이블되어 내부클럭신호(clkp2, clkp3)를 생성하던 중 오토리프레쉬 커맨드가 입력되면, 곧바로 인에이블된 리프레쉬 신호(Ref input)와 클럭인에이블 신호(ckeb)가 입력되어 클럭버퍼를 디스에이블시킨다. 이에 따라 외부클럭신호의 펄스폭 만큼의 신호가 모두 입력되기 전에 클럭버퍼가 디스에이블되어, 일부만이 입력된 외부클럭신호에 의해 내부클럭신호가 형성되기도 한다.
이때, 일부만이 입력된 외부클럭신호가 버퍼링되어 형성된 내부클럭신호는 정상적으로 형성된 내부클럭신호보다 좁은 펄스폭을 갖게되어, 이에 동기되어 입력되는 커맨드 신호를 제대로 인식할 수 없게 하는 문제를 야기하였다.
본 발명은 상기한 문제점을 해결하기 위한 것으로, 본 발명의 목적은 리프레 쉬 신호를 외부 클럭 신호의 하강에지에 동기시켜 클럭버퍼에 입력시킴으로써, 오토리프레쉬 과정 중 클럭버퍼의 인에이블 및 디스에이블을 안정적으로 수행할 수 있도록 하는 버퍼를 제공하는 데에 있다.
상기 목적을 달성하기 위하여, 본 발명은 외부클럭신호에 동기하여 오토리프레쉬 동작 중 인에이블되는 리프레쉬신호를 버퍼링하는 버퍼제어부와; 상기 버퍼제어부의 출력신호와 소정의 신호를 논리연산하여 제어신호를 출력하는 논리부 및; 상기 논리부의 제어신호에 의해 제어되어, 상기 외부클럭을 버퍼링하여 내부클럭신호를 출력하는 내부클럭생성부를 포함하여 구성되는 버퍼를 제공한다.
본 발명에서, 상기 버퍼제어부와 상기 논리부 사이에 연결되고, 상기 버퍼제어부의 출력신호를 래치하는 래치부를 더 포함하는 것을 특징으로 한다.
본 발명에서, 상기 래치부는 상기 버퍼제어부의 출력신호를 반전 버퍼링하는 제 1 인버터와; 상기 제 1 인버터와 래치 형태로 접속된 제 2 인버터를 포함하여 구성되는 것을 특징으로 한다.
본 발명에서, 상기 제 2 인버터는 외부클럭에 동기하여 동작하되, 상기 버퍼제어부가 턴오프될 때 동작하는 것을 특징으로 한다.
본 발명에서, 상기 버퍼제어부는 상기 외부클럭신호의 하강에지에 동기해서 동작하는 것을 특징으로 한다.
본 발명에서, 상기 버퍼제어부는 반전 동작을 수행하는 것을 특징으로 한다.
본 발명에서, 상기 논리부에서 논리연산되는 소정의 신호는 클럭인에이블 신호인 것을 특징으로 한다.
본 발명에서, 상기 논리부는 상기 래치부의 출력신호와 상기 클럭인에이블신호를 논리합 연산하여 출력하는 것을 특징으로 한다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 2는 본 발명의 실시예에 따른 클럭버퍼의 회로도이다.
도 2에서 도시한 바와 같이, 본 발명의 실시예에 따른 클럭버퍼는 외부클럭신호(clk)에 동기하여 오토리프레쉬 동작 중 인에이블되는 리프레쉬신호(Ref input)를 버퍼링하는 버퍼제어부(110)와, 상기 버퍼제어부(110)의 출력신호와 클럭인에이블신호(ckeb)를 논리연산하여 제어신호를 출력하는 논리부(130)로 구성된 제어신호생성부(100) 및 상기 논리부(130)의 제어신호에 의해 제어되어, 상기 외부클럭신호(clk)를 버퍼링하여 내부클럭신호(clkp2, clkp3)를 출력하는 내부클럭생성부(200)를 포함하여 구성된다.
여기서, 상기 버퍼제어부(110)는 상기 외부클럭신호(clk)의 하강에지에 동기해서 동작하고, 상기 버퍼제어부(110)는 반전 동작을 수행하는 인버터(IV11)로 구성된다.
또한, 본 발명의 실시예에 의한 클럭버퍼는 상기 버퍼제어부(110)와 상기 논리부(130) 사이에 연결되고, 상기 버퍼제어부(110)의 출력신호를 래치하는 래치부(120)를 더 포함한다. 여기서, 상기 래치부(120)는 상기 버퍼제어부(110)의 출력신호를 반전 버퍼링하는 제 1 인버터(IV12)와, 상기 제 1 인버터(IV12)와 래치 형태로 접속된 제 2 인버터(IV13)를 포함하여 구성된다. 여기서, 상기 제 2 인버터(IV13)는 외부클럭에 동기하여 동작하되, 상기 버퍼부의 인버터(IV11)가 턴오프(turn off)될 때 동작한다.
그리고, 본 발명의 실시예에 의한 클럭버퍼는 상기 논리부(130)의 제어신호에 의해 제어되어, 상기 외부클럭(clk)을 버퍼링하여 내부클럭신호(clkp2, clkp3)를 출력하는 내부클럭생성부(200)를 포함한다.
도 2를 참조하여, 클럭버퍼 회로의 동작을 살펴보면 다음과 같다.
우선, 오토리프레쉬 동작 중 인에이블되는 리프레쉬신호(Ref input)는 버퍼제어부(110)의 인버터(IV11)에 의해 반전되어 출력된다. 좀 더 구체적으로 리프레쉬신호(Ref input)가 하이레벨인 경우 상기 버퍼제어부(110)의 출력신호는 로우레 벨이 된다. 다만, 상기 버퍼제어부(110)의 인버터(IV11)는 외부클럭(clk)에 동기하여 동작하는데, 좀 더 구체적으로 외부클럭신호(clk)가 로우레벨인 경우에만 상기 인버터(IV11)가 동작하여, 입력되는 리프레쉬신호(Ref input)를 반전시키는 버퍼링 기능을 수행한다. 여기서, 리프레쉬신호(Ref input)를 외부클럭신호(clk)의 하강에지에 동기시켜 입력받는 이유는 외부클럭신호(clk)가 하이레벨일 때 클럭버퍼가 디스에이블되지 않도록 함으로써, 부분적으로 입력된 외부클럭신호(clk)에 의해 좁은 펄스폭을 갖는 내부클럭신호(clkp2, clkp3)가 발생되지 않도록 하기 위함이다.
다음으로, 버퍼제어부(110)에서 반전되어 출력된 신호는 래치부(120)의 제 1 인버터(IV12)에서 다시 한번 반전 버퍼링된다. 따라서, 래치부(120)의 출력신호는 리프레쉬신호(Ref input)와 동일하다. 여기서, 상기 제 1 인버터(IV12)에는 래치 형태로 제 2 인버터(IV13) 가 접속되어 있고, 상기 제 2 인버터(IV13)는 외부클럭신호(clk)가 하이레벨일 때 동작하므로 앞서, 리프레쉬신호(Ref input)를 입력받는 인버터(IV11)가 턴오프(turn off)될 때 턴온(turn on)되어 입력신호의 플로팅(floating)을 방지하는 기능을 수행한다.
이어서, 상기 래치부(120)의 출력신호는 논리부(130)에 입력되고, 상기 논리부(130)에서 클럭인에이블 신호(ckeb)와 논리합 연산되어 제어신호를 생성한다. 여기서 생성되는 제어신호는 클럭인에이블 신호(ckeb)와 리프레쉬 신호(Ref input)가 모두 하이레벨 인 경우 하이레벨이 되고, 그 외의 경우에는 로우레벨이 되는데 좀 더 구체적으로 살펴보면, 오토리프레쉬 과정 중에는 클럭인에이블 신호(ckeb)와 리프레쉬신호(ref input)가 모두 하이레벨이므로 논리부(130)에서 출력되는 제어신호는 하이레벨이 된다.
앞서, 논리부(130)에서 출력되는 제어신호는 내부클럭생성부(200)에 입력되어, 외부클럭신호(clk)를 입력받아 내부클럭신호(clkp2, clkp3)를 출력하는 내부클럭생성부(200)를 제어하게 되는데, 그 제어과정을 도 3을 참조하여 구체적으로 살펴보면 다음과 같다.
우선, 오토리프레쉬 커맨드(a)가 입력되기 전까지는 리프레쉬 신호(ref, C)와 클럭인에이블 신호(ckeb, H)는 로우레벨이다. 따라서, 논리부(130)의 출력신호는 논리합 연산에 의해 로우레벨이 되어 NMOS(N21)를 턴오프(turn off) 시킨다. 그 결과, 클럭버퍼는 외부클럭신호(clk)가 버퍼링된 내부클럭신호(clkp2, clkp3)를 출력한다.
이후, 오토리프레쉬 커맨드(a)가 입력되면 리프레쉬 신호(ref, C)가 로우레벨에서 하이레벨로 천이된다. 이때, 리프레쉬 신호(ref, C)는 외부클럭신호(clk, A)의 하강에지에 동기하여 버퍼제어부(110)와 래치부(120)를 거쳐 논리부(130)에 입력되므로, 논리부(130)의 노어게이트(NR11)에 입력되는 리프레쉬 신호(refd, D)는 버퍼제어부(110)에 입력되는 리프레쉬 신호(ref, C) 보다 소정 구간 지연된다. 즉, 리프레쉬 신호(refd, D)는 외부클럭신호(clk, A)의 하강에지에서 로우레벨에서 하이레벨로 천이된다. 이와 같이, 외부클럭신호(clk, A)의 하강에지에 동기된 리프레쉬 신호(refd, D)를 입력받는 이유는 앞서 설명한 바와 같이 외부클럭신호(clk, A)의 하이레벨 펄스가 부분적으로 입력되어 클럭버퍼에서 좁은 펄스폭을 갖는 내부클럭신호(clkp2, E)가 생성되지 않도록 함으로써 커맨드 신호의 오인식을 방지하기 위함이다.
또한, 오토리프레쉬 커맨드(a)의 입력 후 클럭인에이블신호(ckeb, H)도 하이레벨로 천이되므로 논리부(130)에서 출력되는 신호는 하이레벨이 되고, 이에 따라 NMOS(N21)는 턴온(turn on) 된다. 그 결과 PMOS(P21, P23)에 Vss가 가해져 PMOS(P21, P23)가 턴온(turn on)되고, VDD가 턴온된 PMOS(P21, P23)를 통해 클럭버퍼 외부로 출력된다. 이때, 인버터(IV28)에서 버퍼링되어 출력되는 내부클럭신호(clkp2, E)는 로우레벨이 된다.
이후, 다음 오토리프레쉬 커맨드 (a)가 입력되기 전에 리프레쉬 신호(ref, C)가 로우레벨로 천이되면, 논리부(130)에 입력되는 리프레쉬 신호(refd, D)는 외부클럭신호(clk, A)의 하강에지에 동기하여 로우레벨로 천이되므로, 논리부(130)에서 출력되는 신호는 로우레벨이 되어 NMOS(N21)가 턴오프(turn off) 된다. 그 결과, 클럭버퍼는 외부클럭신호(clk)가 버퍼링된 내부클럭신호(clkp2, clkp3)를 출력한다.
이와 같이 본 발명의 실시예에 의한 클럭버퍼는 리프레쉬 신호를 직접 입력받아 버퍼를 디스에이블 시키지 않고, 외부클럭(clk)의 하강에지에 동기시켜 입력 받아 버퍼를 디스에이블 시키므로 외부클럭(clk)이 하이레벨일 때 클럭버퍼가 디스에이블되는 경우는 발생하지 않는다. 따라서, 부분적으로 입력된 외부클럭(clk)에 의해 좁은 펄스 폭을 갖는 내부클럭이 발생하는 것을 방지할 수 있다.
상술한 바와 같이, 본 발명의 버퍼는 리프레쉬 신호를 외부 클럭 신호의 하강에지에 동기시켜 클럭버퍼에 입력시킴으로써, 오토리프레쉬 과정 중 클럭버퍼의 인에이블 및 디스에이블을 안정적으로 수행할 수 있는 효과가 있다.

Claims (8)

  1. 외부클럭신호를 입력받아 내부클럭신호를 생성하는 버퍼에 있어서,
    외부클럭신호에 동기하여 오토리프레쉬 동작 중 인에이블되는 리프레쉬신호를 버퍼링하는 버퍼제어부와;
    상기 버퍼제어부의 출력신호와 클럭인에이블신호를 논리연산하여 제어신호를 출력하는 논리부; 및
    상기 논리부의 제어신호에 의해 제어되어, 상기 외부클럭신호를 버퍼링하여 내부클럭신호를 출력하는 내부클럭생성부를 포함하여 구성되는 버퍼.
  2. 제 1항에 있어서, 상기 버퍼제어부와 상기 논리부 사이에 연결되고, 상기 버퍼제어부의 출력신호를 래치하는 래치부를 더 포함하는 것을 특징으로 하는 버퍼.
  3. 제 2항에 있어서, 상기 래치부는 상기 버퍼제어부의 출력신호를 반전 버퍼링하는 제 1 인버터와;
    상기 제 1 인버터와 래치 형태로 접속된 제 2 인버터를 포함하여 구성되는 버퍼.
  4. 제 3항에 있어서, 상기 제 2 인버터는 외부클럭에 동기하여 동작하되, 상기 버퍼제어부가 턴오프될 때 동작하는 것을 특징으로 하는 버퍼.
  5. 제 1항 또는 제 2항에 있어서, 상기 버퍼제어부는 상기 외부클럭신호의 하강에지에 동기해서 동작하는 것을 특징으로 하는 버퍼.
  6. 제 1항 또는 제 2항에 있어서, 상기 버퍼제어부는 상기 외부클럭신호를 입력받아, 상기 외부클럭신호의 반전신호를 출력하는 것을 특징으로 하는 버퍼.
  7. 삭제
  8. 제 1항에 있어서, 상기 논리부는 논리합 연산을 수행하는 것을 특징으로 하는 버퍼.
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