KR100450070B1 - 셀프 리프레시 모드를 갖는 반도체 메모리 장치 및 방법 - Google Patents
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Abstract
본 발명은 셀프 리프레시 모드를 갖는 반도체 메모리 장치를 개시한다. 셀프 리프레시 모드는 셀프 리프레시 설정 명령에 응답하여 들어가고 셀프 리프레시 해제 명령에 응답하여 해제된다. 셀프 리프레시 해제 명령은 클록 인에이블 신호(CKE)가 클록 인에이블 상태에 있는 동안 순차적으로 수행되는 다수의 셀프 리프레시 해제 명령을 포함한다. 이렇게 하여, 클록 인에이블 신호에 대한 노이즈가 셀프 리프레시 모드를 잘못 해제하지 않고 셀프 리프레시 모드의 신뢰성이 향상된다.
Description
기술 분야
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 셀프 리프레시 모드(self refresh mode)와 외부적으로 인가된 해제 명령(exit command)을 갖는 DRAM(Dynamic Random Access Memory) 등의 반도체 메모리 장치에 관한 것이다.
발명의 배경
다이나믹 랜덤 액세스 메모리(이하, DRAM)는 데이터를 저장하기 위한 메모리 셀을 포함한다. 데이터 손실을 방지하기 위해서, 메모리 셀은 소정 시간 주기 내에 리프레시 되어야만 한다. DRAM 동작 모드의 하나는 셀프 리프레시 모드이다. 셀프 리프레시 모드 명령이 수행되면, 메모리 셀에 저장된 데이터는 DRAM이 대기 상태(standby state)에 있는 동안 자동적으로 리프레시된다. 대기 상태에서, 시스템(예를 들면, DRAM이 포함된 컴퓨터 시스템)은 DRAM을 액세스하지 않는다. 셀프 리프레시 모드의 동작동안, 시스템은 DRAM으로부터 데이터를 판독하거나 DRAM에 데이터를 기록하지 않기 때문에, DRAM 상의 미사용 회로를 디스에이블하여 소비 전력을 줄이는 것이 바람직하다.
도 3을 참조하면, 종래의 반도체 메모리 장치의 주요부를 개략적으로 도시한 회로도가 도시되어 있다. 도 3의 종래의 반도체 장치는 일본 특개평 7-65574호(JP 07065574 A)에 개시되어 있다. 종래의 반도체 장치는 싱크로너스 DRAM이다.
종래의 반도체 메모리 장치의 주요부는 초단 회로(initial stage circuits; 1 내지 3), 리프레시 명령 판정 회로(4), 셀프 리프레시 모드 판정 회로(5), 및 인버터(6)를 포함한다.
초단 회로(1)는 셀프 리프레시 래치 신호(SRS)와, 기준 전압(Vref) 및 외부 클록(ECK)을 수신하고 내부 클록(ICLK)을 제공한다. 초단 회로(2)는 셀프 리프레시 래치 신호(SRS)와, 기준 전압(Vref) 및 클록 인에이블 신호(CKE)를 수신하고 신호(S1)를 제공한다. 초단 회로(3)는 셀프 리프레시 래치 신호(SRS)와, 클록 인에이블 신호(CKE)를 수신하고 신호(S2)를 제공한다. 리프레시 명령 판정 회로(4)는 내부 클록(ICK)과 외부 신호(/RAS, /CAS, /WE, 및 /CS)를 수신하고 리프레시 명령 신호(RC)를 제공한다. 셀프 리프레시 모드 판정 회로(5)는 내부 클록(ICK), 신호(S1), 및 신호(S2)를 수신하고 신호(S3)를 제공한다. 인버터(6)는 신호(S3)를 수신하고 셀프 리프레시 래치 신호(SRS)를 제공한다.
초단 회로(1)는 전류 미러형 수신기(current mirror type receiver)를 포함하고 셀프 리프레시 상태 래치 신호(SRS)의 논리 레벨이 로우일 때 인에이블된다. 초단 회로(1)는 내부 클록(ICK)을 출력한다. 내부 클록(ICK)은 종래의 반도체 메모리 장치에서 사용되는 클록이며 외부 클록(ECK)으로부터 유도된다. 외부 클록(ECK)은 시스템에 제공되는 기준 클록이다.
초단 회로(2)는 전류 미러형 수신기를 포함하고 셀프 리프레시 상태 래치 신호(SRS)의 논리 레벨이 로우에 있을 때 인에이블된다. 초단 회로(2)는 클록 인에이블 신호(CKE)의 논리 레벨을 검출한다. 클록 인이에블 신호(CKE)의 논리 레벨은 외부 클록 신호(ECK)가 유효한지를 판정한다. 클록 인이에블 신호(CKE)가 하이이고 리프레시 상태 래치 신호가 로우인 경우, 초단 회로(2)는 하이 레벨을 갖는 신호(S1)를 제공한다. 그러나, 클록 인에이블 신호(CKE)가 로우인 경우, 초단 회로(2)는 로우 레벨을 갖는 신호(S1)를 제공한다.
초단 회로(3)는 상보형 논리 게이트를 포함하고 셀프 리프레시 상태 래치의 논리 레벨이 하이인 경우 인에이블된다. 초단 회로(3)는 셀프 리프레시 모드의 해제를 검출한다. 셀프 리프레시 모드는 클록 인에이블 신호(CKE)의 논리 레벨이 로우에서 하이로 변경될 때 해제된다. 이 경우, 초단 회로(3)는 로우 레벨을 갖는 신호(S2)를 제공한다.
리프레시 명령 판정 회로(4)는 외부적으로 인가된 리프레시 명령을 검출한다. 리프레시 명령은 내부 클록(ICLK)의 상승 에지와 동기하여 로우 레벨의 행 어드레스 스트로브 신호(row address strobe signal; /RAS), 로우 레벨의 열 어드레스 스트로브 신호(/CAS), 로우 레벨의 칩 선택 신호(/CE), 및 하이 레벨의 기록 인에이블 신호(/WE)에 의해 제공된다. 여기서 "/"는 음의 논리를 나타낸다. 리프레시 명령이 검출되면, 리프레시 명령 판정 회로(4)는 하이 레벨을 갖는 리프레시 명령 신호(RC)를 제공한다.
셀프 리프레시 모드 판정 회로(5)는 D-형 플립-플롭(7), D-형 래치(8), NAND 게이트(9), 및 인버터(10, 11, 및 12)를 포함한다. 리프레시 명령 신호(RC)가 셀프 리프레시 모드로의 리프레시 진입(설정)을 나타내면, 셀프 리프레시 모드 판정 회로(5)는 로우 레벨을 갖는 신호(S3)를 출력한다. 인버터(6)는 로우 신호(S3)를 수신하고 하이 레벨을 갖는 셀프 리프레시 래치 신호(SRS)를 출력한다.
도 4는 종래의 셀프 리프레시 동작을 설명하는 타이밍도를 도시하고 있다. 종래의 반도체 메모리 장치의 동작이 도 3과 연계하여 도 4를 참조로 설명될 것이다.
클록 인에이블 신호(CKE)는 t1 이전의 초기 상태에서 하이이고 t3에서 로우로 전환한다. 또한, 셀프 리프레시 모드로의 리프레시 진입이 수행되지 않았기 때문에, 리프레시 명령 신호(RC)는 t3 이전에 로우이다. 리프레시 명령 신호(RC)가 로우이기 때문에, NAND 게이트(9)는 셀프 리프레시 모드 판정 회로(5)로부터의 신호(S3)로서 하이 출력을 제공한다. 신호(S3)가 하이 레벨이면, 인버터(6)는 셀프 리프레시 래치 신호(SRS)로서 로우 출력을 제공한다.
셀프 리프레시 래치 신호(SRS)가 로우이면, 초단 회로(1 및 2)는 인에이블된 상태에 있게 되고 초단 회로(3)는 디스에이블 상태에 있게 된다. 이렇게 하여, 초단 회로(1)는 도 4에 도시된 바와 같이 소정 시간만큼 외부 클록(ECK)을 지연하는 것에 의해 내부 클록(ICK)을 출력한다. 초단 회로(2)는 하이인 클록 인이에블 신호(CKE)를 수신하고 하이 레벨의 신호(S1)를 출력한다. 디스에이블 상태에 있게 되면, 초단 회로(3)는 하이 레벨의 신호(S2)를 출력한다.
리프레시 진입 명령은 t3의 시각에서 수행된다. 이것은 t3에서 외부 클록(ECK)의 상승 에지에서 클록 인에이블 신호(CKE), 행 어드레스 스트로브 신호(/RAS), 열 어드레스 스트로브 신호(/CAS), 및 칩 선택 신호(/CS)를 로우 레벨로 제공하고 기록 인에이블 신호(/WE)를 하이 레벨로 제공하는 것에 의해 수행된다. 리프레시 명령 판정 회로(4)는 리프레시 진입 명령을 수신하고 내부 클록(ICK)과 동기하여 하이 레벨을 갖는 리프레시 명령 신호(RC)를 생성한다.
클록 인에이블 신호(CKE)가 로우가 되면, 초단 회로(2)는 로우 레벨을 갖는 신호(S1)를 출력한다. 후속하는 내부 클록(ICLK)의 하이 및 로우 전환 후, 신호(S1)는 D-형 플립-플롭(7)과 D-형 래치(8)를 통해 전파하여 t4의 시각에서 하이 레벨을 갖는 신호(S4)를 제공한다. 리프레시 명령 신호(RC)가 하이이고 신호(S4)가 하이이면, NAND 게이트(9)는 로우 신호(S3)를 제공하고 인버터(6)는 t4 이후에 하이 레벨을 갖는 셀프 리프레시 상태 래치 신호(SRS)를 제공한다.
셀프 리프레시 상태 래치 신호(SRS)가 하이이면, 초단 회로(1 및 2)는 디스에이블되고 초단 회로(3)는 인에이블된다. 이렇게 하여, 초단 회로(1)는 외부 클록(ECK)의 논리 레벨에 상관없이 하이 레벨로 고정된 내부 클록(ICK)을 출력한다. 유사하게, 초단 회로(2)는 로우 레벨을 갖는 신호(S1)를 출력한다. 이때 클록 인에이블 신호(CKE)가 로우로 유지되기 때문에, 초단 회로(3)는 하이 레벨을 갖는 신호(S2)를 제공한다. ICLK를 하이로 유지함으로써, 셀프 리프레시 모드 판정 회로(5)는 내부 D-형 플립-플롭(7)에 래치된 데이터를 유지하고 D-형 래치(8)는 수정되지 않으며 셀프 리프레시 모드는 설정된 상태로 유지된다. 따라서, 신호(S4)는하이 레벨로 유지된다. 또한, 내부 클록(ICLK)을 하이로 유지함으로써, 리프레시 명령 판정 회로(4)는 후속하여 인가되는 명령을 식별하지 않고 리프레시 명령 신호(RC)는 도 4에 도시된 바와 같이 하이 상태로 유지된다.
다음에, t7의 시각 근처에서, 클록 인에이블 신호(CKE)는 하이로 전환한다. 클록 인에이블 신호(CKE)가 하이이면, 초단 회로(3)는 외부 클록(ECK)의 상승 에지와 상관없이 로우 레벨의 신호(S2)를 출력한다. 신호(S2)가 로우가 되면, D-형 래치(8)는 리셋되어 하이 출력을 제공하여 신호(S4)가 로우가 되게 한다. 신호(S4)가 로우이면, NAND 게이트(9)는 하이 레벨을 갖는 신호(S3)를 출력하고 인버터(6)는 로우 레벨을 갖는 셀프 리프레시 래치 신호(SRS)를 출력한다. 셀프 리프레시 래치 신호(SRS)가 로우이면, 초단 회로(1 및 2)는 인에이블되고 초단 회로(3)는 디스에이블된다. 따라서, 초단 회로(1)는 소정의 양만큼 지연된 외부 클록(ECK)에 기초하는 내부 클록(ICK)을 다시 생성한다. 또한, 초단 회로(2)는 하이 레벨을 갖는 클록 인에이블 신호(CKE)에 응답하여 하이 레벨을 갖는 신호(S2)를 다시 출력한다.
동일한 방식으로, 리프레시 명령 판정 회로는 신호(S2)를 수신하고 신호(S2o가 로우로 전환하는 경우 리셋된다. 따라서, 리프레시 명령 신호(RC)는 도 4에 도시된 바와 같이 t7의 시각에서 로우가 된다. 이렇게 하여, 셀프 리프레시 모드가 해제된다.
도 3 및 도 4에 도시된 예에 따르면, 동작 모드가 셀프 리프레시 모드로 설정되는 경우, 초단 회로(1 및 2)는 디스에이블된다. 초단 회로(1 및 2)가 디스에이블되면, 그 소비 전류는 본질적으로 제로가 될 수 있다. 그러나, 초단 회로(3)는셀프 리프레시 모드를 외부적으로 해제하는 신호 경로를 제공하기 위해 인에이블된다. 초단 회로(3)는 상보형 입력 버퍼이다. 따라서, 클록 인에이블 신호(CKE)가, 0볼트의 CMOS 레벨과 같이, 충분한 전압/논리 레벨을 가지고 제공되는 경우, 초단 회로(3)에 의해 소비되는 정전류는 0으로 될 수 있다. 이렇게 하여, 셀프 리프레시 동작 모드동안 초단 회로(1 내지 3)에 의해 소비되는 정전류가 0mA가 될 수 있다.
상기 상술된 종래의 반도체 메모리 장치에 있어서, 셀프 리프레시 래치 신호(SRS)는 클록 인에이블 신호(CKE)를 로우 레벨에서 하이 레벨로 변경하는 것에 응답하여 셀프 리프레시 모드를 해제하기 위해 로우 논리 레벨로 변경된다.
도 3에 도시된 종래의 반도체 메모리 장치는 노이즈의 영향을 쉽게 받기 때문에 초단 회로(3)가 클록 인에이블 신호(CKE)로부터 잘못된 논리 레벨을 수신할 수도 있다. 예를 들면, 도 4에 도시된 바와 같이, t5와 t6 사이에서, 노이즈 스파이크(a)가 클록 인에이블 신호(CKE) 상에 도시되어 있다. 만약 노이즈 스파이크(a)가 초단 회로(3) 내부의 상보형 입력 버퍼의 임계값을 초과하는 경우, 원치 않는 논리 전환이 신호(S2)에서 발생할 수도 있다. 셀프 리프레시 모드 진입 명령을 수신한 후 이러한 노이즈 스파이크가 수신되면, 셀프 리프레시 모드는 잘못하여 해제될 수도 있다. 이러한 상항은, 예를 들면, 셀프 리프레시 모드가 설정되고 시스템 소비 전력을 감소하기 위해서 시스템의 전원이 차단된 직후에 야기될 수도 있다. 이 전원 차단은 종래의 반도체 메모리 장치에 클록 인에이블 신호(CKE)를 제공하는 메모리 컨트롤러와 같은 장치에 대해 노이즈를 유발시킨다.
일본 특개평 제10-125059호는 리프레시 모드 해제 명령을 갖는 리프레시 모드를 통해 이 문제점을 해결한다.
그러나, 상기 문헌에서, 셀프 리프레시 모드의 설정 및 해제는 외부 클록 신호(ECK)와 동기하는 클록 인에이블 신호(CKE)에 의해 수행된다. 따라서, 내부 클록(ICK)을 생성하는 초단 회로를 셀프 리프레시 모드 동작동안 인에이블시킬 필요가 있다. 따라서, 셀프 리프레시 모드의 동작동안 소비 전력이 증가하는 문제점이 나타난다.
상기의 문제점을 감안하여, 노이즈 등에 의해 잘못 해제되지 않는 셀프 리프레시 모드를 포함하는 반도체 메모리 장치를 제공하는 것이 바람직하다. 또한 소비 전력이 감소된 셀프 리프레시 모드를 제공하는 것이 바람직하다.
셀프 리프레시 모드를 갖는 반도체 메모리의 리프레시 동작을 제어하는 방법이 개시된다. 셀프 리프레시 모드는 셀프 리프레시 설정 명령에 응답하여 들어가고 셀프 리프레시 해제 명령에 응답하여 해제된다. 셀프 리프레시 해제 명령은 클록 인에이블 신호가 클록 인에이블 상태에 있는 동안 순차적으로 수행되는 다수의 셀프 리프레시 해제 명령을 포함한다. 이렇게 하여, 클록 인에이블 신호에 대한 노이즈는 셀프 리프레시 모드를 잘못 해제하지 않고 셀프 리프레시 모드의 신뢰성이 향상된다.
본 실시예의 한 양상에 따르면, 반도체 메모리의 리프레시 동작을 제어하는 방법은 리프레시 설정 명령을 수신하여 들어가는 리프레시 동작을 포함한다. 상기 리프레시 동작은 리프레시 해제 명령을 수신하여 해제되며, 상기 리프레시 해제 명령은 적어도 두 싸이클동안 수행된다.
본 실시예의 다른 양상에 따르면, 상기 반도체 메모리의 리프레시 동작을 제어하는 방법은 싱크로너스 다이나믹 랜덤 액세스 메모리이고 상기 적어도 두 싸이클은 외부 클록의 두 싸이클이다.
본 실시예의 다른 양상에 따르면, 상기 적어도 두 싸이클은 외부 클록의 연속적인 싸이클이다.
본 실시예의 다른 양상에 따르면, 상기 리프레시 해제 명령은 상기 적어도 두 싸이클의 제 1 싸이클동안 수행되는 제 1 리프레시 해제 명령과 상기 적어도 두 싸이클의 제 2 싸이클동안 수행되는 제 2 리프레시 해제 명령을 포함한다. 상기 제 1 리프레시 해제 명령은 제 1 소정의 논리 조합을 갖는 다수의 제어 신호를 수신하는 것을 포함하고 상기 제 2 리프레시 해제 명령은 상기 제 1 소정의 논리 조합을 갖는 상기 다수의 제어 신호를 수신하는 것을 포함한다.
본 실시예의 다른 양상에 따르면, 상기 리프레시 해제 명령은 상기 적어도 두 싸이클의 제 1 싸이클동안 수행되는 제 1 리프레시 해제 명령과 상기 적어도 두 싸이클의 제 2 싸이클동안 수행되는 제 2 리프레시 해제 명령을 포함한다. 상기 제 1 리프레시 해제 명령은 제 1 소정의 논리 조합을 갖는 다수의 제어 신호를 수신하는 것을 포함하고 상기 제 2 리프레시 해제 명령은 제 2 소정의 논리 조합을 갖는 다수의 제어 신호를 수신하는 것을 포함한다.
본 실시예의 다른 양상에 따르면, 제 1 명령 디코더는 다수의 외부 제어 신호를 수신하도록 결합되고 상기 리프레시 설정 명령에 기초하여 리프레시 설정 명령 신호를 생성한다. 제 2 명령 디코더는 다수의 외부 제어 신호를 수신하도록 결합되고 상기 리프레시 해제 명령에 기초하여 리프레시 해제 명령 신호를 생성한다.
본 실시예의 다른 양상에 따르면, 반도체 메모리 장치는 다수의 입력 신호를 수신하도록 결합된 설정 신호 출력 회로를 포함한다. 상기 설정 신호 출력 회로는 리프레시 설정 명령을 나타내는 상기 다수의 입력 신호에 기초하여 상기 반도체 메모리 장치의 동작을 리프레시 모드로 설정하는 설정 신호를 제공한다. 해제 신호 출력 회로가 상기 다수의 입력 신호를 수신하도록 결합된다. 상기 해제 신호 출력 회로는 리프레시 해제 명령을 나타내는 상기 다수의 입력 신호에 기초하여 상기 리프레시 모드를 해제하는 해제 신호를 제공한다. 상기 리프레시 해제 명령은 제 1 리프레시 해제 명령과 제 2 리프레시 해제 명령을 포함하고 상기 제 2 리프레시 해제 명령은 상기 제 1 리프레시 해제 명령 이후에 수신된다. 상태 래치 신호 출력 회로가 상기 설정 신호와 상기 해제 신호를 수신하도록 결합된다. 상기 상태 래치 신호 출력 회로는 리프레시 모드 상태를 나타내는 상태 래치 신호를 제공한다. 상기 리프레시 모드는 상기 설정 신호에 응답하여 설정되고 상기 리셋 신호에 응답하여 해제된다. 인에이블 회로가 클록 인에이블 신호를 수신하도록 결합되고 클록 인에이블 논리 레벨과 클록 디스에이블 논리 레벨을 인에이블 신호를 제공하고 클록 인에이블 논리 레벨에 있을 때 외부 클록에 기초하여 내부 클록이 생성되도록 한다. 상기 해제 신호 출력 회로는 상기 클록 인에이블 신호를 수신하도록 결합되고 상기 인에이블 신호가 상기 클록 인에이블 논리 레벨에 있을 때 상기 해제 신호를 제공하기 위해 인에이블된다.
본 실시예의 다른 양상에 따르면, 상기 다수의 입력 신호는 행 어드레스 스트로브 신호, 열 어드레스 스트로브 신호, 기록 인에이블 신호, 칩 선택 신호, 어드레스 및 데이터의 어느 것이나 될 수 있다.
본 실시예의 다른 양상에 따르면, 상기 입력 신호는 상기 리프레시 설정 명령을 나타내는 제 1 논리 조합과 상기 제 1 리프레시 해제 명령을 나타내는 제 2 논리 조합을 포함한다.
본 실시예의 다른 양상에 따르면, 상기 인에이블 회로는 상기 리프레시 모드가 설정되었음을 상기 상태 래치 신호가 나타낼 때 인에이블된다.
본 실시예의 다른 양상에 따르면, 상기 인에이블 회로는 상보형 논리 게이트 입력 버퍼를 포함한다.
본 실시예의 다른 양상에 따르면, 상기 상태 래치 신호 출력 회로는 상기 설정 신호에 응답하여 설정되며 상기 해제 신호에 응답하여 리셋되는 RS(Reset-Set)(리셋-설정) 플립-플롭을 포함한다.
본 실시예의 다른 양상에 따르면, 상기 반도체 메모리 장치는 다이나믹 랜덤 액세스 메모리이고 상기 리프레시 모드는 셀프 리프레시 모드이다.
본 실시예의 다른 양상에 따르면, 반도체 메모리 장치는 외부 클록을 수신하도록 결합되고 내부 클록을 제공하는 클록 발생기 회로를 포함한다. 설정 신호 출력 회로가 다수의 입력 신호를 수신하도록 결합된다. 상기 설정 신호 출력 회로는 상기 내부 클록과 동기하여 수신되며 리프레시 설정 명령을 나타내는 상기 다수의 입력 신호에 기초하여 상기 반도체 메모리 장치의 동작을 리프레시 모드로 설정하는 설정 신호를 제공한다. 해제 신호 출력 회로가 상기 다수의 입력 신호를 수신하도록 결합된다. 상기 해제 신호 출력 회로는 상기 내부 클록과 동기하여 수신되며 리프레시 해제 명령을 나타내는 상기 다수의 입력 신호에 기초하여 상기 리프레시 모드를 해제하는 해제 신호를 제공한다. 상기 리프레시 해제 명령은 제 1 리프레시 해제 명령과 제 2 리프레시 해제 명령을 포함하고 상기 제 2 리프레시 해제 명령은 상기 제 1 리프레시 해제 명령 이후에 수신된다. 상태 래치 신호 출력 회로가 상기 설정 신호와 상기 해제 신호를 수신하도록 결합된다. 상기 상태 래치 신호 출력 회로는 리프레시 모드 상태를 나타내는 상태 래치 신호를 제공한다. 상기 리프레시 모드는 상기 설정 신호에 응답하여 설정되고 상기 리셋 신호에 응답하여 해제된다. 인에이블 회로는 클록 인에이블 신호를 수신하도록 결합되고 클록 인에이블 논리 레벨과 클록 디스에이블 논리 레벨을 갖는 인에이블 신호를 제공하며 클록 인에이블 논리 레벨에 있을 때 외부 클록에 기초하여 내부 클록이 생성되도록 한다. 상기 해제 신호 출력 회로는 상기 클록 인에이블 신호를 수신하도록 결합되고 상기 인에이블 신호가 상기 클록 인에이블 논리 레벨에 있을 때 상기 해제 신호를 제공하기 위해 인에이블된다.
본 실시예의 다른 양상에 따르면, 상기 클록 발생기 회로는 상기 인에이블 신호가 상기 클록 디스에이블 논리 레벨에 있고 상기 상태 래치 신호가 상기 리프레시 모드를 나타낼 때 디스에이블된다.
본 실시예의 다른 양상에 따르면, 상기 설정 신호 출력 회로는 상기 내부 클록과 동기하여 상기 설정 신호를 제공하고 상기 해제 신호 출력 회로는 상기 내부클록과 동기하여 상기 해제 신호를 제공한다.
본 실시예의 다른 양상에 있어서, 상기 입력 신호는 리프레시 설정 명령을 나타내는 제 1 논리 조합과 상기 제 1 리프레시 해제 명령을 나타내는 제 2 논리 조합을 갖는다.
본 실시예의 다른 양상에 따르면, 상기 인에이블 회로는 상기 상태 래치 신호가 상기 리프레시 모드를 나타낼 때 인에이블된다.
본 실시예의 다른 양상에 따르면, 상기 설정 신호 출력 회로와 상기 해제 신호 출력 회로는 상기 인에이블 신호가 상기 클록 인에이블 논리 레벨에 있을 때 상기 내부 클록에 기초하여 제 2 내부 클록을 수신하도록 결합된다.
본 실시예의 다른 양상에 따르면, 상기 해제 신호 출력 회로는 n(여기서 n은 자연수)개의 플립-플롭과 n 개의 논리 회로를 포함한다. 각각의 논리 회로는 상기 다수의 입력 신호를 수신하도록 결합된다. 상기 n 개의 논리 회로의 각각은 상기 내부 클록과 동기하여 래치되는 상기 n 개의 플립-플롭 각각의 입력에 결합된 출력을 제공한다. 제 1 플립-플롭은 제 2 논리 회로의 입력에 결합된 출력을 제공하고, 제 (n-1)의 플립-플롭은 제 n의 플립-플롭의 입력에 결합된 출력을 제공한다. 상기 제 n의 플립-플롭의 출력은 상기 해제 신호를 제공하도록 결합된다.
도 1은 본 발명의 실시예에 따른 반도체 메모리 장치의 주요부를 개략적으로 도시한 회로도.
도 2는 도 1의 반도체 메모리 장치의 주요부의 동작을 도시한 타이밍도.
도 3은 종래의 반도체 메모리 장치의 주요부를 개략적으로 도시한 회로도.
도 4는 종래의 셀프 리프레시 동작을 도시한 회로도.
도 5는 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 주요부를 개략적으로 도시한 회로도.
♥도면의 주요 부분에 대한 부호의 설명♥
1 : 초단 회로 2 : 초단 회로
3 : 초단 회로 4 : 리프레시 명령 판정 회로
5 : 셀프 리프레시 모드 판정 회로
6 : 인버터 7 : D-형 플립-플롭
8 : D-형 래치 9 : NAND 게이트
10 : 인버터 11 : 인버터
12 : 인버터 21 : 명령 디코더
22 : 명령 디코더 24 : 클록 발생기
26 : 지연 회로
본 발명의 여러 실시예가 도면을 참조하여 상세히 설명될 것이다.
도 1을 참조하면, 본 발명의 실시예에 따른 반도체 메모리 장치의 주요부의 래략적인 회로도가 도시되어 있으며 도면 부호 100이 병기되어 있다. 반도체 메모리 장치(100)의 주요부는 예를 들면 싱크로너스 다이나믹 랜덤 액세스 메모리(SDRAM)에 포함될 수 있다.
반도체 메모리 장치(100)의 주요부는 명령 디코더(21 및 22), RS 플립-플롭(23), 클록 발생기 회로(24), 인에이블 회로(25), 지연 회로(26), 인버터(27 및 28), AND 게이트(29), 및 NAND 게이트(30)를 포함한다.
반도체 메모리 장치(100)의 주요부는 행 어드레스 스트로브 신호(/RAS), 열 어드레스 스트로브 신호(/CAS), 기록 인에이블 신호(/WE), 칩 선택 신호(/CS), 외부 클록(ECK), 및 클록 인에이블 신호(CKE)를 수신하고 셀프 리프레시 상태 래치 신호(SRS)를 생성한다.
명령 디코더(21)는 행 어드레스 스트로브 신호(/RAS), 열 어드레스 스트로브 신호(/CAS), 기록 인에이블 신호(/WE), 칩 선택 신호(/CS), 셀프 리프레시 해제 인에이블 신호(EEN), 및 내부 클록(ICK2)을 수신하고 셀프 리프레시 설정 명령 신호(/RC1)를 생성한다. 명령 디코더(22)는 행 어드레스 스트로브 신호(/RAS), 열 어드레스 스트로브 신호(/CAS), 기록 인에이블 신호(/WE), 칩 선택 신호(/CS), 셀프 리프레시 해제 인에이블 신호(EEN), 및 내부 클록(ICK2)을 수신하고 셀프 리프레시 해제 명령 신호(/RC2)를 생성한다.
RS 플립-플롭은 셀프 리프레시 설정 명령 신호(/RC1)와 셀프 리프레시 해제 명령 신호(/RC2)를 수신하고 셀프 리프레시 상태 래치 신호(SRS)를 제공한다.
인버터(27)는 셀프 리프레시 해제 인에이블 신호(EEN)를 수신하고 출력을 AND 게이트(29)의 입력으로 제공한다. 지연 회로(26)는 셀프 리프레시 상태 래치신호(SRS)를 수신하고 출력을 AND 게이트(29)의 다른 입력으로 제공한다. AND 게이트(29)는 출력을 클록 발생기 회로(24)의 입력으로 제공한다. 클록 발생기 회로(24)는 다른 입력에서 외부 클록(ECK)을 수신하고 내부 클록(ICK1)을 NAND 게이트(30)의 입력으로 제공한다. NAND 게이트(30)는 다른 입력에서 셀프 리프레시 해제 인에이블 신호(EEN)를 수신하고 내부 클록(ICK2)을 제공한다. 인버터(28)는 셀프 리프레시 상태 래치 신호(SRS)를 수신하고 출력을 인에이블 회로(25)의 입력으로서 제공한다. 인에이블 회로(25)는 다른 입력에서 클록 인에이블 신호(CKE)를 수신하고 리프레시 해제 인에이블 신호(EEN)를 제공한다.
명령 디코더(21)는 셀프 리프레시 해제 인에이블 신호(EEN)가 하이 논리 레벨에 있을 때 인에이블된다. 인에이블되면, 명령 디코더(21)는 내부 클록(ICK2)의 상승 에지와 동기하여 행 어드레스 스트로브 신호(/RAS), 열 어드레스 스트로브 신호(/CAS), 기록 인에이블 신호(/WE), 및 칩 선택 신호(/CS)를 래치하고 디코드한다. 행 어드레스 스트로브 신호(/RAS)가 로우이면, 열 어드레스 스트로브 신호(/CAS)는 로우이고, 기록 인에이블 신호(/WE)는 하이이며, 칩 선택 신호(/CS)는 로우이며, 명령 디코더(21)는 내부 클록(ICK2)의 다음 싸이클의 상승에지에서 로우 레벨을 갖는 셀프 리프레시 설정 명령 신호(/RC1)를 생성한다. 로우 레벨을 갖는 셀프 리프레시 명령 설정 신호(/RC1)는 셀프 리프레시 진입 또는 설정 명령이 수신되었음을 나타낸다.
행 어드레스 스트로브 신호(/RAS), 열 어드레스 스트로브 신호(/CAS), 기록 인에이블 신호(/WE), 칩 선택 신호(/CS), 및 셀프 리프레시 설정 명령 신호(/RC1)는 액티브 로우(active low)이다. 여기서, "/"는 음의 논리를 나타낸다.
명령 디코더(22)는 셀프 리프레시 해제 인에이블 신호(EEN)가 하이 논리 레벨에 있는 경우 인에이블된다. 인에이블되면, 명령 디코더(22)는 내부 클록(ICK2)의 상승 에지와 동기하여 행 어드레스 스트로브 신호(/RAS), 열 어드레스 스트로브 신호(/CAS), 기록 인에이블 신호(/WE), 및 칩 선택 신호(/CS)를 래치 및 디코드한다. 행 어드레스 스트로브 신호(/RAS)가 하이이면, 세 연속 싸이클동안 열 어드레스 스트로브 신호(/CAS)는 하이이고, 기록 인에이블 신호(/WE)는 하이이며, 칩 선택 신호(/CS)는 로우이며, 명령 디코더(22)는 내부 클록(ICK2)의 다음 싸이클의 상승 에지에서 로우 레벨을 갖는 셀프 리프레시 해제 명령 신호(/RC2)를 생성한다. 로우 레벨을 갖는 셀프 리프레시 해제 명령 신호(/RC2)는 셀프 리프레시 해제 명령이 수신되었음을 나타낸다. 셀프 리프레시 해제 명령 신호(/RC2)는 액티브 로우 신호이다.
RS 플립-플롭(23)은 로우 레벨의 셀프 리프레시 설정 명령 신호(/RC1)가 수신되는 경우 셀프 리프레시 상태 신호(SRS)를 하이 레벨로 설정하여 출력한다. 로우 레벨을 갖는 셀프 리프레시 해제 명령 신호(/RC2)가 수신되면, RS 플립-플롭(23)은 리셋되고 로우 레벨을 갖는 셀프 리프레시 상태 래치 신호(SRS)를 출력한다.
클록 발생기 회로(24)는 AND 게이트(29)가 로우 레벨의 신호를 출력할 때 인에이블된다. 인에이블되면, 클록 발생기 회로(24)는 외부 클록(ECK)에 기초하여 내부 클록(ICK1)을 출력한다. 내부 클록(ICK1)은 외부 클록(ECK)과 반대 위상을 갖는다. 외부 클록(ECK)은 반도체 메모리 장치를 포함하는 시스템에 대한 기준 클록이다.
NAND 게이트(30)는 셀프 리프레시 해제 인에이블 신호(EEN)가 하이 레벨에 있을 때 인에이블된다. 인에이블되면, NAND 게이트(30)는 내부 클록(ICK2)을 출력한다. 내부 클록(ICK2)은 내부 클록(ICK1)과 위상이 반대이다. 명령 디코더(21 및 22)와 반도체 메모리 장치의 다른 회로(도시되지 않음)는 내부 클록(ICK2)을 수신한다. AND 게이트(29)의 출력은 인에이블 신호로서 다른 초단 회로(도시되지 않음)에 제공된다.
인에이블 회로(25)는 p형 IGFET(Insulated Gate Field Effect Transistors; 절연 게이트 전계 효과 트랜지스터)(Q1 및 Q2), n형 IGFET(Q3 및 Q4), 및 인버터(INV)를 포함한다. p형 IGFET(Q1)의 소스는 전원 전압(VDD)에 연결되고, 게이트는 인버터(28)의 출력을 수신하도록 접속되며, 드레인은 p형 IGFET(Q2)의 소스에 연결된다. p형 IGFET(Q2)의 게이트는 클록 인에이블 신호(CKE)를 수신하도록 접속되며 드레인은 인버터(INV)의 입력에 접속된다. n형 IGFET(Q3)의 소스는 접지에 연결되고, 게이트는 클록 인에이블 신호(CKE)를 수신하도록 접속되며, 드레인은 인버터(INV)의 입력에 접속된다. n형 IGFET(Q4)의 소스는 접지에 연결되고, 게이트는 인버터(28)의 출력에 접속되며, 드레인은 인버터(INV)의 입력에 접속된다. 인버터(INV)는 출력으로서 셀프 리프레시 해제 인에이블 신호(EEN)를 제공한다.
p형 IGFET(Q1 및 Q2)와 n형 IGFET(Q3 및 Q4)는 공동으로 2 입력 NOR 게이트를 포함한다. 클록 인에이블 신호(CKE)는 외부 클록(ECK)이 내부 클록(ICK2)을 생성하기 위해 사용되는지를 판정하기 위해 인에이블 회로(25)에 제공된다.
인에이블 회로(25)는 인버터(28)의 출력이 로우일 때(즉, 셀프 리프레시 상태 래치 신호(SRS)가 하이일 때) 인에이블된다. 인에이블되면, 인에이블 회로(25)는 클록 인에이블 신호(CKE)의 논리 레벨을 검출하고 클록 인에이블 신호(CKE)와 동일한 논리 레벨을 갖는 셀프 리프레시 해제 인에이블 신호(EEN)를 생성한다.
반도체 메모리 장치(100)의 주요부의 동작이 도 2에 도시된 타이밍도를 참조하여 설명될 것이다.
도 2는 반도체 메모리 장치(100)의 주요부의 동작을 설명하는 타이밍도이다. 도 2의 타이밍도는 외부 클록(ECK), 클록 인에이블 신호(CKE), 행 어드레스 스트로브 신호(/RAS), 열 어드레스 스트로브 신호(/CAS), 기록 인에이블 신호(/WE), 칩 선택 신호(/CS), 셀프 리프레시 해제 인에이블 신호(EEN), 내부 클록(ICK2), 셀프 리프레시 설정 명령 신호(/RC1), 셀프 리프레시 해제 명령 신호(/RC2), 및 셀프 리프레시 상태 래치 신호(SRS)를 포함한다.
도 2에 도시된 바와 같이, 클록 인에이블 신호(CKE)는 t1 이전의 초기 상태에서 하이이고 t3의 시각에서 로우로 전환한다. 또한, 셀프 리프레시 진입 또는 해제 명령이 수신되지 않았기 때문에, 셀프 리프레시 설정 명령 신호(/RC1)와 셀프 리프레시 해제 명령 신호(/RC2) 둘 다는 초기 상태에서 하이이다. 따라서, 셀프 리프레시 상태 래치 신호(SRS)는 초기 상태에서 로우이다.
셀프 리프레시 상태 래치 신호(SRS)가 로우이면, 인버터(28)의 출력은 하이이다. 이렇게 하여, p형 IGFET(Q1)가 오프되고 n형 IGFET(Q4)가 온되기 때문에 인에이블 회로(25)는 디스에이블된다. 따라서, 셀프 리프레시 해제 인에이블 신호(EEN)는 클록 인에이블 신호(CKE)의 레벨과 상관없이 초기 상태에서 도 2에 도시된 바와 같이 하이이다. 셀프 리프레시 상태 래치 신호(SRS)가 로우이고 셀프 리프레시 해제 인에이블 신호(EEN)가 하이이기 때문에, AND 게이트(29)의 출력은 로우이다. AND 게이트(29)의 출력이 로우이면, 클록 발생기 회로(24)는 인에이블된다. 따라서, 클록 발생기 회로(24)는 외부 클록(ECK)을 소정 시간만큼 지연시키고 외부 클록(ECK)과 반대 위상을 갖는 내부 클록(ICK1)을 출력한다. 셀프 리프레시 해제 인에이블 신호(EEN)가 하이이면, NAND 게이트(30)는 인에이블되고 내부 클록(ICK1)과 반대 위상의 내부 클록(ICK2)을 출력한다. 명령 디코더(21 및 22)와 반도체 메모리 장치의 다른 회로(도시되지 않음)는 내부 클록(ICK2)을 수신한다. 또한, 인에이블 신호로서 AND 게이트(29)의 출력을 수신하는 다른 초단 회로(도시되지 않음)도 인에이블된다.
계속해서, t3의 시각의 외부 클록(ECK)의 상승 에지에서, 행 어드레스 스트로브 신호(/RAS)는 로우이고, 열 어드레스 스트로브 신호(/CAS)는 로우이고, 기록 인에이블 신호(/WE)는 하이이고, 칩 선택 신호(/CS)는 로우이며 셀프 리프레시 진입 또는 설정 명령을 나타낸다. 이때 셀프 리프레시 해제 인에이블 신호(EEN)가 하이이면, 명령 디코더(21)는 내부 클록(ICK2)의 상승 에지와 함께 셀프 리프레시 진입 또는 설정 명령을 수신하기 위해 인에이블된다. 그 다음, 명령 디코더(21)는 t5의 시각에서 도 2에 도시된 바와 같이 다음 내부 클록(ICK2)의 상승 에지에서 로우 레벨을 갖는 셀프 리프레시 설정 명령 신호(/RC1)를 출력한다. 클록 인에이블신호(CKE)가 도 2에 도시된 바와 같이 t3의 시각에서 로우 레벨로 전환하는 경우, 인버터(28)의 출력(셀프 리프레시 상태 래치 신호(SRS)의 반전 신호)은 하이이고 인에이블 회로(25)는 디스에이블된다. 이렇게 하여, 이 시간 동안, 셀프 리프레시 인에이블 신호(EEN)는 도 2에 도시된 바와 같이 하이 레벨로 고정된다.
계속해서, 명령 디코더(21)가 앞서 설명된 바와 같이 t5의 시각에서 로우 레벨을 갖는 셀프 리프레시 설정 명령 신호(/RC1)를 출력하기 때문에, RS 플립-플롭(23)은 셀프 리프레시 상태 래치 신호(SRS)를 하이 레벨로 설정하여 출력한다. 이렇게 하여, 셀프 리프레시 모드가 설정된다. 셀프 리프레시 상태 래치 신호(SRS)의 하이 레벨이 지연 회로(26)의 소정의 지연을 통해 전파된 후, AND 게이트(29)는 하이 레벨을 출력한다. 이렇게 하여, 클록 발생기 회로(24)는 디스에이블된다. 동시에, AND 게이트(29)의 출력을 수신하는 다른 초단 회로(도시되지 않음)는 디스에이블되고 전력을 소비하지 않는다. 셀프 리프레시 상태 래치 신호(SRS)가 t5의 시각에서 하이로 전환할 때, 인버터(28)의 출력(셀프 리프레시 상태 래치 신호(SRS)의 반전 신호)은 로우로 전환한다. 따라서, 인에이블 회로(25)의 p형 IGFET(Q1)는 온되고 n형 IGFET(Q4)는 오프된다. 이렇게 하여, 이때 클록 인에이블 신호(CKE)가 로우 레벨에 있기 때문에 인에이블 회로(25)는 인에이블되고 셀프 리프레시 인에이블 신호(EEN)는 로우 레벨로 전환한다. 셀프 리프레시 인에이블 신호(EEN)가 로우이면, 명령 디코더(21 및 22)와 NAND 게이트(30)는 디스에이블된다. 따라서, 명령 디코더(21 및 22)는 수신된 명령을 처리하지 않고 NAND 게이트(30)는 하이 레벨로 고정된 내부 클록(ICK2)을 출력한다.
그 다음, 예를 들면 도 2의 t7의 시각 근처에서, 클록 인에이블 신호(CKE)는 외부 클록(ECK)의 타이밍에 상관없이 하이 레벨로 전환한다. 따라서, 인에이블 회로(25)의 p형 IGFET(Q2)는 오프되고 n형 IGFET(Q4)는 온된다. 이렇게 하여, 셀프 리프레시 해제 인에이블 신호(EEN)는 하이 레벨로 전환한다.
셀프 리프레시 해제 인에이블 신호(EEN)가 하이이면, 명령 디코더(21 및 22)는 인에이블된다. 또한, AND 게이트(29)는 클록 발생기 회로(24)를 인에이블시키기 위해 로우 논리 레벨을 출력한다. 클록 발생기 회로(24)는 외부 클록(ECK)을 소정 시간만큼 지연시켜 내부 클록(ICK1)을 출력한다. 내부 클록(ICK1)은 외부 클록(ECK)과 반대 위상을 갖는다. 셀프 리프레시 해제 인에이블 신호(CKE)가 하이이면, NAND 게이트(30)는 인에이블된다. 이렇게 하여, NAND 게이트(30)는 내부 클록(ICK1)과 반대 위상의 클록 신호(ICK2)를 출력한다. 유사하게, 다른 초단 회로(도시되지 않음)는 AND 게이트(29)의 출력을 수신하고 이것에 의해 인에이블된다.
t9의 시작에서, 행 어드레스 스트로브 신호(/RAS)가 하이이고, 열 어드레스 스트로브 신호(/CAS)가 하이이고, 기록 인에이블 신호(/WE)가 하이이며, 칩 선택 신호(/CS)가 로우인(셀프 리프레시 해제 명령을 나타냄) 세 명령이 연속적으로 수신된다. 명령 디코더(22)는 내부 클록(ICK2)의 상승 에지와 동기하여 이들 명령을 래치하고 디코드한다. 그 다음 명령 디코더(22)는 t15의 시각에서 로우 레벨을 갖는 셀프 리프레시 해제 명령 신호(/RC2)를 출력한다. 셀프 리프레시 해제 명령 신호(/RC2)의 로우 레벨은 도 2에 도시된 바와 같이 셀프 리프레시 해제 명령을 나타내는 세 명령의 마지막 이후에 다음 클록 싸이클과 동기하여 출력된다. 셀프 리프레시 해제 명령 신호(/RC2)가 로우이면, RS 플립-플롭(23)은 리셋되고 셀프 리프레시 상태 래치 신호(SRS)는 로우 레벨로 전환한다. 이렇게 하여, 셀프 리프레시 모드가 해제된다.
셀프 리프레시 상태 래치 신호(SRS)가 로우 레벨로 전환하면, 지연 회로(26)는 이 전환을 수신하고, 소정 지연 시간 이후, AND 게이트(29)의 입력으로 로우 레벨의 출력을 제공한다. 그러나, 셀프 리프레시 해제 인에이블 신호(EEN)가 이때 이미 하이이기 때문에, 인버터(27)의 출력은 로우이다. 따라서, 클록 발생기 회로(25)는 인에이블된 상태로 유지되고 외부 클록(ECK)을 소정 시간만큼 지연하는 것에 의해 내부 클록(ICK1)을 계속 제공한다. 내부 클록(ICK1)은 외부 클록(ECK)과 반대 위상을 갖는다. 셀프 리프레시 해제 인에이블 신호(EEN)가 하이이면, NAND 게이트(30)는 인에이블되고 내부 클록(ICK1)과 반대 위상을 갖는 내부 클록(ICK2)을 제공한다. 유사하게, AND 게이트(29)의 출력을 인에이블 신호로서 수신하는 다른 초단 회로(도시되지 않음)는 인에이블된 상태로 유지된다.
본 실시예에 따르면, 셀프 리프레시 모드로 들어간 후, 행 어드레스 스트로브 신호(/RAS)가 하이이고, 열 어드레스 스트로브 신호(/CAS)가 하이이고, 기록 인에이블 신호(/WE)가 하이이며, 칩 선택 신호(/CS)가 로우인(셀프 리프레시 해제 명령을 나타냄) 세 명령이 연속적으로 수신되지 않으면, 명령 디코더(22)는 로우 레벨의 리프레시 해제 명령 신호(/RC2)를 제공하지 않는다. 따라서, 셀프 리프레시 모드가 해제되지 않는다.
따라서, 외부로부터 제공되는 클록 인에이블 신호(CKE)가 로우 논리 레벨에있을지라도, 셀프 리프레시 모드가 설정된 후 인에이블 회로(25)에 의해 수신되는 노이즈 유도 전환(noise induced transitions)은 셀프 리프레시 상태 래치 신호(SRS)의 논리 레벨에 영향을 미치지 않으며 셀프 리프레시 모드는 잘못 해제되지 않는다. 셀프 리프레시 모드에 있을 때 인에이블 회로(25)가 하이 레벨로의 클록 인에이블 신호(CKE)의 노이즈 유도 또는 다른 전환을 수신하면, 셀프 리프레시 해제 인에이블 신호(EEN)는 하이로 전환하고 클록 발생기 회로(24)와 초단 회로(도시되지 않음)는 인에이블된다. 그러나, 인에이블 회로(25)가 로우 레벨의 클록 인에이블 신호(CKE)를 수신하는 경우, 셀프 리프레시 해제 인에이블 신호(EEN)는 로우로 되돌아가고 클록 발생기 회로(24)와 다른 초단 회로(도시되지 않음)는 다시 디스에이블된다.
본 실시예에 따른 반도체 메모리 장치에 따르면, 인에이블 회로(25)는 상보 배치를 갖는 p형 IGFET(Q1 및 Q2)와 n형 IGFET(Q3 및 Q4)를 포함한다. 이 경우, NAND 게이트가 형성된다. 입력으로서 풀 논리 레벨(VDD 또는 VSS 등) 신호가 수신되면, 인에이블 회로(25)는 많은 정전류를 소비하지 않는다. 따라서, 인에이블 회로(25)는 도 3의 종래의 방식의 초단 회로(1 및 2)에 도시된 차동형 회로보다 더 적은 정전류를 소비하게 된다. 또한, 비-풀 논리 레벨(non-full logic levels) 및/또는 스위칭 전류에 대한 정전류 소비는 p형 IGFET(Q1 및 Q2) 및 n형 IGFET(Q3 및 Q4)의 크기를 조정함으로써 감소된다. p형 IGFET(Q1 및 Q2) 및 n형 IGFET(Q3 및 Q4)는 예를 들면 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)이고, 상보형 금속 산화물 반도체(CMOS) 논리 게이트를 형성하도록 구성된다.
또한, 클록 발생기 회로(24)와 다른 초단 회로(도시되지 않음)는 인에이블 신호(클록 인에이블 신호(CKE))가 논-액티브(non-active)(로우)이고 상태 래치 신호(셀프 리프레시 상태 래치 신호(SRS))가 액티브(하이)일 때 디스에이블된다. 이렇게 하여, 장치의 소비 전력은 셀프 리프레시 모드동안 감소된다.
본 실시예에 따른 반도체 메모리 장치에 따르면, 셀프 리프레시 모드는 노이즈에 의한 영향 등에 의해 해제되지 않는다. 따라서, 셀프 리프레시 동작의 신뢰성이 향상되고 셀프 리프레시 모드동안 장치의 소비 전력이 감소된다.
도 1에 주요부가 도시된 반도체 메모리 장치에 있어서, 명령 디코더(21)는 셀프 리프레시 상태 래치 신호(SRS)를 설정하기 위해 마련되고 명령 디코더(22)는 셀프 리프레시 상태 래치 신호(SRS)를 리셋하기 위해 마련된다. 이들 명령 디코더(21 및 22)는 하이 논리 레벨의 셀프 리프레시 해제 인에이블 신호(EEN)를 공급받아 인에이블된다. 그러나, 셀프 리프레시 해제 인에이블 신호(EEN) 없이 명령 디코더가 인에이블되는 다른 배치가 이용될 수도 있다.
도 5에 있어서, 다른 실시예에 따른 반도체 메모리 장치의 주요부의 개략적인 회로도가 도면 부호 110이 병기되어 도시되어 있다. 도 5에 도시된 반도체 메모리 장치(110)의 주요부가 도 1에 도시된 회로와 유사하지만, 도 1에 도시된 회로와 반도체 메모리 장치(110)의 주요부의 차이점이 설명될 것이다.
반도체 메모리 장치(110)의 주요부는 명령 디코더(31 및 32), RS 플립-플롭(23), 클록 발생기 회로(24), 인에이블 회로(25), 지연 회로(33), 인버터(27 및 28), 및 NAND 게이트(30)를 포함한다. 클록 인에이블 신호(CKE)는 인에이블 회로(25)에 공급되고, 명령 디코더(31)에도 또한 공급되는데, 명령 디코더(31)는 이 명령 디코더에 대한 인에이블 신호로서 셀프 리프레시 상태 래치 신호(SRS)를 설정하기 위해 마련된다. 인에이블 회로(25)에서 생성되는 셀프 리프레시 해제 인에이블 신호(EEN)는 명령 디코더(31)에 공급되지 않는다. 명령 디코더(31)의 내부 구조는 도 1에 도시된 명령 디코더(21)의 내부 구조와 동일하다.
셀프 리프레시 상태 래치 신호(SRS)를 리셋하기 위해 마련된 다른 명령 디코더(32)는 이 명령 디코더(32)가 셀프 리프레시 해제 인에이블 신호(EEN)를 수신하지 않고 내부 클록(ICK2)으로만 인에이블되고 동작된다는 점을 제외하면 도 1에 도시된 명령 디코더(22)와 동일하다. 내부 클록(ICK2)이 디스에이블될 때 명령 디코더(32)가 디스에이블되기 때문에, 명령 디코더(32)는 셀프 리프레시 모드의 동작동안 동작하지 않는다. 셀프 리프레시 모드를 해제하기 위한 일련의 명령동안 내부 클록(ICK2)이 중지되는 경우, 클록 인에이블 신호(CKE)가 일시적으로 인에이블되어 노이즈에 의한 영향으로 인해 내부 클록(ICK2)을 생성하는 경우에도 명령 디코더(32)는 디스에이블 상태로 전환되어 셀프 리프레시 모드가 잘못 해제되는 것을 방지한다.
셀프 리프레시 해제 인에이블 신호(EEN)는 인버터(27)와 NAND 게이트(30)에만 공급된다. 인버터(27)의 출력은 지연 회로(33)를 통해 클록 발생기 회로(24)로 공급된다. 클록 발생기 회로(24)는 지연 회로(33)의 출력에 부가하여 외부 클록(ECK)을 수신한다. 반도체 메모리 장치(110)의 주요부의 동작이 당업자에게는자명할 것이다.
상기 상술된 실시예는 예증적인 것이며 본 발명이 상기 실시예에 제한되는 것은 아니다. 구체적인 구성이 상기 실시예에 제한되어서는 안된다.
예를 들면, 실시예에 있어서, 명령 디코더(21 및 22)는 수신되는 제어 신호(/RAS, /CAS, /WE, 및 /CE)의 조합에 따라 출력 신호(/RC1 및 /RC2)를 제공하지만, 셀프 리프레시 진입(설정) 명령 또는 셀프 리프레시 해제 명령을 제공하기 위해 제어 신호의 임의의 조합이 사용될 수도 있다. 명령을 결정하기 위해 사용되는 신호는 제어 신호뿐만 아니라 예를 들면 어드레스, 데이터를 포함한다. 명령 디코더(21 및 22)에 임의의 신호가 공급될 수 있으며, 특히, 명령 디코더(22)에 공급되는 신호는 노이즈에 의한 동요로부터 쉽게 검출되지 않는 명령을 제공할 수도 있다.
상기 실시예에 있어서, 명령 디코더(21 및 22)가 수신되는 명령 신호를 샘플 또는 래치하고/하거나 내부 클록(ICK2)의 상승 에지와 동기하여 내부 명령 신호를 생성하더라도, 본 발명은 이러한 것에 제한되지 않는다. 예를 들면, 명령 디코더(21 및 22)는 수신되는 명령 신호를 샘플 또는 래치하고/하거나 내부 클록(ICK2)의 하강 에지와 동기하거나 또는 내부 클록(ICK2)과 상관없이 내부 명령 신호를 생성한다. 유사하게, 명령 디코더(21 및 22)는, 예를 들면, 수신되는 명령 신호를 샘플 또는 래치하고/하거나 내부 클록(ICK2)의 상승 및 하강 에지 둘 다와 동기하여 내부 명령 신호를 생성하도록 적응된다. 또한, 도 1에 도시된 회로에 의해 수신되고/되거나 생성되는 신호는 각각 액티브 하이 또는 액티브 로우일 수도있다.
명령 디코더(22)로 세 싸이클에서 연속적으로 제공되는 동일 신호의 동일 조합에 의해 셀프 리프레시 해제 명령이 결정되는 예가 설명되었지만, 본 발명은 이에 제한되지 않는다. 싸이클의 수는, 예를 들면, 2, 4, 5 또는 그 이상일 수 있고 그 사이의 싸이클을 포함할 수도 있다. 신호의 조합은 각 싸이클에 대해 상이할 수도 있다.
명령 디코더(22)는 하기와 같이 구성될 수 있다. 명령 디코더(22)는 3개의 D-형 플립-플롭, 3개의 다입력 NAND 게이트, 및 다수의 인버터를 포함한다. 다수의 인버터는 외부적으로 수신되는 명령 신호(예를 들면, /RAS, /CAS, /WE, 및 /CS)를 디코드하기 위해 선택적으로 마련되고, 셀프 리프레시 해제 명령을 제공하기 위한 각각의 명령 신호의 논리 레벨에 따라 NAND 게이트로 출력을 제공한다. 제 1 NAND 게이트는 출력을 제 1 D-형 플립-플롭으로 제공하는데, 제 1 D-형 플립-플롭은 내부 클록(ICK2)과 동기하여 래치된다. 제 1 D-형 플립-플롭의 출력은 인에이블 신호로서 제 2 NAND 게이트로 제공되어 셀프 리프레시 해제 명령의 제 2 싸이클이 수신될 것임을 나타낸다. 유사하게, 제 2 NAND 게이트의 출력은 제 2 D-형 플립-플롭으로 제공된다. 제 2 D-형 플립-플롭의 출력은 인에이블 신호로서 제 3 NAND 게이트로 제공되어 셀프 리프레시 해제 명령의 제 3 싸이클이 수신될 것임을 나타낸다. 유사하게, 제 3 NAND 게이트의 출력은 제 3 D-형 플립-플롭으로 제공된다. 제 3 D-형 플립-플롭은 셀프 리프레시 해제 명령 신호(/RC2)를 제공한다. 각각의 인버터와 대응 NAND 게이트는 논리 회로이다. NAND 게이트와 논리 회로의 수는 셀프 리프레시 해제 명령을 생성하는데 필요한 명령의 수에 대응한다.
상기 실시예에서, 셀프 리프레시 상태 래치 신호(SRS)는, 예를 들면, RS 플립-플롭(23)으로부터 출력되지만, 본 발명은 이에 제한되지 않는다. 셀프 리프레시 모드가 설정될 때 액티브 셀프 리프레시 상태 래치 신호(SRS)를 생성하고 셀프 리프레시 모드의 해제시 논-액티브 셀프 리프레시 상태 래치 신호(SRS)를 생성하는 임의의 회로가 사용될 수 있다.
셀프 리프레시 모드는 다이나믹 랜덤 액세스 메모리에 의해 내부적으로 생성된 리프레시 동작을 포함할 수도 있다. 오실레이터와 같은 타이밍 장치가 셀프 리프레시 모드동안 메모리 셀의 행을 주기적으로 리프레시하기 위해 사용될 수 있다. 셀프 리프레시 모드동안, 메모리 셀로의 외부 액세스는, 예를 들면, 허용되지 않는다.
상기 실시예에 있어서, 클록 발생기 회로(24)에 대한 구체적인 설명이 없지만, 도 3에 도시된 초단 회로(1 및 2)와 유사한 초단 회로가 포함될 수 있다. 유사하게, 외부적으로 제공된 클록 신호에 상보적 위상을 갖는 내부 클록 신호를 생성하기 위해 논리 레벨이 반전될 것이다.
이상과 같이, 본원에서 여러 특정 실시예가 상세히 설명되었지만, 본 발명의 취지와 영역을 벗어나지 않는 여러 변경예, 대체예, 및 수정예가 수행될 수 있음은 자명하다. 따라서, 본 발명은 첨부된 특허청구범위에 의해서만 한정되는 것으로 이해되어져야 한다.
본 실시예에 따른 반도체 메모리 장치에 따르면, 셀프 리프레시 모드는 노이즈에 의한 영향 등에 의해 해제되지 않는다. 따라서, 셀프 리프레시 동작의 신뢰성이 향상되고 셀프 리프레시 모드동안 장치의 소비 전력이 감소된다.
Claims (20)
- 반도체 메모리의 리프레시 동작을 제어하는 방법에 있어서,리프레시 설정 명령을 수신하여 들어가는 리프레시 동작을 포함하고,상기 리프레시 동작은 리프레시 해제 명령을 수신하여 해제되며,상기 리프레시 해제 명령은 적어도 두 싸이클동안 수행되는 것을 특징으로 하는 반도체 메모리의 리프레시 동작을 제어하는 방법.
- 제 1항에 있어서,상기 반도체 메모리 장치는 싱크로너스 다이나믹 랜덤 액세스 메모리이고 상기 적어도 두 싸이클은 외부 클록의 두 싸이클인 것을 특징으로 하는 반도체 메모리의 리프레시 동작을 제어하는 방법.
- 제 2항에 있어서,상기 적어도 두 싸이클은 외부 클록의 연속적인 싸이클인 것을 특징으로 하는 반도체 메모리의 리프레시 동작을 제어하는 방법.
- 제 1항에 있어서,상기 리프레시 해제 명령은 상기 적어도 두 싸이클의 제 1 싸이클동안 수행되는 제 1 리프레시 해제 명령과 상기 적어도 두 싸이클의 제 2 싸이클동안 수행되는 제 2 리프레시 해제 명령을 포함하며,상기 제 1 리프레시 해제 명령은 제 1 소정의 논리 조합을 갖는 다수의 제어 신호를 수신하는 것을 포함하고 상기 제 2 리프레시 해제 명령은 상기 제 1 소정의 논리 조합을 갖는 상기 다수의 제어 신호를 수신하는 것을 포함하는 것을 특징으로 하는 반도체 메모리의 리프레시 동작을 제어하는 방법.
- 제 1항에 있어서,상기 리프레시 해제 명령은 상기 적어도 두 싸이클의 제 1 싸이클동안 수행되는 제 1 리프레시 해제 명령과 상기 적어도 두 싸이클의 제 2 싸이클동안 수행되는 제 2 리프레시 해제 명령을 포함하고,상기 제 1 리프레시 해제 명령은 제 1 소정의 논리 조합을 갖는 다수의 제어 신호를 수신하는 것을 포함하고 상기 제 2 리프레시 해제 명령은 제 2 소정의 논리 조합을 갖는 다수의 제어 신호를 수신하는 것을 포함하는 것을 특징으로 하는 반도체 메모리의 리프레시 동작을 제어하는 방법.
- 제 1항에 있어서,제 1 명령 디코더는 다수의 외부 제어 신호를 수신하도록 결합되고 상기 리프레시 설정 명령에 기초하여 리프레시 설정 명령 신호를 생성하고;제 2 명령 디코더는 다수의 외부 제어 신호를 수신하도록 결합되고 상기 리프레시 해제 명령에 기초하여 리프레시 해제 명령 신호를 생성하는 것을 특징으로 하는 반도체 메모리의 리프레시 동작을 제어하는 방법.
- 반도체 메모리 장치에 있어서,다수의 입력 신호를 수신하도록 결합되고 리프레시 설정 명령을 나타내는 상기 다수의 입력 신호 중, 적어도 하나의 신호에 기초하여 상기 반도체 메모리 장치의 동작을 리프레시 모드로 설정하는 설정 신호를 제공하는 설정 신호 출력 회로와;상기 다수의 입력 신호를 수신하도록 결합되고 리프레시 해제 명령을 나타내는 상기 다수의 입력 신호 중, 적어도 하나의 신호에 기초하여 상기 리프레시 모드를 해제하는 해제 신호를 제공하는 해제 신호 출력 회로와;상기 설정 신호와 상기 해제 신호를 수신하도록 결합되고 리프레시 모드를 나타내는 상태 래치 신호를 제공하는 상태 래치 신호 출력 회로; 및클록 인에이블 신호를 수신하도록 결합되고 클록 인에이블 논리 레벨과 클록 디스에이블 논리 레벨을 갖는 인에이블 신호를 제공하며 클록 인에이블 논리 레벨에 있을 때 외부 클록에 기초하여 내부 클록이 생성되도록 하는 인에이블 회로를 포함하고,상기 리프레시 해제 명령은 제 1 리프레시 해제 명령과 제 2 리프레시 해제 명령을 포함하고 상기 제 2 리프레시 해제 명령은 상기 제 1 리프레시 해제 명령 이후에 수신되고,상기 리프레시 모드는 상기 설정 신호에 응답하여 설정되고 해제 신호에 응답하여 해제되며,상기 해제 신호 출력 회로는 상기 클록 인에이블 신호를 수신하도록 결합되고 상기 인에이블 신호가 상기 클록 인에이블 논리 레벨에 있을 때 상기 해제 신호를 제공하기 위해 인에이블되는 것을 특징으로 하는 반도체 메모리 장치.
- 제 7항에 있어서,상기 다수의 입력 신호는 행 어드레스 스트로브 신호, 열 어드레스 스트로브 신호, 기록 인에이블 신호, 칩 선택 신호, 어드레스 및 데이터로 이루어진 임의의 그룹을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
- 제 7항에 있어서,상기 다수의 입력 신호는 상기 리프레시 설정 명령을 나타내는 제 1 논리 조합과 상기 제 1 리프레시 해제 명령을 나타내는 제 2 논리 조합을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
- 제 7항에 있어서,상기 인에이블 회로는 상기 리프레시 모드가 설정되었음을 상기 상태 래치 신호가 나타낼 때 인에이블되는 것을 특징으로 하는 반도체 메모리 장치.
- 제 7항에 있어서,상기 인에이블 회로는 상보형 논리 게이트 입력 버퍼를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
- 제 7항에 있어서,상기 상태 래치 신호 출력 회로는 상기 설정 신호에 응답하여 설정되며 상기 해제 신호에 응답하여 리셋되는 RS 플립-플롭을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
- 제 7항에 있어서,상기 반도체 메모리 장치는 다이나믹 랜덤 액세스 메모리이고 상기 리프레시 모드는 셀프 리프레시 모드인 것을 특징으로 하는 반도체 메모리 장치.
- 반도체 메모리 장치에 있어서,외부 클록을 수신하도록 결합되고 내부 클록을 제공하는 클록 발생기 회로와;다수의 입력 신호를 수신하도록 결합되고 상기 내부 클록과 동기하여 수신되며 리프레시 설정 명령을 나타내는 상기 다수의 입력 신호에 기초하여 상기 반도체 메모리 장치의 동작을 리프레시 모드로 설정하는 설정 신호 출력 회로와;상기 다수의 입력 신호 중, 적어도 하나의 신호를 수신하도록 결합되고 상기 내부 클록과 동기하여 수신되며 리프레시 해제 명령을 나타내는 상기 다수의 입력 신호 중, 적어도 하나의 신호에 기초하여 상기 리프레시 모드를 해제하는 해제 신호를 제공하는 해제 신호 출력 회로와;상기 설정 신호와 상기 해제 신호를 수신하도록 결합되고 리프레시 모드를 나타내는 상태 래치 신호를 제공하는 상태 래치 신호 출력 회로; 및클록 인에이블 신호를 수신하도록 결합되고 클록 인에이블 논리 레벨과 클록 디스에이블 논리 레벨을 갖는 인에이블 신호를 제공하며 클록 인에이블 논리 레벨에 있을 때 외부 클록에 기초하여 내부 클록이 생성되도록 하는 인에이블 회로를 포함하고,상기 리프레시 해제 명령은 제 1 리프레시 해제 명령과 제 2 리프레시 해제 명령을 포함하고 상기 제 2 리프레시 해제 명령은 상기 제 1 리프레시 해제 명령 이후에 수신되고,상기 리프레시 모드는 상기 설정 신호에 응답하여 설정되고 해제 신호에 응답하여 해제되며,상기 해제 신호 출력 회로는 상기 클록 인에이블 신호를 수신하도록 결합되고 상기 인에이블 신호가 상기 클록 인에이블 논리 레벨에 있을 때 상기 해제 신호를 제공하기 위해 인에이블되는 것을 특징으로 하는 반도체 메모리 장치.
- 제 14항에 있어서,상기 클록 발생기 회로는 상기 인에이블 신호가 상기 클록 디스에이블 논리 레벨에 있고 상기 상태 래치 신호가 상기 리프레시 모드를 나타낼 때 디스에이블되는 것을 특징으로 하는 반도체 메모리 장치.
- 제 14항에 있어서,상기 설정 신호 출력 회로는 상기 내부 클록과 동기하여 상기 설정 신호를 제공하고 상기 해제 신호 출력 회로는 상기 내부 클록과 동기하여 상기 해제 신호를 제공하는 것을 특징으로 하는 반도체 메모리 장치.
- 제 14항에 있어서,상기 입력 신호는 리프레시 설정 명령을 나타내는 제 1 논리 조합과 상기 제 1 리프레시 해제 명령을 나타내는 제 2 논리 조합을 갖는 것을 특징으로 하는 반도체 메모리 장치.
- 제 14항에 있어서,상기 인에이블 회로는 상기 상태 래치 신호가 상기 리프레시 모드를 나타낼 때 인에이블되는 것을 특징으로 하는 반도체 메모리 장치.
- 제 14항에 있어서,상기 설정 신호 출력 회로와 상기 해제 신호 출력 회로는 상기 인에이블 신호가 상기 클록 인에이블 논리 레벨에 있을 때 상기 내부 클록에 기초하여 제 2 내부 클록을 수신하도록 결합되는 것을 특징으로 하는 반도체 메모리 장치.
- 제 14항에 있어서,상기 해제 신호 출력 회로는 n(여기서 n은 자연수)개의 플립-플롭과 n 개의 논리 회로를 포함하며, 각각의 논리 회로는 상기 다수의 입력 신호를 수신하도록 결합되고, 상기 n 개의 논리 회로의 각각은 상기 내부 클록과 동기하여 래치되는 상기 n 개의 플립-플롭 각각의 입력에 결합된 출력을 제공하며,제 1 플립-플롭은 제 2 논리 회로의 입력에 결합된 출력을 제공하고 제 (n-1)의 플립-플롭은 제 n의 플립-플롭의 입력에 결합된 출력을 제공하며,상기 제 n의 플립-플롭의 출력은 상기 해제 신호를 제공하도록 결합되는 것을 특징으로 하는 반도체 메모리 장치.
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