JP2001307485A - 半導体記憶装置 - Google Patents
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Abstract
ドレスに載っても誤動作することのない半導体記憶装置
を提供する。 【解決手段】 センスアンプの活性化(時刻t7,t1
3)及びデータ出力動作(時刻t14)に伴って内部で
電源ノイズが発生するほか、外部からのシステムノイズ
が任意のタイミングで発生する。外部から入力されるア
ドレスAddress をラッチ制御信号LCの立ち上がり(時
刻t10)で内部に取り込むことから、入力感度制御信
号ICをアドレススキュー期間(時刻t1〜t4)後に
有効化(時刻t6〜t12)して、アドレスに載ったノ
イズを除去する。また、データ出力動作後にラッチ制御
信号LCを立ち下げる(時刻t17)・これにより、ラ
ッチ状態を解除することによってノイズの載ったアドレ
スがアドレス変化検出信号ATDを誤まって生成させて
しまうことを防ぐ。
Description
るアドレスをラッチしてチップ内部の動作に使用する半
導体記憶装置に関し、特に、検出したアドレスの変化を
トリガに外部から与えられたアドレスをラッチして動作
する半導体記憶装置に関するものである。
ら与えられたアドレスをラッチした後に、ラッチされた
アドレスを後段の回路で使用するものがある。図10は
こうした半導体記憶装置について外部から入力されたア
ドレスがラッチされるまでの経路についてその概略構成
を示した回路図である。
Nのビット数に相当する個数だけ設けられ、ラッチ回路
101はアドレスバッファ100と同数のラッチから構
成されている。そして、ラッチ回路101の出力が後段
に接続された回路各部の動作に使用される。外部から供
給された入力アドレスINは、アドレスバッファ100
でバッファリングされてからラッチ回路101に入力さ
れる。
Lがロウレベル(以下“L”と略記する)の間、アドレ
スバッファ100から送出されるアドレスをスルーで通
過させる。そして、入力アドレスINの値が確定する
と、図示しないタイミング信号生成回路がアドレスラッ
チ信号ALにパルスを発生させる。ラッチ回路101は
このパルスの立ち上がりをトリガとしてアドレスバッフ
ァ100から出力されるアドレスをラッチする。また、
ラッチ回路101の後段に位置する図示しない各回路も
アドレスラッチ信号ALのパルスをトリガとして動き出
す。
導体記憶装置ではアドレスバッファ100の出力がラッ
チ回路101にそのまま入力される回路構成となってい
る。このため、チップ内外で発生したノイズが入力アド
レスINに載っている間にアドレスラッチ信号ALが立
ち上がると、ラッチ回路101はノイズの載った誤った
アドレスをラッチしてしまう危険性がある。
チする直前のタイミングでアドレスにノイズが載ってし
まうと、ノイズによる影響が残っているうちにラッチ動
作が行われてしまうため、誤ってラッチされてしまう危
険性がいっそう高くなる。そして、ラッチ回路101の
後段の回路はアドレスラッチ信号ALが発生することで
動作を開始するため、ラッチ回路101から送出される
誤ったアドレスを使用して誤動作してしまう。
イズを除去するものとしては、例えば特開平8−203
273号公報に開示された情報処理装置が挙げられる。
しかしながら、この情報処理装置ではメモリ制御回路部
と半導体記憶装置(メモリ)の間にノイズキャンセル回
路部(半導体装置)を設けている。そして、メモリアド
レスの変化を予測するためのストローブ信号によりノイ
ズキャンセル回路部を動かして、メモリ制御回路部から
メモリへ供給されるメモリアドレスに載ったノイズを無
くすようにしている。つまり、この情報処理装置はメモ
リ制御回路部からメモリに供給されるメモリアドレス上
のノイズを除去できるに過ぎず、メモリ内部で発生した
ノイズに対する対策には全くなっていない。したがっ
て、例えばメモリ内部で発生した電源ノイズ等がメモリ
アドレスに載った場合に誤動作してしまうという問題が
ある。
リを統合して1チップ化したとしても、チップ内部の回
路からチップの入口にあたるノイズキャンセル回路部へ
フィードバックされるノイズの対策にはならないため、
例えばストローブ信号自体にノイズが載って誤動作して
しまう可能性がある。さらに、ストローブ信号を用いる
構成では、同期式半導体記憶装置でクロックを用いるの
とほぼ同じ動作がシステム内で行われるため、システム
内の消費電力増加を招いてしまう。
用対象の一つである携帯電話のように低消費電力である
ことが要求されるモバイル製品などには向かないという
問題がある。のみならず、上記情報処理装置では、スト
ローブ信号とメモリアドレスとの間のタイミング設計が
必要になってくるためシステム設計が複雑化してしまう
という問題があるほか、ストローブ信号自体がノイズ発
生源になってしまうなど様々な問題がある。
あり、その目的は、チップの内部又は外部でノイズが発
生した場合にも、ノイズの載った誤ったアドレスを取り
込んでしまって誤動作することのない半導体記憶装置を
提供することにある。本発明の他の目的は以下に述べる
本発明の実施形態から明らかとなる。
め、請求項1記載の発明は、外部から入力されるアドレ
スの変化又はチップセレクト信号の有効化を検出してア
ドレス変化検出信号を生成する検出手段と、該アドレス
変化検出信号から生成されるラッチ信号に従って前記ア
ドレスをラッチ手段にラッチし、該ラッチされたアドレ
スに従って動作する半導体記憶装置において、前記ラッ
チ手段が前記アドレスをラッチするタイミングを含む所
定期間内で、前記外部から入力されるアドレスに対する
感度を下げて前記ラッチ手段に出力するフィルタ手段を
具備することを特徴としている。また、請求項2記載の
発明は、請求項1記載の発明において、前記フィルタ手
段は、前記外部から入力されるアドレス及び前記チップ
セレクト信号が確定した時点以降の所定のタイミングか
ら、少なくとも前記ラッチ手段が前記アドレスをラッチ
するタイミングまでの期間に、前記外部から入力される
アドレスに対する感度を下げることを特徴としている。
また、請求項3記載の発明は、請求項1又は2記載の発
明において、前記フィルタ手段は、前記外部から入力さ
れるアドレス及び前記チップセレクト信号の変化が前記
検出手段に伝達された後に、前記外部から入力されるア
ドレスに対する感度を下げることを特徴としている。
3の何れかの項記載の発明において、前記フィルタ手段
は、前記外部から入力されるアドレスに対して感度を下
げ始めるタイミングと前記ラッチ手段に供給されるアド
レスにノイズが載るタイミングが重なったとした場合
に、前記ラッチ手段が前記アドレスをラッチするタイミ
ングを基準として、前記ノイズの載ったアドレスが感度
を下げられた状態で前記ラッチ手段により誤まったアド
レスとして認識されないレベルまで戻るのに必要な時間
だけ少なくとも前の時点から、前記アドレスに対する感
度を下げ始めることを特徴としている。また、請求項5
記載の発明は、請求項1〜4の何れかの項記載の発明に
おいて、前記フィルタ手段は、前記外部から入力される
アドレスに対する感度を下げて前記ラッチ手段に出力す
る抵抗素子と、前記外部から入力されるアドレスに対す
る感度を下げるべき期間では、前記外部から入力される
アドレスを前記抵抗素子を介して前記ラッチ手段に出力
し、該期間以外では前記抵抗素子を介さずに前記外部か
ら入力されるアドレスを前記ラッチ手段に出力するスイ
ッチ手段とを備えたことを特徴としている。
4の何れかの項記載の発明において、前記フィルタ手段
は、前記外部から入力されるアドレスのレベルに応じて
閾値を変化させるヒステリシス特性を備えた回路である
ことを特徴としている。また、請求項7記載の発明は、
外部から入力されるアドレスの変化又はチップセレクト
信号の有効化を検出してアドレス変化検出信号を生成す
る検出手段と、該アドレス変化検出信号から生成される
ラッチ信号に従って前記アドレスをラッチ手段にラッチ
し、該ラッチされたアドレスに従って動作する半導体記
憶装置において、前記ラッチ信号を制御することによ
り、前記外部から入力されるアドレスに載るノイズの影
響が解消されるタイミングで前記外部から入力されるア
ドレスを前記ラッチ手段にラッチさせる制御手段を具備
することを特徴としている。
力されるアドレスの変化又はチップセレクト信号の有効
化を検出してアドレス変化検出信号を生成する検出手段
と、該アドレス変化検出信号から生成されるラッチ信号
に従って前記アドレスをラッチ手段にラッチし、該ラッ
チされたアドレスに従って動作する半導体記憶装置にお
いて、前記ラッチ信号を制御することにより、チップ内
部でノイズの発生する可能性がある時点以降に前記ラッ
チ手段のラッチ状態を解除する制御手段を具備すること
を特徴としている。また、請求項9記載の発明は、請求
項8記載の発明において、前記制御手段は、外部から与
えられる読み出し要求に対応してメモリセルから読み出
されたデータを外部へ出力する際にノイズの発生する可
能性がある時点以降に、前記ラッチ手段のラッチ状態を
解除することを特徴としている。
実施形態について説明する。 〔第1実施形態〕本実施形態は、本発明の発明者らが先
に提案した半導体記憶装置(特願平11−345345
号;以下「第1の関連発明」という)に対して本発明を
適用したものである。
のDRAM(ダイナミック・ランダム・アクセス・メモ
リ)と同じメモリセルを用いながら、外部から見たとき
に汎用のSRAM(スタティックRAM)と同様の仕様
で動作する。このため、従来の疑似SRAMのようにア
クセスの度にチップイネーブル信号を変化させる必要が
なく低消費電力である。また、SRAMのように扱いが
簡便であるとともに、DRAMのようにチップサイズを
大きくすることなく大容量化が可能である。したがっ
て、これから登場してくる次世代の携帯電話などに適し
た仕様となっている。なお、本明細書ではこの種の半導
体記憶装置を「SRAM仕様のDRAM」又は「MSR
AM(Mobile Specified RAM)」と呼ぶことにする。
サイクル内でリフレッシュと読み出し/書き込みとを行
うため、半導体記憶装置内部では外部から見たメモリサ
イクルの2倍のサイクルで動作することになる。このた
め、同じメモリセルを用いながら、汎用のDRAMなど
に比べて内部動作を高速化させる必要があり、発生する
ノイズのピーク値もそれだけ大きくなって誤動作しやす
くなる。こうしたノイズのピーク値は電源を強化するな
どしても低減可能であるが、そうした対策ではどうして
もチップ面積が増大してしまう。したがって、回路上の
工夫を凝らすことでノイズのピーク値が増大しても誤動
作しないようにすることが望ましい。
置のようにクロックに従ってアドレスを取り込むわけで
はなく、外部から与えられるアクセスアドレス及びチッ
プセレクト信号の変化を感知し、この変化をトリガとし
てアクセスアドレスを取り込むとともに内部動作を開始
させている。このため、MSRAMでは特にアドレスに
載るノイズに対して非常に敏感であって、そのためのノ
イズ対策が重要となってくる。その際、アドレスに載っ
たノイズがチップ内の各部へ伝搬していった個々の回路
でノイズ対策を施すのは適当でないことから、外部から
アドレスが入力される初段の回路でノイズ対策をするの
が最も望ましい。
憶装置の構成を示したブロック図である。また、図2は
本実施形態による半導体記憶装置の動作を示したタイミ
ングチャートである。ここでは図1及び図2を随時参照
してノイズが問題となるタイミングについて説明するこ
とにする。そこでまず本実施形態が最も特徴としている
ノイズフィルタに関連する回路について言及し、これら
以外の回路については後で詳しく述べることにする。
外部から供給されるアクセスアドレスであって、メモリ
セルアレイ6(後述)が行列状に配列されていることに
対応して行アドレスおよび列アドレスを含んでいる。次
に、アドレスバッファ1はアドレスAddress をバッファ
リングしてからこれを入力フィルタ19へ出力する。次
に、ラッチ2はラッチ制御信号LCが“L”の間は入力
されるアドレスをラッチアドレスL_ADD としてスルーで
出力する。
てアドレスバッファ1から供給されるアドレスをラッチ
制御信号LCの立ち上がりで取り込み、以後は内部に取
り込んだアドレスをラッチアドレスL_ADD として出力す
る。これは、メモリセルアレイ6との間で読み出し又は
書き込みを行っている最中にラッチ2の後段各部へ供給
されるアドレスが変化してしまうと、本来活性化される
のとは別のワード線が活性化されてデータ破壊に至って
しまう。そこでラッチ2にアドレスAddress を取り込ん
でおいて、読み出し又は書き込み中にラッチ2の後段へ
供給されるアドレスが変化しないようにしている。
にはノイズフィルタとして機能する入力フィルタ19が
設けられている。上述したように、ラッチ2がラッチを
かける直前のタイミングは、ノイズの載ったアドレスを
誤まってラッチしてしまう危険性が特に高まる時期であ
って、ノイズに対して耐性をつけておく必要がある。こ
のため、本実施形態では入力フィルタ19を設けて、こ
の時期にラッチ2へ供給されるアドレスへノイズが載ら
ないようにしている。
信号ICのレベルによって制御され、入力感度制御信号
ICがハイレベル(以下“H”と略記する)であれば入
力されたアドレスに対する感度を低げてノイズを除去な
いし低減させ、ノイズによる影響のない波形を出力す
る。一方、入力感度制御信号IC信号が“L”であれ
ば、入力フィルタ19は入力されたアドレスをラッチ2
へスルーで送出する。なお、入力フィルタ19の具体的
な構成例については後述する。
リセルを用いていることからメモリセルのリフレッシュ
が必要となってくる。このため、MSRAMでは汎用の
DRAMと同様にセルフリフレッシュを行うのに加え
て、図2に示したように、外部から通常の読み出し又は
書き込み(以下、ノーマルReadまたはノーマルWrite と
いう)要求があったときに、リフレッシュを行ったのち
に要求のあったノーマルRead又はノーマルWrite を行っ
ている。
dress が変化するかチップセレクト信号/CSが有効化
されると、ATD(Address Transition Detector ;ア
ドレス変化検出)回路3はこれらの変化を検出してアド
レス変化検出信号ATDに正のワンショットパルスを発
生させて、まずリフレッシュを起動させる。そしてこの
リフレッシュが終了したのであれば、その時点で確定し
ているアドレスAddress をラッチ2に取り込み、ラッチ
2から出力されるラッチアドレスL_ADD をもとにメモリ
セルアレイ6に対するノーマルRead又はノーマルWrite
を行う。
りうるノイズはチップ外部で発生するシステムノイズと
チップ内部で発生する電源ノイズ等の内部ノイズに大別
される。もっとも、外部からのシステムノイズが例えば
アドレスバッファ1から出力されるアドレスに載ること
と、内部で発生した電源ノイズが例えばアドレスバッフ
ァ1の出力にフィードバックされてアドレスに載ること
とは等価であると見なせる。このため、両者の違いはノ
イズがどのようなタイミングで発生しうるかにある。
AMに限らず一般的な半導体記憶装置でも同様に問題と
なりうるものであって、半導体記憶装置内部の動作とは
無関係に任意のタイミングで発生しうる。一方、チップ
内部で発生するノイズとしては、ピーク電流が流れるこ
とによってチップ内部の電源電位やグランドの電位が揺
れて発生する電源ノイズなどがある。ピーク電流を生じ
る要因は半導体記憶装置の仕様に応じて幾つか考えら
れ、その発生タイミングは設計時に予測することが可能
である。
因として主に2つの要因が考えられる。これらのピーク
電流は何れもMSRAM内部の動作に由来する特有のタ
イミングで発生するものであって、これらピーク電流に
よって生じるノイズの大きさも最も大きな値の一つとな
っている。
ル信号SEを立ち上げることでセンスアンプが活性され
て消費電流が急激に増加し、それによって電源電位やグ
ランド電位が揺れて大きな電源ノイズの発生する場合が
考えられる。ここで、センスアンプイネーブル信号SE
はリフレッシュ又はノーマルReadの際に活性化される。
MSRAMでは1メモリサイクル中(図2中の時間T
SKEW+サイクルタイムTcyc)にリフレッシュ及びノ
ーマルReadが行われる場合があるため、センスアンプ活
性化による電源ノイズが1メモリサイクルに2回発生す
る可能性がある。なお、ノーマルWrite の場合には外部
から書き込み電位が与えられるため、リフレッシュやノ
ーマルReadの場合ほどピーク電流は大きくならない。
おいてメモリセルから読み出されたデータを半導体記憶
装置外部に出力する際に消費電流が急激に増加する場合
が考えられる。すなわち、データ出力動作にあたっては
I/Oバッファ10がバスI/Oおよびその先に接続さ
れたチップ外のシステムバスを充放電することになる。
このため、消費電流のピーク値が非常に大きくなる可能
性があって、センスアンプイネーブル信号SEの立ち上
がりのときと同様にチップ内部で大きな電源ノイズの発
生する危険性がある。
ッシュに続いてノーマルReadが行われる場合に、リフレ
ッシュ中のセンスアンプ活性化時,ノーマルRead中のセ
ンスアンプ活性化時およびノーマルRead中のデータ出力
動作時に大きな電源ノイズが連続的に発生する可能性が
あり、汎用のSRAMや汎用のDRAMに比べて誤動作
を誘発する危険性がいっそう高くなっている。
つの対策を施すことが有用である。まず、アドレスAddr
ess が変化してからこれをラッチ2へ取り込むまでの間
についてであるが、上述したようにノイズ対策は半導体
記憶装置内の入力初段で行うのが好ましい。このため、
ノイズ除去手段としては、アドレスバッファ1が出力す
るアドレスに対する感度を鈍らせて後段のラッチ2がノ
イズを感知する可能性を低減させるノイズフィルタ(図
1に示す入力フィルタ19)が考えられる。
は、ラッチタイミングよりも所定時間だけ前の時点から
ラッチタイミングまでの間(図2に示したの期間)に
アドレスに載るノイズを除去ないし低減させるようにす
れば良い。これによって、リフレッシュ中にセンスアン
プが活性化されることで生じる電源ノイズと外部からの
システムノイズとによって誤動作してしまうことを防止
できる。
設定するかは次のように決めれば良い。まず、アドレス
Address が正常に変化している最中に入力フィルタ19
の感度を鈍らせるとアドレスAddress の確定が却って遅
れてしまうため、入力フィルタ19の感度を鈍らせるの
は少なくともアドレスAddress が確定してからにする必
要がある。すなわち、アドレスAddress 及びチップセレ
クト信号/CSはスキューを持っているため、アドレス
Address が変化し初めてから図2に示した時間TSKEWが
経過するまで(以下「アドレススキュー期間」という)
はこれらが全て確定していない状態にある。したがっ
て、の期間の開始タイミングは少なくともアドレスス
キュー期間後に設定すべきことになる。
ンスアンプイネーブル信号SEの立ち上がりタイミング
(図2における時刻t7)を含むようにの期間を設定
しておくのが望ましい。ここで、センスアンプイネーブ
ル信号SEの立ち上がりタイミングは半導体記憶装置の
設計時におおよそのタイミングを算出できる。また、こ
のタイミングは半導体記憶装置の仕様によっても変わり
うるが、温度,電源電圧,プロセス上の製造ばらつきな
どによっても変動しうるため、マージンをとって長めの
期間を設定しておけば良い。
Eの立ち上がりをの期間内に含ませることが必須条件
というわけではない。すなわち、センスアンプの活性化
によるノイズの影響がラッチタイミング(図2の時刻t
10)までに解消しているのであれば、の期間の開始
タイミングをセンスアンプイネーブル信号SEの立ち上
がり後に設定することも考えられる。要するに、この場
合はラッチタイミングと内部電源ノイズの発生タイミン
グとが十分離れていれば良い。したがってこの場合は外
部からのシステムノイズ対策が必要な場合にの期間を
設定することになる。
でも発生しうるため、これを考慮するとの期間の開始
タイミングをあまり遅くすることはできない。というの
も、の期間内では外部からのシステムノイズを除去な
いし低減することができるが、の期間よりも前にシス
テムノイズが発生した場合に問題となる可能性がある。
すなわち、入力フィルタ19の感度が良い状態から悪い
状態に移行するタイミングと外部からのシステムノイズ
が発生するタイミングが重なると、アドレスに載ったノ
イズの影響が解消されるまでに逆に時間が掛かってしま
う。
状態のときにアドレスAddress にノイズが載り、その直
後に入力フィルタ19の感度が鈍ったときがワーストケ
ースとなる。つまり、ノイズの載ったアドレスの波形が
ノイズの無い本来の波形に戻るまでの時間は、入力フィ
ルタ19を設けないときと比べた場合、入力フィルタ1
9の感度を鈍らせた分だけ長くなってしまう。したがっ
て、いま述べたように両者のタイミングが重なった場合
を考慮すると、ノイズの載ったアドレスの波形が本来の
波形に戻ってからラッチ2へ取り込まれるようにの期
間の長さを最低限確保しておく必要がある。
ネーブル信号SEを立ち上げてからの期間を開始させ
る場合、センスアンプ活性化によるノイズの影響が残っ
ていると、入力フィルタ19の感度を鈍らせたことでア
ドレスの波形が本来の波形に戻るまでの時間が余計にか
かる。したがってこの場合にも、外部からのシステムノ
イズと同様にの期間の長さに対する配慮が必要とな
る。
らメモリサイクルの終了時までについては、図2にで
示した期間を確保することが考えられる。すなわち、ノ
ーマルReadによって読み出したデータのデータ出力動作
が完了してから、ラッチ制御信号LCを立ち下げてラッ
チ2のラッチ状態を解除すれば良い。言い換えるなら
ば、センスアンプが活性化されるタイミングおよび読み
出しデータが外部へ出力されるタイミングの双方のタイ
ミングでラッチ2がアドレスを保持し続けるように、ラ
ッチ制御信号LCの立ち下げタイミングを延ばしてやれ
ば良い。
ってメモリセルアレイ6から読み出されたデータがI/
Oバッファ10に取り込まれていれば、外部へのデータ
出力動作が完了していないうちにメモリセルアレイ6に
対するアクセスを終了させてラッチ制御信号LCを立ち
下げても支障はない。すなわち、次のメモリサイクルが
開始される時点(時刻t18)までアドレスAddress の
値は保持されているため、ラッチ2のラッチ状態が解除
されてアドレスをスルーで通過させるようになっても、
ラッチアドレスL_ADD には相変わらずそれまでと同じア
ドレスの値が出力される。
内部で発生した電源ノイズが例えばアドレスバッファ1
の出力にフィードバックされた場合に問題が生じる。す
なわち、後述するようにこの時点では次のメモリサイク
ルに備えて入力フィルタ19がアドレスをスルーで通過
させる状態にある。このため、ラッチ2がアドレスを保
持した状態にないと、ノイズの載ったアドレスが入力フ
ィルタ19及びラッチ2をスルーで通過して半導体記憶
装置内の各部に供給されてしまう。
えばATD回路3に供給されると、ATD回路3はこれ
を新たなアドレス変化と誤認してアドレス変化検出信号
ATDにワンショットパルスを発生させてしまう。そう
すると、ワンショットパルスによって新たな内部動作が
起動されてしまいこれが誤動作となってしまう。そこ
で、データ出力動作が完了するまでラッチ2のラッチ状
態を解除しないようにして、たとえアドレスにノイズが
載ってもラッチ2に保持されているノイズの無いアドレ
スをラッチ2後段の各部へ供給するようにすれば誤動作
は起こり得ない。
について説明する。入力フィルタ19としては様々な構
成が考えられるが、ここでは2種類の構成例を挙げてお
く。図3は入力フィルタ19の第1の構成例を示した回
路図であって、図1に示した構成のうちアドレスバッフ
ァ1からラッチ2までの経路にある回路を取り上げてい
る。アドレスバッファ21,入力フィルタ22,ラッチ
回路23は、図1に示したアドレスバッファ1,入力フ
ィルタ19,ラッチ2のうち、アドレスAddress の1ビ
ット分に相当する構成である。
4,トランスファゲート25及び抵抗素子26から構成
されている。トランスファゲート25はアドレスバッフ
ァ21とラッチ回路23の間で抵抗素子26と並列に接
続されており、入力感度制御信号ICのレベルに応じて
そのオン/オフが制御される。抵抗素子26は高抵抗値
(例えば50kΩ)の抵抗素子であって、図示した寄生
容量27とともにCRフィルタを構成している。
はアドレスバッファ21の出力を鈍らせてノイズを除去
・低減する場合に“H”となり、アドレスバッファ21
の出力を高速にラッチ回路23へ伝達すべき場合に
“L”となる。すなわち、入力感度制御信号ICが
“H”になると、トランスファゲート25を構成するn
チャネル及びpチャネルのMOS(金属酸化膜半導体)
トランジスタ(以下「Tr」と略記することがある)が
何れもカットオフする。
ドレスにノイズが載っていても、CRフィルタによって
波形がつぶれるため、誤ったアドレスがラッチ回路23
に入力されることはなくなる。一方、入力感度制御信号
ICが“L”になるとトランスファゲート25がオンす
るため、抵抗素子26の両端が短絡されてアドレスバッ
ファ21の出力が低インピーダンスでラッチ回路23に
伝達される。これにより、アドレスAddress の変化をラ
ッチ回路23の後段の回路に伝える場合に、波形が鈍っ
てアドレス変化の伝わるのが遅延しないようにしてい
る。なお、入力感度制御信号ICおよびラッチ制御信号
LCのタイミングについては後述する。
9の第2の構成例を示した回路図であって、図3に示し
たものと同じ構成要素については同一の符号を付してあ
る。図4において、Tr31〜Tr33はpチャネルの
MOSトランジスタ,Tr34〜Tr36はnチャネル
のMOSトランジスタである。このうち、Tr31及び
Tr34は図3に示したアドレスバッファ21を構成し
ている。
32,Tr33,Tr35,Tr36及びインバータ3
7,38で構成されている。このうち、Tr33及びT
r35から成るインバータとインバータ37が閉ループ
状に接続されており、インバータ37の出力を自身の入
力にフィードバック可能に構成している。次に、Tr3
2,Tr36は入力感度制御信号ICのレベルに応じて
動作し、同信号が“L”であれば両トランジスタがカッ
トオフされて入力フィルタ39は入力された信号をスル
ーで出力する。一方、同信号が“H”であれが両トラン
ジスタがオンして入力フィルタ39はヒステリシス回路
として機能する。
ラッチ回路23の閾値電圧が(1/2)VDDであるもの
とする。この場合、従来の半導体記憶装置のように、ア
ドレスバッファ21の出力をそのままラッチ回路23に
入力する構成であると、アドレスバッファ21から出力
されるアドレスにノイズが載ってそれが(1/2)V DD
よりも高くなると、ラッチ回路23は誤ったアドレスを
ラッチしてしまう。
タ39がヒステリシス特性を持つため、こうした誤動作
を生じることがなくなる。いま、アドレスバッファ21
に入力される電圧を電圧Vin,入力フィルタ39から
出力される電圧を電圧Voutとしたとき、入力感度制
御信号ICが“H”となっているならば、アドレスバッ
ファ21及び入力フィルタ39から成る回路の入出力特
性はおおよそ図5に示されるものとなる。
移させるには、電圧Vinを閾値電圧VTHH 〔>(1/
2)VDD〕以上にしないと電圧Voutを“L”に遷移
させることができない。すなわち、電圧Vinが“L”
の場合にはpチャネルのTr31及びTr33が何れも
オンとなっているため、これら両トランジスタの状態を
反転させなければ電圧Voutを“L”にすることがで
きない。したがって、図5に示したように電圧Vinを
(1/2)VDDよりも高くしなければならなくなる。
移させるには、電圧Vinを閾値電圧VTHL 〔<(1/
2)VDD〕以下にしないと電圧Voutを“L”に遷移
させることができない。すなわち、電圧Vinが“H”
の場合にはnチャネルのTr41及びTr35が何れも
オンとなっているため、これら両トランジスタの状態を
反転させなければ電圧Voutを“H”にすることがで
きない。したがって、図5に示したように電圧Vinを
(1/2)VDDよりも低くしなければならない。このよ
うに、本実施形態では閾値電圧VTHL 〜VTHH の領域は
ノイズとして感知しないようにしてノイズマージンを確
保している。
うち入力フィルタ19に関連する回路以外の回路につい
て説明する。まず、ATD回路3はチップセレクト信号
/CSが有効(“L”)な場合に、ラッチアドレスL_AD
D のの何れか1ビットにでも変化があればアドレス変化
検出信号ATDに正のワンショットパルスを出力する。
また、ATD回路3はチップセレクト信号/CSが有効
化された場合にもアドレス変化検出信号ATDに正のワ
ンショットパルスを発生させる。なお、チップセレクト
信号/CSは図1に示した半導体記憶装置をアクセスす
る場合に有効化される選択信号である。また、信号名の
先頭に付与した記号“/”はそれが負論理の信号である
ことを意味している。
スAddress の各ビットのうち最初に変化があったビット
についてまずワンショットパルスを発生させ、この最初
のワンショットパルスが発生している期間中に他のビッ
トに変化があった場合は、既に発生しているワンショッ
トパルスと新たに発生したワンショットパルスを合成し
ている。こうすることで、アドレスAddress にスキュー
があった場合、ワンショットパルスのパルス幅がアドレ
スAddress のスキュー分だけ長くなるものの、1回分の
アドレス変化によって複数個のワンショットパルスがア
ドレス変化検出信号ATDに発生してしまう恐れはなく
なる。これにより、複数のアドレス変化検出信号ATD
が発生して複数のワード線が同時に活性化されてメモリ
セルのデータが破壊されることがなくなる。
タ及びリフレッシュタイマを内蔵している。アドレスカ
ウンタはDRAMメモリセルをリフレッシュするための
リフレッシュアドレスR_ADD を順次生成する。なお、リ
フレッシュアドレスR_ADD はアドレスAddress に含まれ
る行アドレスと同じビット幅を持っている。そして、リ
フレッシュ制御回路4はこれらとアドレス変化検出信号
ATD,書き込みイネーブル信号/WEを利用して半導
体記憶装置内部のリフレッシュを制御するために、リフ
レッシュアドレス及びリフレッシュタイミングを半導体
記憶装置内部で自動的に発生させて、汎用DRAMにお
けるセルフリフレッシュと同様のリフレッシュを実現し
ている。
部から最後にアクセス要求があってからの経過時間を計
時し、それが所定のリフレッシュ時間を越えた場合に半
導体記憶装置内部でセルフリフレッシュを起動させる。
そのために、リフレッシュタイマはアドレス変化検出信
号ATDが有効となる度にリセットされて計時を再開す
るように構成される。このほか、リフレッシュタイマは
リフレッシュタイミングを制御するためのリフレッシュ
制御信号REFA,REFBを生成する。その際、リフ
レッシュタイマは、ATD回路3によって生成されるア
ドレス変化検出信号ATDと同じタイミングで変化する
リフレッシュ制御信号REFC(図示省略)を生成し、
これをもとにリフレッシュ制御信号REFA,REFB
を生成している。
半導体記憶装置外部からのアクセス要求に付随してリフ
レッシュを行うか否かを制御するための信号であって、
同信号が“H”であればリフレッシュを行い、“L”で
あればリフレッシュを行わない。リフレッシュ制御信号
REFAを立ち下げる要因としては、外部からのアクセ
ス要求に伴うリフレッシュによって1サイクル分のリフ
レッシュが完了したものの、次のサイクルのリフレッシ
ュを起動するにはまだ時間がある場合、あるいは、セル
フリフレッシュを起動させたためにこれが完了するまで
は外部からのアクセス要求に伴うリフレッシュを行う必
要がなくなった場合である。一方、リフレッシュ制御信
号REFBはセルフリフレッシュのために使用される信
号である。すなわち、リフレッシュ制御信号REFBに
負のワンショットパルスを与えることで、ロウイネーブ
ル信号REへ強制的に正のワンショットパルスを発生さ
せてリフレッシュを起動する。
ドレス変化検出信号ATD及びリフレッシュ制御信号R
EFBのレベルに応じて、アドレス変化検出信号ATD
が“L”かつリフレッシュ制御信号REFBが“H”で
あれば、アドレス変化検出信号ATDの立ち上がりから
予め決められた時間が経過したのちに、ラッチアドレス
L_ADD に含まれる行アドレスを選択してこれをアドレス
M_ADD として出力する。一方、アドレス変化検出信号A
TDが“H”であるかまたはリフレッシュ制御信号RE
FBが“L”であれば、アドレス変化検出信号ATDの
立ち下がりから予め決められた時間が経過したのちに、
リフレッシュアドレスR_ADD を選択してこれをアドレス
M_ADD として出力する。
と同様のメモリセルアレイであって、行方向,列方向に
それぞれワード線,ビット線(またはビット線対;以下
同じ)が走っており、DRAMと同様に例えば1トラン
ジスタ1キャパシタから成るメモリセルがワード線及び
ビット線の交点の位置に行列状に配置されて構成されて
いる。ロウデコーダ7はロウイネーブル信号REが
“H”のときにアドレスM_ADD をデコードし、このアド
レスM_ADD で指定されたワード線を活性化させる。
き、ロウデコーダ7は何れのワード線も活性化させな
い。カラムデコーダ8はカラムイネーブル信号CEが
“H”となっているときに、ラッチアドレスL_ADD に含
まれる列アドレスをデコードし、このラッチアドレスL_
ADD で指定されたビット線を選択するためのカラム選択
信号を生成する。カラムイネーブル信号CEが“L”で
あれば、カラムデコーダ8は何れのビット線に対応する
カラム選択信号も生成しない。
略したセンスアンプ,カラムスイッチおよびプリチャー
ジ回路から構成されている。このうち、カラムスイッチ
はカラムデコーダ8の出力するカラム選択信号で指定さ
れたセンスアンプとバスWRBの間を接続する。センス
アンプはセンスアンプイネーブル信号SEが“H”であ
るとき、アドレスAddress で特定されるメモリセルの接
続されたビット線の電位をセンス・増幅してバスWRB
に出力し、あるいは、バスWRBに供給された書き込み
データをビット線経由でメモリセルに書き込む。プリチ
ャージ回路はプリチャージイネーブル信号PEが“H”
のときに、ビット線の電位を所定電位〔例えば(1/
2)VDD〕にプリチャージする。
号CWOのレベルに応じて同信号が“H”であればバス
WRB上の読み出しデータを出力バッファでバッファリ
ングしてバスI/Oから半導体記憶装置外部に出力す
る。また、I/Oバッファ10は同信号が“L”であれ
ば、出力バッファをフローティング状態として、半導体
記憶装置外部からバスI/O上に供給される書き込みデ
ータを入力バッファでバッファリングしてバスWRBに
送出する。つまり制御信号CWOが“H”であれば読み
出し,“L”であれば書き込みである。
はチップセレクト信号/CS,書き込みイネーブル信号
/WEおよび出力イネーブル信号OEに基づいて制御信
号CWOを生成する。なお、制御信号CWOの切換タイ
ミングは動作説明で明らかにする。ラッチ制御回路12
はアドレス変化検出信号ATDの立ち下がりエッジから
ラッチ制御信号LC及び入力感度制御信号ICに正のワ
ンショットパルスを発生させる。なお、これらワンショ
ットパルスを発生させるタイミング及びそのパルス幅
は、ラッチ制御信号LCと入力感度制御信号ICとで異
なっているが、これについては動作説明のところで詳述
する。
御信号REFA,リフレッシュ制御信号REFB,アド
レス変化検出信号ATD及び書き込みイネーブル信号/
WEに基づいて、ロウイネーブル信号RE,センスアン
プイネーブル信号SE,プリチャージイネーブル信号P
Eおよび制御信号CCを生成する。また、カラム制御回
路14は制御信号CCに基づいてカラムイネーブル信号
CEを生成する。
時において、ロウ制御回路13はアドレス変化検出信号
ATDの立ち上がりをトリガとしてロウイネーブル信号
REに正のワンショットパルスを発生させる。またロウ
制御回路13は、リフレッシュ制御信号REFAが
“H”の場合に、アドレス変化検出信号ATDの立ち下
がりをトリガとして、リフレッシュ動作に必要となる正
のワンショットパルスをロウイネーブル信号REに発生
させる。さらにロウ制御回路13は、リフレッシュ制御
信号REFBに供給される負のワンショットパルスを反
転させて得た正のワンショットパルスをロウイネーブル
信号REとして出力する。
御信号REFA信号が“H”であれば、当該アクセス要
求により生じるアドレス変化検出信号ATDの立ち上が
りでロウイネーブル信号REにワンショットパルスを発
生させてリフレッシュを起動する。これに対してリフレ
ッシュ制御信号REFA信号が“L”であれば、アドレ
ス変化検出信号ATDにワンショットパルスが発生して
いても、ロウ制御回路13はロウイネーブル信号REに
ワンショットパルスを発生させない。
信号REを遅延させてセンスアンプイネーブル信号SE
に正のワンショットパルスを生成するとともに、ロウイ
ネーブル信号REに生じたワンショットパルスの立ち下
がりをトリガとしてプリチャージイネーブル信号PEに
正のワンショットパルスを発生させる。なお、これらセ
ンスアンプイネーブル信号SE及びプリチャージイネー
ブル信号PEはノーマルRead,ノーマルWrite ,リフレ
ッシュを問わず生成される。このほか、ロウ制御回路1
6はロウイネーブル信号REを遅延させて制御信号CC
を出力する。
成されないため、制御信号CCから生成されるカラムイ
ネーブル信号CEもノーマルRead又はノーマルWrite の
場合にだけ生成され、リフレッシュの場合には生成され
ない。次に、カラム制御回路14は制御信号CCをさら
に遅延させてカラムイネーブル信号CEとして出力す
る。なお、ロウイネーブル信号REのワンショットパル
スの幅はノーマルRead,ノーマルWrite ,リフレッシュ
がそれぞれ行われる時間を決定するため、これらの動作
のために必要十分なパルス幅が設定される。
イ6内のワード線に印加される昇圧電位をロウデコーダ
7に供給する電源である。また、基板電圧発生回路16
はメモリセルアレイ6を構成するメモリセルが形成され
ているウエルまたは半導体基板に印加される基板電圧を
発生させる回路である。さらに、リファレンス電圧発生
回路17はメモリセルアレイ6,センスアンプ・リセッ
ト回路9内のセンスアンプやプリチャージ回路・イコラ
イズ回路が使用するリファレンス電圧〔例えば(1/
2)VDD〕を発生させる。
ト電源15,基板電圧発生回路16およびリファレンス
電圧発生回路17にはパワーダウン制御信号PowerDown
が供給されている。このパワーダウン制御信号PowerDow
n は半導体記憶装置をパワーダウン状態(スタンバイ状
態)にするときのモードを半導体記憶装置外部から指定
するための信号である。リフレッシュ制御回路4,ブー
スト電源15,基板電圧発生回路16およびリファレン
ス電圧発生回路17はパワーダウン制御信号PowerDown
に従ってそれぞれ自身に対する電源供給を制御する。
と同様のものであるため、SRAMのようにスタンバイ
状態で単純に半導体記憶装置内の回路各部への電源供給
を止めてしまうことはできない。スタンバイ状態であっ
てもメモリセルのデータを保持するためにはリフレッシ
ュ動作に必要となる回路へ電源を供給し続ける必要があ
る。つまり、本実施形態の半導体記憶装置はスタンバイ
状態に関してはSRAMとの互換性を完全にとることは
できない。しかしながら、本実施形態ではスタンバイ状
態におけるモードを幾つか設けてSRAMとの互換性を
できる限りとるとともに、既存の半導体記憶装置には存
在しないモードも設けている。
御回路4,ブースト電源15,基板電圧発生回路16,
リファレンス電圧発生回路17のうちの何れを動作させ
るかに応じて3種類のスタンバイモードを用意してあ
る。本明細書ではこれらのスタンバイモードを便宜上ス
タンバイモード1〜3と呼ぶことにする。スタンバイモ
ード1は4種類の回路全てに電源を供給するモード、ス
タンバイモード2は4種類の回路のうちリフレッシュ制
御回路4だけ電源供給を止めてこれ以外の3種類の回路
に電源を供給するモード、スタンバイモード3は4種類
の回路全てに対する電源供給を止めるモードである。
例えば、リフレッシュ制御回路4に電源を供給するため
の第1の電源供給線と、ブースト電源15,基板電圧発
生回路16及びリファレンス電圧発生回路17に電源を
供給するための第2の電源供給線で構成すれば良い。そ
して、スタンバイモード2に設定するには、第1の電源
供給線に電源を供給せずにリフレッシュ制御回路4への
電源供給を停止させる。また、スタンバイモード3に設
定するには、第1の電源供給線及び第2の電源供給線の
何れにも電源を供給せずに、リフレッシュ制御回路4,
ブースト電源15,基板電圧発生回路16,リファレン
ス電圧発生回路17への電源供給をすべて停止させる。
さらに、スタンバイモード1に設定するには第1の電源
供給線及び第2の電源供給線の双方へ電源を供給する。
詳述すると、スタンバイモード1は通常のDRAMと同
等の電源供給モードであって、3種類あるスタンバイモ
ードの中では最も消費電流が大きい。しかし、この場合
にはメモリセルのリフレッシュに必要な全ての回路へ電
源が供給されたままになっている。このため、スタンバ
イ状態に移行する直前におけるメモリセルのデータが保
持されているほか、半導体記憶装置をスタンバイ状態か
らアクティブ状態へ移行させるまでの時間が3種類のス
タンバイモードの中では最も短い。
に必要とされる回路に対して電源が供給されないため、
スタンバイ状態においてメモリセルのデータを保持して
おくことはできないが、その分スタンバイモード1に比
べて消費電流を低減させることができる。つまりこのモ
ードは、スタンバイ状態でデータを保持しておくという
既成概念から発想の転換を図ったものであって、スタン
バイ状態からアクティブ状態に移行したときにメモリセ
ルアレイに書き込みを行える状態になりさえすれば良い
用途に向いている。こうしたことから、スタンバイモー
ド2と次に述べるスタンバイモード3は半導体記憶装置
をバッファとして使用する場合などに適している。
圧,基板電圧,リファレンス電圧を立ち上げる必要があ
るため、スタンバイ状態からアクティブ状態に移行する
までの時間が3種類あるスタンバイモードの中で最も長
くなるが、その分、スタンバイモードにおける消費電流
を最も小さくすることができる。なお、スタンバイモー
ド1〜3の何れの場合においても、上述した4種類以外
の回路については必要な回路だけに電源を供給すれば良
い。例えば、リフレッシュを行うだけであれば、アドレ
スバッファ1,入力フィルタ19,ラッチ2,ATD回
路3,カラムデコーダ8,I/Oバッファ10,R/W
制御回路11,ラッチ制御回路12,カラム制御回路1
4等は使われないので電源供給を停止しても構わない。
とで、半導体記憶装置が適用される機器やその使用環境
などに応じて、スタンバイ状態におけるデータ保持の要
否,アクティブ状態への復帰時間,電流消費量などを半
導体記憶装置外部からきめ細かく制御できるようにな
る。なお、パワーダウン制御信号PowerDown は必須の機
能というわけではないことからこれを省略してしまって
も良く、そうすることで汎用SRAMとI/Oピンの互
換性を完全に保つことが可能となる。
2に示したタイミングチャートに沿って上記構成による
半導体記憶装置の動作を説明する。まず時刻t1になる
と、アドレスAddress がそれまでの値“An−1”から
“An”に変化を開始するとともに、図示していないが
チップセレクト信号/CSが有効化される。但しアドレ
スAddress の各ビットおよびチップセレクト信号/CS
の間にはスキューがあるため、汎用SRAMの同様に、
この時点でアドレスAddress の各ビットが全て確定して
いるとは限らない。
定していないため、ラッチ制御回路12はラッチ制御信
号LCに“L”を出力している。またこの時点では、ア
ドレスAddress の変化を半導体記憶装置内の各部へ高速
に伝達する必要があるため、ラッチ制御回路12は入力
感度制御信号ICにも“L”を出力している。このた
め、アドレスAddress はアドレスバッファ1でバッファ
リングされたのち、入力フィルタ19およびラッチ2を
順次スルーで通過し、ラッチアドレスL_ADD としてAT
D回路3,マルチプレクサ5及びカラムデコーダ8に供
給される。
はアドレスAddress (=ラッチアドレスL_ADD )が変化
したことを検出してアドレス変化検出信号ATDに正の
ワンショットパルスを発生させる。こうしてアドレス変
化検出信号ATDが立ち上がると、マルチプレクサ5は
リフレッシュアドレスR_ADD 側を選択してこれをアドレ
スM_ADD として出力する。また、アドレス変化検出信号
ATDが立ち上がったことで、ロウ制御回路13はロウ
イネーブル信号REに正のワンショットパルスを発生さ
せる。
REの立ち上がりを捉えてアドレスM_ADD の値をデコー
ドし、時刻t3になった時点でリフレッシュアドレスR_
ADDに対応したワード線(以下、リフレッシュ対象のワ
ード線を「リフレッシュワード線」と呼ぶ)を活性化さ
せる。なお、図2においては図示を簡単にするために、
リフレッシュワード線の電圧波形とノーマルRead又はノ
ーマルWrite の際に活性化されるワード線の電圧波形を
一括して「Word」として図示してある。しかし、各
メモリサイクルにおけるリフレッシュワード線とノーマ
ルRead/ノーマルWrite によって活性化されるワード線
とは一般に異なっている。
刻t1から時間TSKEWが経過して時刻t4になると、ア
ドレスAddress の全ビットの値が確定して、アドレスAd
dress の値をラッチ2へ取り込んでも良い状態となる。
次に、時刻t5になるとATD回路3はアドレス変化検
出信号ATDに発生させていた正のワンショットパルス
を立ち下げる。ラッチ制御回路12はこの立ち下がりを
トリガとして時刻t6で入力感度制御信号ICに正のワ
ンショットパルスを発生させる。また、リフレッシュ制
御回路4はこれ以後に行われるリフレッシュに備えてリ
フレッシュアドレスR_ADD を更新する。
なると、入力フィルタ19はアドレスバッファ1から出
力されるアドレスに対する感度を下げてノイズフィルタ
として機能するようになる。このため、外部からのシス
テムノイズや内部で発生する電源ノイズがアドレスAddr
ess に載っていても、これらノイズが除去ないし低減さ
れたアドレスがラッチ2へ供給される。なお、この時点
ではアドレスAddressが確定しており、アドレスAddress
の変化を半導体記憶装置内の各部へ高速に伝達させる
必要がなくなっているため、アドレスバッファ1から出
力されるアドレスの感度を下げても支障はない。
センスアンプイネーブル信号SEに正のワンショットパ
ルスを発生させる。これにより、センスアンプ・リセッ
ト回路9は内部のセンスアンプを活性化させ、これによ
ってリフレッシュアドレスR_ADD に対応するリフレッシ
ュワード線に接続されたメモリセルのリフレッシュが開
始される。このように本実施形態では、外部から供給さ
れるアドレスAddressの値が確定していない待機期間
(スキュー期間TSKEW)をリフレッシュに充てて、汎用
SRAMでは本来内部動作が行われない待機期間を有効
利用している。なお、リフレッシュ動作ではノーマルRe
adの場合のように読み出しデータを外部へ出力する必要
がない。このため、制御信号CC及びカラムイネーブル
信号CEは“L”のままであって、カラムデコーダ8も
カラム選択信号を生成しない。
ではセンスアンプ活性化による電源ノイズが発生して、
アドレスバッファ1から出力されるアドレスにこの電源
ノイズが重畳する。しかし、入力フィルタ19の作用に
よってラッチ2に供給されるアドレスに載っていたノイ
ズが除去ないし低減されて、外部から供給された本来の
アドレスAddress の値となる。この後、ロウ制御回路1
3がリフレッシュ動作に必要な時間が経過してからロウ
イネーブル信号REを立ち下げると、ロウデコーダ7は
時刻t8でリフレッシュワード線を非活性化させる。
信号REの立ち下がりを受けてセンスアンプイネーブル
信号SEを立ち下げ、センスアンプ・リセット回路9は
活性化させていた内部のセンスアンプを非活性化させ
る。また、ロウ制御回路13はロウイネーブル信号RE
の立ち下がりを受けてプリチャージイネーブル信号PE
に正のワンショットパルスを発生させる。これにより、
センスアンプ・リセット回路9内のプリチャージ回路が
次のアクセスに備えてプリチャージ動作を行う。
路12は時刻t5におけるアドレス変化検出信号ATD
の立ち下がりを受けて、ラッチ制御信号LCに正のワン
ショットパルスを発生させる。これにより、ラッチ2は
入力フィルタ19から出力されたアドレスをラッチす
る。このとき、時刻t10の直前の時刻t9では外部か
らのシステムノイズがアドレスバッファ1から出力され
るアドレスに載っている。しかし、このシステムノイズ
は入力フィルタ19でフィルタリングされるため、ラッ
チ2はノイズの除去ないし低減された正しいアドレスの
値“An”をラッチすることができる。
チされたのであれば、これ以後はアドレスバッファ1か
ら出力されるアドレスにノイズが載っても動作に支障は
なくなる。そこで、次のメモリサイクル(後述する時刻
t18以降)におけるアドレス変化をアドレスバッファ
1からラッチ2へ高速に伝達できるように、ラッチ制御
回路12は適当なタイミング(図2では時刻t12とし
てある)で入力感度制御信号ICを立ち下げる。
くノーマルRead又はノーマルWriteが行われることにな
る。図2においては、チップ内部でノイズが発生する頻
度が高いノーマルReadの場合について示してありここで
もノーマルReadについて説明する。ノーマルReadの場合
には、図示していないが出力イネーブル信号OEが有効
にされるため、R/W制御回路11はメモリセルからの
読み出しに備えて制御信号CWOを“H”にする。これ
により、I/Oバッファ10はセンスアンプ・リセット
回路9から送られてくる読み出しデータをバスWRBを
通じてバスI/Oへ送出できる状態となる。
L_ADD 側を選択するようになり、この時点ではアドレス
Address の値が確定しているため、そのの値“An”が
アドレスM_ADD としてロウデコーダ7に出力される。次
に、アドレス変化検出信号ATDの立ち下がりを受け
て、ロウ制御回路13はロウイネーブル信号REに正の
ワンショットパルスを発生させる。これにより、ロウデ
コーダ7はアドレスM_ADD の値“An”に対応したワー
ド線(以下、読み出し対象のワード線を「読み出しワー
ド線」と呼ぶことがある)を時刻t11で活性化させ
る。これにより、読み出しワード線に接続されたメモリ
セルの保持するデータが各ビット線上の電位として現れ
るようになる。
りを受けて、ロウ制御回路13は時刻t13でセンスア
ンプイネーブル信号SEに正のワンショットパルスを発
生させる。これにより、センスアンプ・リセット回路9
は内部のセンスアンプを活性化させ、個々のビット線上
に読み出されたメモリセルのデータをセンスしてこれを
“0”/“1”の論理レベルまで増幅する。
時刻t7と同様に電源ノイズがアドレスバッファ1の出
力に載るようになる。しかしこの場合はラッチ2が既に
アドレスをラッチした状態にあるため、アドレスバッフ
ァ1から出力されるアドレスにノイズが載ってこれが入
力フィルタ19をスルーで通過してラッチ2に供給され
ても動作に支障はない。
正のワンショットパルスを発生させると、カラム制御回
路14はカラムイネーブル信号CEに正のワンショット
パルスを発生させる。こうしてカラムイネーブル信号C
Eが“H”となると、カラムデコーダ8はラッチアドレ
スL_ADD の値“An”に含まれている列アドレス部分を
デコードして、当該列アドレスに対応するカラム選択信
号に正のワンショットパルスを発生させる。
は当該列アドレスに対応するセンスアンプの出力を選択
してバスWRBに接続するので、読み出し対象のメモリ
セルに保持されたデータがバスWRB上に現れてくる。
これにより、I/Oバッファ10はバスWRB上に読み
出されたデータを時刻t14でバスI/Oに出力し、こ
の時点からデータ出力動作が開始される。このデータ出
力動作によって電源ノイズが発生し、その影響でアドレ
スバッファ1の出力にノイズが載るようになる。しかし
この場合もラッチ制御信号LCは“H”であってラッチ
2はアドレスをラッチしたままの状態にあるため、ラッ
チ2の後段にノイズの載ったアドレスが供給されること
はなく動作に支障が生じることはない。
しが終わってロウ制御回路13がロウイネーブル信号R
Eを立ち下げると、ロウデコーダ7はノーマルReadのた
めに活性化されていた読み出しワード線を時刻t16で
非活性化させる。また、ロウ制御回路13はロウイネー
ブル信号REの立ち下げに対応してセンスアンプイネー
ブル信号SEを立ち下げてセンス動作を終了させる。さ
らに、ロウ制御回路13がロウイネーブル信号REの立
ち下げに対応して制御信号CCを立ち下げると、カラム
制御回路14はカラムイネーブル信号CEを立ち下げ
る。
択信号を無効化して、選択されていたセンスアンプとバ
スWRBの間を切り離す。次いで、ロウ制御回路13は
ロウイネーブル信号REの立ち下げに対応してプリチャ
ージイネーブル信号PEに正のワンショットパルスを発
生させてプリチャージ動作を行う。一方、時刻t15に
なった時点で読み出しデータの出力動作が完了して当該
動作による電源ノイズの影響はなくなっている。
ラッチ制御信号LCを立ち下げてラッチ2のラッチ状態
を解除する。これにより、次のメモリサイクルにおける
アドレスAddress の変化がアドレスバッファ1,入力フ
ィルタ19,ラッチ2を通じて半導体記憶装置内の各部
へ伝達されるようにする。この後、時刻t18になると
次のメモリサイクルに入ってアドレスAddress が変化を
開始して、アクセス要求が読み出しであれば時刻t1〜
t18における動作と同様の動作が為される。
レッシュ後にノーマルWrite を行う場合の動作は基本的
にノーマルReadの場合と同様である。MSRAMでは汎
用SRAMと同じく、書き込みイネーブル信号/WE及
び書き込みデータがアドレスAddress に対して非同期に
与えられる。このため、書き込みイネーブル信号/WE
に負のパルスが入力されると、R/W制御回路11は制
御信号CWOを立ち下げてI/Oバッファ10から入力
されるバスI/O上の書き込みデータをバスWRBに取
り込む。
最終的にセンスアンプが活性化されると、指定されたメ
モリセルに対してバスWRBから書き込みが行われる。
そして、書き込みイネーブル信号/WEが立ち上げられ
ることで書き込みが終了する。このように、ノーマルWr
ite ではノーマルReadのときのようなデータ出力動作が
存在しないため、図2の時刻t14に相当するタイミン
グで電源ノイズが発生することはない。したがって、ア
ドレスの載るノイズに対する対策としてはノーマルRead
の場合を考慮しておけば良い。
アクセスに付随して必ずリフレッシュを行っていたが、
実際には全てのメモリサイクルでリフレッシュを行うわ
けではない。例えばリフレッシュを間欠的に行うのであ
れば、数ms〜数十msを1サイクルとして数μs毎に
1回リフレッシュを行えば良い。このため、リフレッシ
ュを行う必要のないメモリサイクルでは、リフレッシュ
制御回路4がリフレッシュ制御信号REFBを“H”に
したままリフレッシュ制御信号REFAを“L”にす
る。
ーブル信号REおよびこれに対応したセンスアンプイネ
ーブル信号SE及びプリチャージイネーブル信号PEを
発生させなくなり、リフレッシュを伴うことなくノーマ
ルRead又はノーマルWrite が行われる。つまり、この場
合は図2の時刻t7に相当するタイミングで電源ノイズ
が発生しなくなる。したがって、ノイズ対策に関しては
リフレッシュ後にノーマルReadを行う場合について考慮
しておけば良い。
いとリフレッシュ制御信号REFBに負のパルスが生成
されてセルフリフレッシュが行われる。この場合はラッ
チ制御回路12がラッチ制御信号LCにワンショットパ
ルスを発生させず、アドレスの誤ラッチによる誤動作も
起こり得ない。
態でも汎用DRAMなどで採用されているページモード
を実現することができる。ページモードでは外部から与
えられるアドレスAddress を論理的に上位ビット側のア
ドレスUAddressと下位ビット側のアドレスPageAddress
に分割する。そして、アドレスUAddressが同一の複数メ
モリセルに対してアドレスPageAddress だけを順次変化
させながらデータを連続的に入出力する。
リセルを連続的にアクセスするのであればバスWRBの
幅を4倍に拡げておき、これに合わせてセンスアンプ・
リセット回路9内のセンスアンプが4本のビット線を同
時に選択するようにしておく。また、センスアンプ・リ
セット回路9とI/Oバッファの間にバスセレクタを設
けて、同時に読み出されたデータのうちの何れかをアド
レスPageAddress に従って選択して入出力させる。
えば4つのメモリセルのデータがメモリセルアレイ6か
ら同時に読み出され、その後に外部から入力されるアド
レスPageAddress に従ってデータを外部へ順次出力して
ゆくことになる。したがってページモードを実現する場
合には、例えば4つのデータのうちの最後のデータの出
力動作後にラッチ制御信号LCを立ち下げる必要があ
る。
バーストモードが存在する。ページモードではアドレス
PageAddress を外部からランダムに指定可能となってい
る。これに対して、バーストモードではアドレスPageAd
dress の代わりにバースト動作開始時の下位アドレスで
あるアドレスStartAddressだけを与える。そして2番目
以降の下位アドレスについては予め決められた順序に従
って半導体記憶装置内部で発生させるようにしている。
こうしたことから、バーストモードの場合にもページモ
ードのときと同じく最後のデータの出力動作後にラッチ
制御信号LCを立ち下げることになる。
アドレススキュー期間が経過してアドレスAddress が確
定した後において、ラッチ2がこのアドレスをラッチす
るタイミングから所定時間だけ遡ったタイミング(時刻
t6)から入力フィルタ19でアドレスに対する感度を
下げている。これにより、時刻t4〜t10期間内に外
部から入力されたシステムノイズやセンスアンプ活性化
による電源ノイズが発生しても、アドレスバッファ1に
載ったこれらノイズが除去ないし低減されるため、ラッ
チ2で誤まったアドレスがラッチされることはなくな
る。
くことで、ラッチ2がアドレスをラッチしている期間内
において、外部からのシステムノイズ,ノーマルRead又
はノーマルWrite 中のセンスアンプの活性化による電源
ノイズ,ノーマルRead中のデータ出力動作による電源ノ
イズがそれぞれ発生しても、ノイズの載ったアドレスが
ラッチ2の後段へ伝搬されることがなくなる。このた
め、ノイズによる誤動作を未然に防止することが可能と
なる。
ち上げてラッチ2にアドレスを取り込むタイミングは、
理論的にはアドレス確定と同時であっても構わない。し
かし、実際には製造上のバラツキやシステム上の原因に
よってアドレス確定のタイミングが遅れる場合も考え得
る。こうしたことから、アドレススキュー期間に対して
製造上のマージンを確保しておいて、アドレスAddress
の全てのビットがラッチ2を構成する個々のラッチ回路
に確実に伝搬してからラッチ動作がなされるように、ラ
ッチタイミングを設定することが望ましい。
グが遅れてしまうとそれだけノーマルRead又はノーマル
Write が完了するのが遅延することになる。そこで、リ
フレッシュ動作が終了してノーマルRead/ノーマルWrit
e のために新たにワード線を活性化できる状態となるま
でには、アドレスをラッチ2へラッチしておくことが望
ましい。また、図2では時刻t12で入力感度制御信号
ICを立ち下げているが、ラッチ2によってアドレスが
取り込まれる時刻t19以降であれば時刻t12よりも
前であって良い。
影響があまり問題とならない場合も考えられる。そうし
た場合には、入力フィルタ19を用いてアドレスに対す
る感度を鈍らせる代わりに、リフレッシュ中のセンスア
ンプ活性化による電源ノイズの影響が無いタイミング
(すなわち、センスアンプ活性化前のタイミングか、あ
るいは、センスアンプ活性化による電源ノイズの影響が
なくなった以降のタイミング)でラッチ制御信号LCを
立ち上げても良い。
び図7は入力フィルタ19として図3に示した構成例を
採用した場合について各部のシミュレーション波形を示
したグラフである。図中、横軸は相対的な時刻(単位:
秒),縦軸は各波形の電圧値(単位:ボルト)である。
これらの図では、図3に示した入力フィルタ22を設け
なかった場合(従来の半導体記憶装置)にラッチ回路2
3へ入力される波形をW0としている。
を10kΩ〜50kΩまで10kΩ刻みで変化させたと
きにラッチ回路23へ入力される波形をそれぞれW1〜
W5としている。なお、図3に示したようにアドレスバ
ッファ21は反転バッファであるため、アドレスAddres
s のあるビット(図中の「AX0」)の波形と波形W0
〜W5の極性が逆になっている。
B(Bは2進表現を意味する)から“1”Bへ遷移した
後において、ノイズの影響でアドレスAX0の電圧値が
時刻0.155〜0.160μsにかけて2.3Vから
0.6Vまで直線的に下降し、時刻0.160〜0.1
65μsにかけて0.6Vから2.3Vまで直線的に上
昇した場合を示している。また図6では、時刻0.15
6〜0.170μsの期間だけ入力感度制御信号ICが
“H”となって入力フィルタ22が入力感度を鈍らせる
とともに、時刻0.165μsからラッチ制御信号LC
が立ち上がってラッチ回路23が取り込み動作を開始す
るものとしている。
レスAX0に載ったノイズによって、ピーク時の電圧値
が最大振幅に近い値にまでなっており、ノイズが無けれ
ば本来“L”のはずのアドレスをラッチ回路23は確実
に“H”と認識してしまう。これに対して、抵抗素子2
6の抵抗値を増加させてゆくにつれて、ラッチ2に入力
される波形がつぶれてそのピーク電圧値が低くなってゆ
く。このため、ラッチ回路23の閾値電圧が例えば1.
25Vであるとした場合、抵抗値を30kΩ以上にする
ことでラッチ回路23はアドレスを“L”と認識する。
152μsにおける波形に着目すると、アドレスAX0
の値が“0”Bから“1”Bに変化を開始した時点で
は、入力感度制御信号ICが“L”であるため、アドレ
スバッファ1及び入力フィルタ19はアドレスAX0を
ほとんど遅延なくラッチ回路23に供給しており、この
時点ではアドレスAddress の変化が高速にラッチ2及び
その後段の回路へ伝達されていることが分かる。
Bから“0”Bへ遷移した場合について示したものであ
る。図示したように、ノイズの影響でアドレスAX0の
電圧値が時刻0.105〜0.110μsにかけて0V
から1.7Vまで直線的に上昇し、時刻0.110〜
0.115μsにかけて1.7Vから0Vまで直線的に
下降するものとしている。また図7では、時刻0.10
5〜0.120μsの期間だけ入力感度制御信号ICが
“H”となり、時刻0.115μsからラッチ制御信号
LCが立ち上がるものとしている。
に供給される底の電圧値がほぼ0Vになっており、ノイ
ズが無ければ本来“H”のはずのアドレスAX0をラッ
チ回路23は確実に“L”と認識してしまう。これに対
して、抵抗素子26の抵抗値を増加させてゆくにつれて
波形がつぶれて底の電圧値が高くなってゆく。このた
め、ラッチ回路23の閾値電圧が例えば1.25Vであ
るとした場合、抵抗値を50kΩにすることでラッチ回
路23は“H”と認識するようになる。また、時刻0.
100〜0.102μsにおける波形に着目すると、こ
の場合もアドレスバッファ21及び入力フィルタ19は
ほとんど遅延なしにアドレスAX0の変化をラッチ回路
23に伝達している。
げた第1の関連発明を基礎としていたが、本発明者は第
1の関連発明とは別の形態のMSRAMを提案している
(特願2000−109689号;以下「第2の関連発
明」という)。そして、本発明は第1の関連発明のみな
らず第2の関連発明にもほぼ同様に適用することが可能
であって、本実施形態では第2の関連発明を基礎とした
実施形態について、第1実施形態との相違点を中心にし
て以下に説明する。
シュ後にノーマルRead又はノーマルWrite を行っていた
が、本実施形態では第1実施形態と順序を入れ替えて、
ノーマルRead又はレイトライト(詳細は後述)を行って
からリフレッシュを行っている。こうすることで、本実
施形態では第1実施形態に比べてアクセス(読み出しの
場合はアドレスアクセス時間TAA)の高速化を図ってい
る。
ル信号がアドレスに対して非同期的に与えられるが、本
実施形態ではアドレススキュー期間内に書き込みイネー
ブル信号を与える仕様としている。というのも、読み出
しを高速化するためには、アドレススキュー期間経過後
にできる限り早く読み出し動作を開始させる必要があ
る。このため、書き込みイネーブル信号が遅れて有効化
される場合には、ダミーの読み出しが行われてから本来
の書き込みが行われることになる。
に破壊読み出しでメモリセルから読み出しを行っている
ため、ダミーの読み出しを中断してしまうとデータ破壊
につながってしまう。つまりMSRAMでは、書き込み
イネーブル信号が与えられてもダミーの読み出しが完了
するまでは書き込み動作を開始させることができない。
そのため、書き込みイネーブル信号がアドレスに対して
完全に非同期的に与えられる仕様にしてしまうと、メモ
リサイクルが長くなってしまうという問題がある。こう
したことから、外部からのアクセス要求が読み出し/書
き込みの何れであるかをアドレススキュー期間内で確定
させておくことで、アドレスが確定した時点でダミーの
読み出しを行うことなく書き込みを開始できるようにし
ている。
書き込みをレイトライト(Late Write)で行っている。
レイトライトでは、外部から書き込み要求が与えられた
メモリサイクルにおいては、同じく外部から与えられる
書き込みアドレスおよび書き込みデータを半導体記憶装
置内部に取り込んでおく。この後に、次の書き込み要求
が与えられたメモリサイクルで、先のメモリサイクルで
取り込んでおいた書き込みアドレスおよび書き込みデー
タを用いてメモリセルへ書き込みを行う。つまり、メモ
リセルに対する書き込みを次に書き込み要求が与えられ
たメモリサイクルまで遅延させるのがレイトライトであ
る。
と同様に書き込みイネーブル信号がアドレスに対して非
同期的に与えられるため、書き込みイネーブル信号及び
書き込みデータの双方が確定するまでメモリセルへの書
き込み動作は開始されずに空き時間が生じてしまうとう
欠点がある。一方、レイトライトによると、実際に書き
込みを行うメモリサイクルでは最初から書き込みアドレ
ス及び書き込みデータが確定しており、アドレススキュ
ー期間が経過した段階ですぐに書き込み可能となる。ま
たレイトライトの採用によって、本実施形態では、アド
レスに対して遅れて入力される書き込みデータの取り込
み動作とレイトライトとこれに続くリフレッシュの動作
とを並行して行えるため、それだけメモリサイクルを短
縮することができる。
ドレススキュー期間が経過してアドレスAddress が確定
した直後からノーマルReadまたはレイトライトを開始す
ることになる。そして本実施形態でも第1実施形態と同
じく2つのノイズ対策を講ずることになる。まず、ノイ
ズによる誤動作の可能性がある場合には、入力フィルタ
19の感度を下げる期間をアドレススキュー期間後に設
けてノイズを除去ないし低減させてからノーマルReadま
たはレイトライトを行うことになる。
間を設ける分だけアクセスが遅れることになるが、アク
セスの遅れが支障のない範囲内であればこうした対策を
施すことが有効である。また、ノイズのピーク値は半導
体記憶装置の個々の仕様や適用されるシステムによって
も変化する。したがって、ノイズのピーク値がそれほど
大きくないことが想定される場合には、入力フィルタ1
9の感度を鈍らせる期間をできる限り短くすることによ
ってアクセス遅れをそれだけ小さくできる。
には、入力フィルタ19の感度を鈍らせる期間を設ける
ことなく、ラッチ状態の終わりを延ばす第2の対策だけ
を行うことも考えられる。要するに、アドレスに載るノ
イズによって誤動作が生じる可能性と、入力フィルタ1
9の感度を鈍らせることによるアクセス遅れとの間のト
レードオフによって、入力フィルタ19の感度を鈍らせ
る期間を設けるかどうかを決定することになる。
ミングを延ばす対策に関しては第1実施形態とほぼ同様
に適用することができる。本実施形態ではノーマルRead
又はレイトライト後にリフレッシュを行うため、ノーマ
ルRead又はレイトライトに先立ってラッチ制御信号LC
を立ち上げるとともに、リフレッシュ中にセンスアンプ
イネーブル信号SEが立ち上がってからラッチ制御信号
LCを立ち下げる。これにより、ノーマルReadおよびリ
フレッシュの際のセンスアンプ活性化によって発生する
電源ノイズと、ノーマルRead時のデータ出力動作に伴う
電源ノイズによる影響を抑えることが可能となる。ま
た、ラッチ制御信号LCを立ち上げている間は外部から
のシステムノイズの影響も排除することができる。
導体記憶装置の構成を示したブロック図である。同図で
は、図1(第1実施形態)に示したものと同じ構成要素
については同一の符号を付してあるため、以下では図1
と相違する構成について説明する。まず、本実施形態で
はラッチ2の出力するアドレスをラッチアドレスLC_ADD
とし、後述するレジスタ回路61の出力をラッチアドレ
スL_ADD としている。また本実施形態では、I/Oバッ
ファ10をバスWRBをセンスアンプ・リセット回路9
に直接接続するのではなく、バスWRB,後述するレジ
スタ回路62及びバスWRBXを介して接続している。
2はレイトライト動作を制御するための信号であって、
何れもレイトライトを行う場合に“H”に設定され、そ
うでない場合に“L”に設定される。次に、レジスタ回
路61はアクセスアドレスを保持するためにアドレスAd
dress のビット幅に等しいレジスタ(以下「アドレスレ
ジスタ」という)を内蔵している。制御信号LW1が
“L”であれば、レジスタ回路61は入力されたラッチ
アドレスLC_ADDをそのままラッチアドレスL_ADDとして
出力する。
レジスタ回路61はラッチアドレスLC_ADDではなくアド
レスレジスタに保持されているアドレスをラッチアドレ
スL_ADD として出力する。また、レジスタ回路61は制
御信号LW1の立ち下がりエッジを捉えて、次のレイト
ライトのためにラッチアドレスLC_ADDをアドレスレジス
タに取り込む。さらに、レジスタ回路61は入力された
ラッチアドレスLC_ADDとアドレスレジスタが保持するア
ドレスをビット毎に比較するコンパレータを備えてい
る。このコンパレータは両者の各ビットが全て一致した
場合にはヒット信号HITに“H”を出力し、両者の間
の何れか1ビットにでも不一致があればヒット信号HI
Tに“L”を出力する。
Tは半導体記憶装置外部から見たデータコヒーレンシ(C
oherency)を保つためのバイパス動作に用いられる。す
なわち、レイトライトでは書き込み要求があったメモリ
サイクルよりも後のメモリサイクルで実際にメモリセル
への書き込みが行われる。このため、書き込み要求のあ
ったメモリサイクルでは、書き込みアドレス及び書き込
みデータを一旦レジスタ回路61内のアドレスレジスタ
及びレジスタ回路62(後述)内のデータレジスタに取
り込んでおく。
メモリサイクルで、2つのレジスタに取り込んでおいた
アドレス及びデータを用いてメモリセルアレイ6へ書き
込みを行っている。したがって、現実にメモリセルアレ
イ6へ書き込みが行われるまでの間に、書き込み要求の
あったアドレスに対して読み出し要求があった場合、こ
の時点ではデータが未だメモリセルアレイ6には書かれ
ておらずレジスタ回路62にのみ存在する。このため、
メモリセルアレイ6から読み出しを行ってしまうと、書
き込み前の古いデータを外部へ出力してしまって誤動作
となる。
レイ6をバイパスしてレジスタ回路62からデータの出
力を行うようにする。以上のような状況を検出するため
に、ラッチアドレスLC_ADDとアドレスレジスタを照合し
て、未だメモリセルアレイ6に書き込まれていないアド
レスに対して読み出し要求があったことを検出してい
る。なお、レジスタ回路61は読み出し・書き込みの区
別なくヒット信号HITを生成しているが、後述するよ
うにバイパス動作は読み出し要求があった場合にのみ作
動するため、特に問題は生じない。
制御回路12と同様の構成であって、ラッチ制御信号L
C及び入力感度制御信号ICの生成タイミングが異なっ
ている。なお、これら信号のタイミングについては動作
説明に譲る。次に、ATD回路53も図1のATD回路
3と同様の構成であるが、アドレス変化検出信号ATD
にワンショットパルスを発生させるタイミングをアドレ
ススキュー期間の経過後としている。また、後述するよ
うに、アドレス変化検出信号ATDのワンショットパル
スが立ち上がった時点からアドレスAddress に対するノ
ーマルReadまたはレイトライトが開始され、その後にワ
ンショットパルスが立ち下がった時点からリフレッシュ
が開始される。このため、ワンショットパルスのパルス
幅はノーマルReadまたはレイトライトを完了させるのに
必要な時間以上に設定される。
アドレスAddress の各ビットおよびチップセレクト信号
/CSの間に存在するスキューの最大値と一致させる
か、あるいは、余裕を見込んでこのスキューの最大値よ
りも若干大きな値に設定しておくようにすれば良い。ス
キューの最大値は半導体記憶装置が適用されるシステム
全体の特性に基づいて予め試算しておくことが可能であ
る。したがって、半導体記憶装置が適用されるシステム
に応じてアドレススキュー期間を可変とするか、あるい
は、予め決められたアドレススキュー期間に合わせて半
導体記憶装置が搭載されるシステムの設計を行うことに
なる。
路63は上述したレジスタ回路61とともにレイトライ
ト動作を実現する。このうち、ヒット制御回路63はア
ドレス変化検出信号ATDの立ち上がりでヒット信号H
ITを取り込み、これをヒットイネーブル信号HEとし
てレジスタ回路62に送出する。すなわち、アドレスス
キュー期間内ではアドレスAddress の値が確定していな
いため、ヒット制御回路63はアドレスAddress が確定
した時点でヒット信号HITを取り込む。なお、ヒット
イネーブル信号HEは読み出し動作の場合にのみ用いら
れるが、その制御はレジスタ回路62が行っており、ヒ
ット制御回路63はアクセス要求が書き込み・読み出し
であるかを問わずヒットイネーブル信号HEを生成す
る。
授受されるデータと同じビット幅のデータレジスタを内
蔵している。そしてレジスタ回路62は、制御信号LW
2の立ち下がりエッジをトリガとして、バスI/O,I
/Oバッファ10を通じて外部からバスWRBX上に供
給される書き込みデータをデータレジスタに取り込む。
つまり、書き込み要求があった場合に、当該メモリサイ
クルで与えられる書き込みデータを一旦データレジスタ
に取り込んでおき、次の書き込み要求のあったメモリサ
イクルでデータレジスタに取り込んでおいた書き込みデ
ータをメモリセルアレイ6へ書き込むことになる。
合、レジスタ回路62は直前の書き込み要求の際に与え
られた書き込みデータをデータレジスタからバスWRB
上に出力する。一方、制御信号LW2が“L”である場
合、レジスタ回路62はヒットイネーブル信号HEのレ
ベルに応じて異なる動作を行う。すなわち、ヒットイネ
ーブル信号HEがミスヒットを示す“L”であれば、レ
ジスタ回路62はバスWRB上の読み出しデータをその
ままバスWRBX上に出力する。これに対し、ヒットイ
ネーブル信号HEがヒットを示す“H”であれば、レジ
スタ回路62は未だメモリセルアレイ6に書き込まれて
いない書き込みデータをデータレジスタからバスWRB
X上に送出する。
Oのほかに制御信号LW1,LW2を生成する点で図1
のR/W制御回路11と相違する。次に、半導体記憶装
置を立ち上げてから初めて書き込み要求が与えられた場
合には、直前の書き込みが存在しない。したがって、当
該書き込み要求のあったメモリサイクルでは、書き込み
アドレス及び書き込みデータの取り込みを行うだけにと
どめ、メモリセルアレイ6に対するレイトライトは行わ
ない。これを実現するために、ロウ制御回路55の内部
にフラグを設けて、チップセレクト信号/CSが有効な
状態で書き込みイネーブル信号/WEが一度でも有効化
されたかどうかをフラグに記憶する。
憶装置の立ち上げ時にフラグをオフに初期化しておき、
最初の書き込み要求が行われた時点でフラグをオンとす
る。また、ロウ制御回路55は書き込み要求があった場
合(書き込みイネーブル信号/WE=“L”かつチップ
セレクト信号/CS=“L”)には、フラグがオンにな
っている場合にだけロウイネーブル信号REにワンショ
ットパルスを発生させる。これによって、ロウ制御回路
55及びカラム制御回路14は、書き込みに必要となる
制御信号CC,センスアンプイネーブル信号SE,カラ
ムイネーブル信号CE,プリチャージイネーブル信号P
Eを発生させる。
9のタイミングチャートを参照して本実施形態による半
導体記憶装置の動作を説明する。なお、アドレスに載る
ノイズに関してはノーマルReadについて説明することが
好ましいため、レイトライトの動作については後述する
こととする。またここでは、図9に示したよりも以前の
メモリサイクルでアドレス“Ax”に対するデータ“Q
x”の書き込み要求があって、レジスタ回路61内のア
ドレスレジスタにアドレス“Ax”が取り込まれ、レジ
スタ回路62内のデータレジスタにデータ“Qx”が取
り込まれていることを想定する。さらに、チップセレク
ト信号/CSは“L”に固定されていて図9に示す半導
体記憶装置が選択された状態にあるものとする。
が“An−1”から変化し始める。この時点では第1実
施形態と同様に入力感度制御信号IC,ラッチ制御信号
LCがともに“L”であるとともに制御信号LW1も
“L”である。このため、アドレスAddress はアドレス
バッファ1,入力フィルタ19,ラッチ2をスルーで通
過してラッチアドレスLC_ADDとなり、ラッチアドレスLC
_ADDはさらにレジスタ回路61をスルーで通過してラッ
チアドレスL_ADD となる。
LC_ADDの変化からアドレスAddressが変化し始めたこと
を検知するようになる。もっとも時刻t31からはアド
レススキュー期間に入るため、汎用SRAMの場合と同
じくこの時点でアドレスAddress の値が確定していると
は限らない。このため、時刻t31ではアドレスAddres
s をラッチ2に取り込むことはせず、この後に時間T
SKEWが経過してアドレスAddress の値が“An”に確定
した以降にアドレスAddress を取り込むことになる。な
お、図9には示していないがアドレススキュー期間では
出力イネーブル信号OEが有効化される。
からの読み出しに備えて制御信号CWOを“H”とする
ほか、制御信号LW1,LW2を何れも“L”のままと
する。これによってI/Oバッファ10はバスWRBX
上のデータをバスI/Oへ送出するようになる。もっと
もこの時点ではまだアドレススキュー期間であって、ヒ
ット制御信号HEも直前のメモリサイクルのままになっ
ており、バスWRBX上にデータWRB上のデータが読
み出されるのか、データレジスタの保持データが読み出
されるのかは確定していない。
刻t32になると、アドレスAddress (したがってラッ
チアドレスLC_ADD)の値が“An”に確定する。このと
き、制御信号LW1は“L”であるため、ラッチアドレ
スLC_ADDの値がそのままラッチアドレスL_ADD として出
力される。また、ラッチアドレスLC_ADDの値“An”は
アドレスレジスタに保持されているアドレス“Ax”と
一致しないため、レジスタ回路61はヒット信号HIT
として“L”を出力する。
レス変化検出信号ATDに正のワンショットパルスを発
生させ、これによってノーマルRead動作が開始される。
そしてリフレッシュ制御回路4はリフレッシュアドレス
R_ADD の値を更新する。また、マルチプレクサ5はラッ
チアドレスL_ADD 側を選択してこれをアドレスM_ADDと
してロウデコーダ7に出力する。さらに、ヒット制御回
路63はでヒット信号HITを取り込んでヒットイネー
ブル信号HEとして“L”を出力する。これにより、レ
ジスタ回路62はバスWRBとバスWRBXを接続する
ようになり、センスアンプ・リセット回路9内のセンス
アンプによるセンス結果がI/Oバッファ10およびバ
スI/Oを通じて外部に出力可能な状態となる。
伝搬するので、ラッチ制御回路52は時刻t34で入力
感度制御信号ICに正のワンショットパルスを発生させ
る。これにより、入力フィルタ19が入力されるアドレ
スの感度を鈍らせる。このため、例えばラッチ2がアド
レスを取り込む直前のタイミングである時刻t35で外
部からのシステムノイズがアドレスバッファ1の出力に
載ったとしても、ラッチ2にはノイズが除去ないし低減
されたアドレスが供給される。したがって、この後にラ
ッチ制御回路52が時刻t36でラッチ制御信号LCを
立ち上げてラッチ2がアドレスを取り込んだ場合に、ノ
イズが載った誤ったアドレスを取り込むことはなくな
る。
で入力感度制御信号ICを立ち下げる。次に、ロウ制御
回路55がロウイネーブル信号REに正のワンショット
パルスを発生させると、ロウデコーダ7は時刻t38で
アドレス“An”に対応した読み出しワード線を活性化
させる。この後に時刻t39でロウ制御回路55がセン
スアンプイネーブル信号SEを立ち上げると、センスア
ンプの活性化によってチップ内部で電源ノイズが発生す
る。しかし、ラッチ2はアドレスをラッチした状態にあ
るため、ノイズの載ったアドレスがラッチ2の後段の回
路へ伝達されて誤動作することはない。
正のワンショットパルスを発生させると、カラム制御回
路14はカラムイネーブル信号CEに正のワンショット
パルスを発生させる。これにより、カラムデコーダ8は
アドレス“An”中の列アドレスに対応したカラム選択
信号を活性化させて対応するセンスアンプをバスWRB
と接続する。そして、センスアンプは読み出しワード線
に接続された各メモリセルのデータをセンス・増幅し、
このデータがバスWRB,レジスタ回路62,バスWR
BX,I/Oバッファ10を通じてバスI/Oから外部
に出力される。このデータ出力動作に伴って時刻t40
で電源ノイズが発生するが、この場合も時刻t39と同
様にノイズの載ったアドレスがラッチ2の後段に伝搬し
て誤動作することはない。
制御回路55はロウイネーブル信号REを立ち下げて読
み出しワード線を時刻t41で非活性化し、次いで、セ
ンスアンプイネーブル信号SEを立ち下げてセンス動作
を終了させる。また、カラム制御回路14はカラムイネ
ーブル信号CEを立ち下げてセンスアンプとバスWRB
の間を切り離す。次いで、ロウ制御回路55はプリチャ
ージイネーブル信号PEにワンショットパルスを生成し
てビット線をプリチャージする。
レス変化検出信号ATDを立ち下げると、ノーマルRead
に付随したリフレッシュが第1実施形態と同様の動作に
よって行われる。このため、時刻t43でリフレッシュ
ワード線が活性化されるとともに、ロウ制御回路55が
時刻t44でセンスアンプイネーブル信号SEに正のワ
ンショットパルスが生成すると、センスアンプが活性化
されてリフレッシュが始まるのに伴って電源ノイズが発
生する。しかし、この時点でもラッチ2はアドレスをラ
ッチした状態にあるため、ノイズの載ったアドレスがラ
ッチ2の後段に伝搬して誤動作することはない。
ると、ノーマルReadが行われたメモリサイクルが終了し
てこれに続く新たなメモリサイクルに移行し、リフレッ
シュ動作はこの新たなメモリサイクルのアドレススキュ
ー期間終了までに完了する。そして、時刻t46でリフ
レッシュワード線が非活性化され、時刻t48でラッチ
制御信号LCが立ち下げられる。なお、アドレスAddres
s が未確定の間はアドレス変化検出信号ATDが立ち上
がってノーマルRead又はレイトライトが始まることはな
く、ラッチアドレスL_ADD も直前のメモリサイクルの値
が保持されるため、リフレッシュが次のメモリサイクル
のアドレススキュー期間終了まで延びても問題はない。
イトの動作はおおむねノーマルReadの場合と同じである
ため、ここではノーマルReadとの相違点を中心に概説す
る。なお、以下では書き込み対象のワード線を「書き込
みワード線」と呼ぶ。まず、半導体記憶装置の立ち上げ
後における最初の書き込みでは、メモリセルアレイ6に
は書き込まれず、外部から与えられた書き込みアドレス
及び書き込みデータがそれぞれアドレスレジスタ,デー
タレジスタに取り込まれる。
場合の動作は次のようになる。まず、アドレススキュー
期間内で書き込みイネーブル信号/WEに負のパルスが
入力される。R/W制御回路54は書き込みイネーブル
信号/WEの立ち下がり受けて、制御信号CWOを
“L”にするとともに制御信号LW1,LW2をともに
“H”にする。この結果I/Oバッファ10はバスI/
O上の書き込みデータをバスWRBX上に送出する。た
だしこの時点で書き込みデータが確定しているとは限ら
ない。一方、レジスタ回路61はアドレスレジスタに保
持しているアドレス“Ax”をラッチアドレスL_ADD と
して出力し、レジスタ回路62はデータレジスタに保持
しているデータ“Qx”をバスWRB上に出力する。
アドレスが確定した時点で書き込み/読み出しの何れで
あるかも確定する。このとき、書き込みアドレスおよび
書き込みデータは直前に書き込み要求のあったメモリサ
イクル中で既に確定している。このため、入力フィルタ
19の作用によってアドレスをラッチする一定時間前か
らアドレスに対する感度を鈍らせた後に、書き込み動作
が開始される。
てセンスアンプが選択されて、アドレス“Ax”で指定
されたメモリセルに対してデータ“Qx”の書き込みが
始まる。そして、メモリセルアレイ6に対する書き込み
が終了すると、ノーマルReadの場合と同様にして、ロウ
イネーブル信号RE,書き込み対象ワード線,センスア
ンプイネーブル信号SE,カラムイネーブル信号CE,
カラム選択信号が非活性化されるほか、次のアクセスに
備えてビット線がプリチャージされる。
が行われ、このリフレッシュ中に書き込みイネーブル信
号/WEが立ち上げられるまでに、アドレス“An”に
対する書き込みデータ(ここではデータ“Qn”とす
る)が、バスI/O,I/Oバッファ10を通じてバス
WRBX上に送出される。もっとも、このときバスWR
BXはバスWRBに接続されておらず、データ“Qn”
はメモリセルアレイ6への書き込みには関係しない。そ
して、R/W制御回路54は書き込みイネーブル信号/
WEの立ち上がりを受けて制御信号LW1,LW2をと
もに立ち下げる。
て、レジスタ回路61はラッチアドレスLC_ADDの値“A
n”をアドレスレジスタに取り込み、レジスタ回路62
は制御信号LW2の立ち下がりを受けて、バスWRBX
上のデータ“Qn”をデータレジスタに取り込む。これ
らアドレス“An”及びデータ“Qn”は、次の書き込
み要求が行われた時点のメモリサイクルでレイトライト
に使用される。以上のように、レイトライトの場合には
ノーマルReadのようにデータ出力動作がないため、それ
による電源ノイズが発生することもない。したがって、
アドレスに載るノイズに関してはノーマルReadの場合に
ついて考慮すれば良い。
作について概説する。例えば、連続するメモリサイクル
でアドレス“An”に対する書き込みと読み出しが行わ
れることを想定する。この場合、書き込み要求のあった
メモリサイクルで、アドレス“An”に対して与えられ
た書き込みデータ“Qn”は未だメモリセルアレイ6に
反映されていない。そして、読み出しのメモリサイクル
でアドレススキュー期間が経過してアドレスAddress の
値が“An”に確定すると、この時点でアドレスレジス
タはアドレスAddress (=ラッチアドレスLC_ADD)と同
じ“An”を保持している。
号HITとして“H”を出力する。この後、入力感度制
御信号ICが立ち下げられると、ヒット制御回路63は
ヒット信号HITを取り込んでヒットイネーブル信号H
Eに“H”を出力する。このとき、R/W制御回路54
は制御信号LW2に“L”を出力しているため、レジス
タ回路62はデータレジスタに保持しているデータ“Q
n”をバスWRBX上に出力し、これがI/Oバッファ
10を通じて外部に出力される。このように、ノイズ対
策の観点からはノーマルReadの場合と同様の考慮をして
おけば良い。
伴うリフレッシュを行わない場合は、第1実施形態で説
明した通りであって、例えば図9の時刻t44で電源ノ
イズが発生しなくなる。したがって、アドレスに載るノ
イズに関してはリフレッシュを伴う場合を考慮しておけ
ば良い。次に、セルフリフレッシュが行われる場合は、
第1実施形態と同様にラッチ制御信号LCにワンショッ
トパルスを発生しないため、誤ったアドレスをラッチす
ることも起こり得ない。
み出しに伴ってリフレッシュを1回だけ行っているが、
1メモリサイクルがもっと長く設定されているのであれ
ば、1メモリサイクルに収まる範囲内で複数回のリフレ
ッシュを行うことができる。したがって、この場合には
ラッチ制御信号LCの立ち下げタイミングを1メモリサ
イクル中の最後のリフレッシュ後とすれば良い。次に、
書き込みイネーブル信号/WEに加えて書き込みデータ
をアドレススキュー期間内に確定させる仕様とすること
で、書き込み要求のあったメモリサイクル内においてレ
イトライトではなくノーマルWrite を行うことが可能と
なる。この場合はレイトライトの代わりにノーマルWrit
e となるだけであって、ノイズ対策の観点からは上記同
様にノーマルReadの場合について考慮しておけば良い。
にページモードやバーストモードを適用することができ
る。ここで、本実施形態ではリフレッシュに先行してノ
ーマルRead又はレイトライトを行っている。このためノ
ーマルReadを行う場合、メモリセルアレイ6から複数の
データを同時に読み出した後はメモリセルアレイ6が空
きとなる。したがって、これら複数のデータを外部へ順
次出力してゆく動作とノーマルReadに付随するリフレッ
シュ動作を並行して行うことができる。こうしたことか
ら本実施形態では、リフレッシュ中のセンスアンプ活性
化タイミング又はノーマルReadで読み出された複数のデ
ータのうちの最終データ出力タイミングのうち、何れか
遅い方のタイミングに合わせてラッチ制御信号LCを立
ち下げることになる。
t37で入力感度制御信号ICを立ち下げているが、ラ
ッチ2によってアドレスが取り込まれる時刻t36以降
であれば時刻t37よりも前であって良い。また、上述
した各実施形態ではMSRAMを中心に説明してきた
が、本発明はこれに限定されるものではなく、汎用DR
AM,汎用SRAM,疑似SRAMなどを含めた如何な
る半導体記憶装置に適用しても良く、また、RAMに限
らずROM(読み出し専用メモリ)であっても良い。
明では、アドレスをラッチするタイミングを含む所定期
間内において、外部から入力されるアドレスに対する感
度を下げてからラッチ手段に出力している。これによ
り、チップの内部又は外部で発生したノイズがアドレス
に載っても、ラッチ手段が誤ったアドレスをラッチして
誤動作してしまう恐れがなくなる。また、請求項2記載
の発明では、外部から入力されるアドレス及びチップセ
レクト信号が確定した時点からアドレスがラッチされる
時点までの間に、外部から入力されるアドレスに対する
感度を下げている。これにより、ノイズが載った誤まっ
たアドレスをラッチする危険性が最も高いラッチ直前に
おいても、外部からのシステムノイズなどに対して強く
なる。また、スキューのためにアドレスやチップセレク
ト信号が変化している間は、これらの変化をラッチ手段
の後段各部へ高速に伝達することが可能となる。さら
に、アドレス及びチップセレクト信号が確定すればこれ
らの変化を高速に伝える必要がなくなるため、アドレス
に対する感度を下げてチップ内外で発生するノイズの影
響を排除することができる。
入力されるアドレス及びチップセレクト信号の変化が検
出手段へ伝達された後にアドレスに対する感度を下げて
いる。これにより、製造上のバラツキやシステム上の原
因によってアドレスやチップセレクト信号の確定が遅れ
た場合にも、これらの変化をラッチ手段の後段にある検
出手段等へ高速に伝達することが可能となる。また、請
求項4記載の発明では、ノイズの載ったアドレスのレベ
ルが誤まったアドレスとして認識されないレベルまで戻
るのに必要な時間だけアドレスのラッチタイミングより
も前の時点から、アドレスに対する感度を下げ始めてい
る。これにより、感度を下げ始めるタイミングとラッチ
すべきアドレスにノイズが載るタイミングが重なった場
合であっても、ノイズによる影響のないアドレスがラッ
チされるようになるため、誤動作することがない。
に載るノイズの影響が解消されるタイミングで外部から
入力されるアドレスをラッチするようにしている。これ
により、外部からのシステムノイズの大きさが問題ない
程度であれば、請求項1〜6記載の発明のようにフィル
タ手段を設けることなく、チップ内部で発生する電源ノ
イズによる誤動作を回避することができる。また、請求
項8記載の発明では、チップ内部でノイズ発生の可能性
がある時点以降にアドレスのラッチ状態を解除してい
る。これにより、ラッチ状態では、外部からのシステム
ノイズによる誤動作とチップ内部で発生する電源ノイズ
といった事前に予測しうるノイズによる誤動作とを防止
しつつ、ラッチ状態の解除で後は、外部から入力される
次のアクセス要求に備えてアドレス及びチップセレクト
信号の変化を高速に各部へ伝達することが可能となる。
置の構成を示すブロック図である。
示すタイミングチャートである。
成例を示した回路図である。
成例を示した回路図である。
力フィルタ39について入力電圧である電圧Vinと出
力電圧である電圧Voutの関係を示したグラフであ
る。
たアドレスを入力した場合に、抵抗素子の値を変化させ
ていったときに得られる出力波形を抵抗素子なしの場合
の出力波形と対比して示したグラフであって、アドレス
のあるビットが“0”から“1”に変化した場合につい
てのものである。
たアドレスを入力した場合に、抵抗素子の値を変化させ
ていったときに得られる出力波形を抵抗素子なしの場合
の出力波形と対比して示したグラフであって、アドレス
のあるビットが“1”から“0”に変化した場合につい
てのものである。
置の構成を示すブロック図である。
示すタイミングチャートである。
入力されるアドレスがラッチされるまでの経路について
の構成を示した回路図である。
Claims (9)
- 【請求項1】 外部から入力されるアドレスの変化又
はチップセレクト信号の有効化を検出してアドレス変化
検出信号を生成する検出手段と、該アドレス変化検出信
号から生成されるラッチ信号に従って前記アドレスをラ
ッチ手段にラッチし、該ラッチされたアドレスに従って
動作する半導体記憶装置において、 前記ラッチ手段が前記アドレスをラッチするタイミング
を含む所定期間内で、前記外部から入力されるアドレス
に対する感度を下げて前記ラッチ手段に出力するフィル
タ手段を具備することを特徴とする半導体記憶装置。 - 【請求項2】 前記フィルタ手段は、前記外部から入
力されるアドレス及び前記チップセレクト信号が確定し
た時点以降の所定のタイミングから、少なくとも前記ラ
ッチ手段が前記アドレスをラッチするタイミングまでの
期間に、前記外部から入力されるアドレスに対する感度
を下げることを特徴とする請求項1記載の半導体記憶装
置。 - 【請求項3】 前記フィルタ手段は、前記外部から入
力されるアドレス及び前記チップセレクト信号の変化が
前記検出手段に伝達された後に、前記外部から入力され
るアドレスに対する感度を下げることを特徴とする請求
項1又は2記載の半導体記憶装置。 - 【請求項4】 前記フィルタ手段は、前記外部から入
力されるアドレスに対して感度を下げ始めるタイミング
と前記ラッチ手段に供給されるアドレスにノイズが載る
タイミングが重なったとした場合に、前記ラッチ手段が
前記アドレスをラッチするタイミングを基準として、前
記ノイズの載ったアドレスが感度を下げられた状態で前
記ラッチ手段により誤まったアドレスとして認識されな
いレベルまで戻るのに必要な時間だけ少なくとも前の時
点から、前記アドレスに対する感度を下げ始めることを
特徴とする請求項1〜3の何れかの項記載の半導体記憶
装置。 - 【請求項5】 前記フィルタ手段は、 前記外部から入力されるアドレスに対する感度を下げて
前記ラッチ手段に出力する抵抗素子と、 前記外部から入力されるアドレスに対する感度を下げる
べき期間では、前記外部から入力されるアドレスを前記
抵抗素子を介して前記ラッチ手段に出力し、該期間以外
では前記抵抗素子を介さずに前記外部から入力されるア
ドレスを前記ラッチ手段に出力するスイッチ手段とを備
えたことを特徴とする請求項1〜4の何れかの項記載の
半導体記憶装置。 - 【請求項6】 前記フィルタ手段は、前記外部から入
力されるアドレスのレベルに応じて閾値を変化させるヒ
ステリシス特性を備えた回路であることを特徴とする請
求項1〜4の何れかの項記載の半導体記憶装置。 - 【請求項7】 外部から入力されるアドレスの変化又
はチップセレクト信号の有効化を検出してアドレス変化
検出信号を生成する検出手段と、該アドレス変化検出信
号から生成されるラッチ信号に従って前記アドレスをラ
ッチ手段にラッチし、該ラッチされたアドレスに従って
動作する半導体記憶装置において、 前記ラッチ信号を制御することにより、前記外部から入
力されるアドレスに載るノイズの影響が解消されるタイ
ミングで前記外部から入力されるアドレスを前記ラッチ
手段にラッチさせる制御手段を具備することを特徴とす
る半導体記憶装置。 - 【請求項8】 外部から入力されるアドレスの変化又
はチップセレクト信号の有効化を検出してアドレス変化
検出信号を生成する検出手段と、該アドレス変化検出信
号から生成されるラッチ信号に従って前記アドレスをラ
ッチ手段にラッチし、該ラッチされたアドレスに従って
動作する半導体記憶装置において、 前記ラッチ信号を制御することにより、チップ内部でノ
イズの発生する可能性がある時点以降に前記ラッチ手段
のラッチ状態を解除する制御手段を具備することを特徴
とする半導体記憶装置。 - 【請求項9】 前記制御手段は、外部から与えられる
読み出し要求に対応してメモリセルから読み出されたデ
ータを外部へ出力する際にノイズの発生する可能性があ
る時点以降に、前記ラッチ手段のラッチ状態を解除する
ことを特徴とする請求項8記載の半導体記憶装置。
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