JP2001307485A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP2001307485A JP2001307485A JP2000123073A JP2000123073A JP2001307485A JP 2001307485 A JP2001307485 A JP 2001307485A JP 2000123073 A JP2000123073 A JP 2000123073A JP 2000123073 A JP2000123073 A JP 2000123073A JP 2001307485 A JP2001307485 A JP 2001307485A
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- latch
- noise
- signal
- circuit
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/06—Address interface arrangements, e.g. address buffers
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【課題】 チップの内部又は外部で発生したノイズがア
ドレスに載っても誤動作することのない半導体記憶装置
を提供する。 【解決手段】 センスアンプの活性化（時刻ｔ７，ｔ１
３）及びデータ出力動作（時刻ｔ１４）に伴って内部で
電源ノイズが発生するほか、外部からのシステムノイズ
が任意のタイミングで発生する。外部から入力されるア
ドレスAddress をラッチ制御信号ＬＣの立ち上がり（時
刻ｔ１０）で内部に取り込むことから、入力感度制御信
号ＩＣをアドレススキュー期間（時刻ｔ１〜ｔ４）後に
有効化（時刻ｔ６〜ｔ１２）して、アドレスに載ったノ
イズを除去する。また、データ出力動作後にラッチ制御
信号ＬＣを立ち下げる（時刻ｔ１７）・これにより、ラ
ッチ状態を解除することによってノイズの載ったアドレ
スがアドレス変化検出信号ＡＴＤを誤まって生成させて
しまうことを防ぐ。
ドレスに載っても誤動作することのない半導体記憶装置
を提供する。 【解決手段】 センスアンプの活性化（時刻ｔ７，ｔ１
３）及びデータ出力動作（時刻ｔ１４）に伴って内部で
電源ノイズが発生するほか、外部からのシステムノイズ
が任意のタイミングで発生する。外部から入力されるア
ドレスAddress をラッチ制御信号ＬＣの立ち上がり（時
刻ｔ１０）で内部に取り込むことから、入力感度制御信
号ＩＣをアドレススキュー期間（時刻ｔ１〜ｔ４）後に
有効化（時刻ｔ６〜ｔ１２）して、アドレスに載ったノ
イズを除去する。また、データ出力動作後にラッチ制御
信号ＬＣを立ち下げる（時刻ｔ１７）・これにより、ラ
ッチ状態を解除することによってノイズの載ったアドレ
スがアドレス変化検出信号ＡＴＤを誤まって生成させて
しまうことを防ぐ。
Description
【０００１】
【発明の属する技術分野】本発明は、外部から与えられ
るアドレスをラッチしてチップ内部の動作に使用する半
導体記憶装置に関し、特に、検出したアドレスの変化を
トリガに外部から与えられたアドレスをラッチして動作
する半導体記憶装置に関するものである。
るアドレスをラッチしてチップ内部の動作に使用する半
導体記憶装置に関し、特に、検出したアドレスの変化を
トリガに外部から与えられたアドレスをラッチして動作
する半導体記憶装置に関するものである。
【０００２】
【従来の技術】従来の半導体記憶装置の中には、外部か
ら与えられたアドレスをラッチした後に、ラッチされた
アドレスを後段の回路で使用するものがある。図１０は
こうした半導体記憶装置について外部から入力されたア
ドレスがラッチされるまでの経路についてその概略構成
を示した回路図である。
ら与えられたアドレスをラッチした後に、ラッチされた
アドレスを後段の回路で使用するものがある。図１０は
こうした半導体記憶装置について外部から入力されたア
ドレスがラッチされるまでの経路についてその概略構成
を示した回路図である。
【０００３】アドレスバッファ１００は入力アドレスＩ
Ｎのビット数に相当する個数だけ設けられ、ラッチ回路
１０１はアドレスバッファ１００と同数のラッチから構
成されている。そして、ラッチ回路１０１の出力が後段
に接続された回路各部の動作に使用される。外部から供
給された入力アドレスＩＮは、アドレスバッファ１００
でバッファリングされてからラッチ回路１０１に入力さ
れる。
Ｎのビット数に相当する個数だけ設けられ、ラッチ回路
１０１はアドレスバッファ１００と同数のラッチから構
成されている。そして、ラッチ回路１０１の出力が後段
に接続された回路各部の動作に使用される。外部から供
給された入力アドレスＩＮは、アドレスバッファ１００
でバッファリングされてからラッチ回路１０１に入力さ
れる。
【０００４】ラッチ回路１０１はアドレスラッチ信号Ａ
Ｌがロウレベル（以下“Ｌ”と略記する）の間、アドレ
スバッファ１００から送出されるアドレスをスルーで通
過させる。そして、入力アドレスＩＮの値が確定する
と、図示しないタイミング信号生成回路がアドレスラッ
チ信号ＡＬにパルスを発生させる。ラッチ回路１０１は
このパルスの立ち上がりをトリガとしてアドレスバッフ
ァ１００から出力されるアドレスをラッチする。また、
ラッチ回路１０１の後段に位置する図示しない各回路も
アドレスラッチ信号ＡＬのパルスをトリガとして動き出
す。
Ｌがロウレベル（以下“Ｌ”と略記する）の間、アドレ
スバッファ１００から送出されるアドレスをスルーで通
過させる。そして、入力アドレスＩＮの値が確定する
と、図示しないタイミング信号生成回路がアドレスラッ
チ信号ＡＬにパルスを発生させる。ラッチ回路１０１は
このパルスの立ち上がりをトリガとしてアドレスバッフ
ァ１００から出力されるアドレスをラッチする。また、
ラッチ回路１０１の後段に位置する図示しない各回路も
アドレスラッチ信号ＡＬのパルスをトリガとして動き出
す。
【０００５】
【発明が解決しようとする課題】このように、従来の半
導体記憶装置ではアドレスバッファ１００の出力がラッ
チ回路１０１にそのまま入力される回路構成となってい
る。このため、チップ内外で発生したノイズが入力アド
レスＩＮに載っている間にアドレスラッチ信号ＡＬが立
ち上がると、ラッチ回路１０１はノイズの載った誤った
アドレスをラッチしてしまう危険性がある。
導体記憶装置ではアドレスバッファ１００の出力がラッ
チ回路１０１にそのまま入力される回路構成となってい
る。このため、チップ内外で発生したノイズが入力アド
レスＩＮに載っている間にアドレスラッチ信号ＡＬが立
ち上がると、ラッチ回路１０１はノイズの載った誤った
アドレスをラッチしてしまう危険性がある。
【０００６】特に、ラッチ回路１０１がアドレスをラッ
チする直前のタイミングでアドレスにノイズが載ってし
まうと、ノイズによる影響が残っているうちにラッチ動
作が行われてしまうため、誤ってラッチされてしまう危
険性がいっそう高くなる。そして、ラッチ回路１０１の
後段の回路はアドレスラッチ信号ＡＬが発生することで
動作を開始するため、ラッチ回路１０１から送出される
誤ったアドレスを使用して誤動作してしまう。
チする直前のタイミングでアドレスにノイズが載ってし
まうと、ノイズによる影響が残っているうちにラッチ動
作が行われてしまうため、誤ってラッチされてしまう危
険性がいっそう高くなる。そして、ラッチ回路１０１の
後段の回路はアドレスラッチ信号ＡＬが発生することで
動作を開始するため、ラッチ回路１０１から送出される
誤ったアドレスを使用して誤動作してしまう。
【０００７】なお、メモリアドレスからグリッチ等のノ
イズを除去するものとしては、例えば特開平８−２０３
２７３号公報に開示された情報処理装置が挙げられる。
しかしながら、この情報処理装置ではメモリ制御回路部
と半導体記憶装置（メモリ）の間にノイズキャンセル回
路部（半導体装置）を設けている。そして、メモリアド
レスの変化を予測するためのストローブ信号によりノイ
ズキャンセル回路部を動かして、メモリ制御回路部から
メモリへ供給されるメモリアドレスに載ったノイズを無
くすようにしている。つまり、この情報処理装置はメモ
リ制御回路部からメモリに供給されるメモリアドレス上
のノイズを除去できるに過ぎず、メモリ内部で発生した
ノイズに対する対策には全くなっていない。したがっ
て、例えばメモリ内部で発生した電源ノイズ等がメモリ
アドレスに載った場合に誤動作してしまうという問題が
ある。
イズを除去するものとしては、例えば特開平８−２０３
２７３号公報に開示された情報処理装置が挙げられる。
しかしながら、この情報処理装置ではメモリ制御回路部
と半導体記憶装置（メモリ）の間にノイズキャンセル回
路部（半導体装置）を設けている。そして、メモリアド
レスの変化を予測するためのストローブ信号によりノイ
ズキャンセル回路部を動かして、メモリ制御回路部から
メモリへ供給されるメモリアドレスに載ったノイズを無
くすようにしている。つまり、この情報処理装置はメモ
リ制御回路部からメモリに供給されるメモリアドレス上
のノイズを除去できるに過ぎず、メモリ内部で発生した
ノイズに対する対策には全くなっていない。したがっ
て、例えばメモリ内部で発生した電源ノイズ等がメモリ
アドレスに載った場合に誤動作してしまうという問題が
ある。
【０００８】また、仮にノイズキャンセル回路部とメモ
リを統合して１チップ化したとしても、チップ内部の回
路からチップの入口にあたるノイズキャンセル回路部へ
フィードバックされるノイズの対策にはならないため、
例えばストローブ信号自体にノイズが載って誤動作して
しまう可能性がある。さらに、ストローブ信号を用いる
構成では、同期式半導体記憶装置でクロックを用いるの
とほぼ同じ動作がシステム内で行われるため、システム
内の消費電力増加を招いてしまう。
リを統合して１チップ化したとしても、チップ内部の回
路からチップの入口にあたるノイズキャンセル回路部へ
フィードバックされるノイズの対策にはならないため、
例えばストローブ信号自体にノイズが載って誤動作して
しまう可能性がある。さらに、ストローブ信号を用いる
構成では、同期式半導体記憶装置でクロックを用いるの
とほぼ同じ動作がシステム内で行われるため、システム
内の消費電力増加を招いてしまう。
【０００９】このため上記情報処理装置は、本発明の適
用対象の一つである携帯電話のように低消費電力である
ことが要求されるモバイル製品などには向かないという
問題がある。のみならず、上記情報処理装置では、スト
ローブ信号とメモリアドレスとの間のタイミング設計が
必要になってくるためシステム設計が複雑化してしまう
という問題があるほか、ストローブ信号自体がノイズ発
生源になってしまうなど様々な問題がある。
用対象の一つである携帯電話のように低消費電力である
ことが要求されるモバイル製品などには向かないという
問題がある。のみならず、上記情報処理装置では、スト
ローブ信号とメモリアドレスとの間のタイミング設計が
必要になってくるためシステム設計が複雑化してしまう
という問題があるほか、ストローブ信号自体がノイズ発
生源になってしまうなど様々な問題がある。
【００１０】本発明は上記の点に鑑みてなされたもので
あり、その目的は、チップの内部又は外部でノイズが発
生した場合にも、ノイズの載った誤ったアドレスを取り
込んでしまって誤動作することのない半導体記憶装置を
提供することにある。本発明の他の目的は以下に述べる
本発明の実施形態から明らかとなる。
あり、その目的は、チップの内部又は外部でノイズが発
生した場合にも、ノイズの載った誤ったアドレスを取り
込んでしまって誤動作することのない半導体記憶装置を
提供することにある。本発明の他の目的は以下に述べる
本発明の実施形態から明らかとなる。
【００１１】
【課題を解決するための手段】以上の課題を解決するた
め、請求項１記載の発明は、外部から入力されるアドレ
スの変化又はチップセレクト信号の有効化を検出してア
ドレス変化検出信号を生成する検出手段と、該アドレス
変化検出信号から生成されるラッチ信号に従って前記ア
ドレスをラッチ手段にラッチし、該ラッチされたアドレ
スに従って動作する半導体記憶装置において、前記ラッ
チ手段が前記アドレスをラッチするタイミングを含む所
定期間内で、前記外部から入力されるアドレスに対する
感度を下げて前記ラッチ手段に出力するフィルタ手段を
具備することを特徴としている。また、請求項２記載の
発明は、請求項１記載の発明において、前記フィルタ手
段は、前記外部から入力されるアドレス及び前記チップ
セレクト信号が確定した時点以降の所定のタイミングか
ら、少なくとも前記ラッチ手段が前記アドレスをラッチ
するタイミングまでの期間に、前記外部から入力される
アドレスに対する感度を下げることを特徴としている。
また、請求項３記載の発明は、請求項１又は２記載の発
明において、前記フィルタ手段は、前記外部から入力さ
れるアドレス及び前記チップセレクト信号の変化が前記
検出手段に伝達された後に、前記外部から入力されるア
ドレスに対する感度を下げることを特徴としている。
め、請求項１記載の発明は、外部から入力されるアドレ
スの変化又はチップセレクト信号の有効化を検出してア
ドレス変化検出信号を生成する検出手段と、該アドレス
変化検出信号から生成されるラッチ信号に従って前記ア
ドレスをラッチ手段にラッチし、該ラッチされたアドレ
スに従って動作する半導体記憶装置において、前記ラッ
チ手段が前記アドレスをラッチするタイミングを含む所
定期間内で、前記外部から入力されるアドレスに対する
感度を下げて前記ラッチ手段に出力するフィルタ手段を
具備することを特徴としている。また、請求項２記載の
発明は、請求項１記載の発明において、前記フィルタ手
段は、前記外部から入力されるアドレス及び前記チップ
セレクト信号が確定した時点以降の所定のタイミングか
ら、少なくとも前記ラッチ手段が前記アドレスをラッチ
するタイミングまでの期間に、前記外部から入力される
アドレスに対する感度を下げることを特徴としている。
また、請求項３記載の発明は、請求項１又は２記載の発
明において、前記フィルタ手段は、前記外部から入力さ
れるアドレス及び前記チップセレクト信号の変化が前記
検出手段に伝達された後に、前記外部から入力されるア
ドレスに対する感度を下げることを特徴としている。
【００１２】また、請求項４記載の発明は、請求項１〜
３の何れかの項記載の発明において、前記フィルタ手段
は、前記外部から入力されるアドレスに対して感度を下
げ始めるタイミングと前記ラッチ手段に供給されるアド
レスにノイズが載るタイミングが重なったとした場合
に、前記ラッチ手段が前記アドレスをラッチするタイミ
ングを基準として、前記ノイズの載ったアドレスが感度
を下げられた状態で前記ラッチ手段により誤まったアド
レスとして認識されないレベルまで戻るのに必要な時間
だけ少なくとも前の時点から、前記アドレスに対する感
度を下げ始めることを特徴としている。また、請求項５
記載の発明は、請求項１〜４の何れかの項記載の発明に
おいて、前記フィルタ手段は、前記外部から入力される
アドレスに対する感度を下げて前記ラッチ手段に出力す
る抵抗素子と、前記外部から入力されるアドレスに対す
る感度を下げるべき期間では、前記外部から入力される
アドレスを前記抵抗素子を介して前記ラッチ手段に出力
し、該期間以外では前記抵抗素子を介さずに前記外部か
ら入力されるアドレスを前記ラッチ手段に出力するスイ
ッチ手段とを備えたことを特徴としている。
３の何れかの項記載の発明において、前記フィルタ手段
は、前記外部から入力されるアドレスに対して感度を下
げ始めるタイミングと前記ラッチ手段に供給されるアド
レスにノイズが載るタイミングが重なったとした場合
に、前記ラッチ手段が前記アドレスをラッチするタイミ
ングを基準として、前記ノイズの載ったアドレスが感度
を下げられた状態で前記ラッチ手段により誤まったアド
レスとして認識されないレベルまで戻るのに必要な時間
だけ少なくとも前の時点から、前記アドレスに対する感
度を下げ始めることを特徴としている。また、請求項５
記載の発明は、請求項１〜４の何れかの項記載の発明に
おいて、前記フィルタ手段は、前記外部から入力される
アドレスに対する感度を下げて前記ラッチ手段に出力す
る抵抗素子と、前記外部から入力されるアドレスに対す
る感度を下げるべき期間では、前記外部から入力される
アドレスを前記抵抗素子を介して前記ラッチ手段に出力
し、該期間以外では前記抵抗素子を介さずに前記外部か
ら入力されるアドレスを前記ラッチ手段に出力するスイ
ッチ手段とを備えたことを特徴としている。
【００１３】また、請求項６記載の発明は、請求項１〜
４の何れかの項記載の発明において、前記フィルタ手段
は、前記外部から入力されるアドレスのレベルに応じて
閾値を変化させるヒステリシス特性を備えた回路である
ことを特徴としている。また、請求項７記載の発明は、
外部から入力されるアドレスの変化又はチップセレクト
信号の有効化を検出してアドレス変化検出信号を生成す
る検出手段と、該アドレス変化検出信号から生成される
ラッチ信号に従って前記アドレスをラッチ手段にラッチ
し、該ラッチされたアドレスに従って動作する半導体記
憶装置において、前記ラッチ信号を制御することによ
り、前記外部から入力されるアドレスに載るノイズの影
響が解消されるタイミングで前記外部から入力されるア
ドレスを前記ラッチ手段にラッチさせる制御手段を具備
することを特徴としている。
４の何れかの項記載の発明において、前記フィルタ手段
は、前記外部から入力されるアドレスのレベルに応じて
閾値を変化させるヒステリシス特性を備えた回路である
ことを特徴としている。また、請求項７記載の発明は、
外部から入力されるアドレスの変化又はチップセレクト
信号の有効化を検出してアドレス変化検出信号を生成す
る検出手段と、該アドレス変化検出信号から生成される
ラッチ信号に従って前記アドレスをラッチ手段にラッチ
し、該ラッチされたアドレスに従って動作する半導体記
憶装置において、前記ラッチ信号を制御することによ
り、前記外部から入力されるアドレスに載るノイズの影
響が解消されるタイミングで前記外部から入力されるア
ドレスを前記ラッチ手段にラッチさせる制御手段を具備
することを特徴としている。
【００１４】また、請求項８記載の発明は、外部から入
力されるアドレスの変化又はチップセレクト信号の有効
化を検出してアドレス変化検出信号を生成する検出手段
と、該アドレス変化検出信号から生成されるラッチ信号
に従って前記アドレスをラッチ手段にラッチし、該ラッ
チされたアドレスに従って動作する半導体記憶装置にお
いて、前記ラッチ信号を制御することにより、チップ内
部でノイズの発生する可能性がある時点以降に前記ラッ
チ手段のラッチ状態を解除する制御手段を具備すること
を特徴としている。また、請求項９記載の発明は、請求
項８記載の発明において、前記制御手段は、外部から与
えられる読み出し要求に対応してメモリセルから読み出
されたデータを外部へ出力する際にノイズの発生する可
能性がある時点以降に、前記ラッチ手段のラッチ状態を
解除することを特徴としている。
力されるアドレスの変化又はチップセレクト信号の有効
化を検出してアドレス変化検出信号を生成する検出手段
と、該アドレス変化検出信号から生成されるラッチ信号
に従って前記アドレスをラッチ手段にラッチし、該ラッ
チされたアドレスに従って動作する半導体記憶装置にお
いて、前記ラッチ信号を制御することにより、チップ内
部でノイズの発生する可能性がある時点以降に前記ラッ
チ手段のラッチ状態を解除する制御手段を具備すること
を特徴としている。また、請求項９記載の発明は、請求
項８記載の発明において、前記制御手段は、外部から与
えられる読み出し要求に対応してメモリセルから読み出
されたデータを外部へ出力する際にノイズの発生する可
能性がある時点以降に、前記ラッチ手段のラッチ状態を
解除することを特徴としている。
【００１５】
【発明の実施の形態】以下、図面を参照して本発明の各
実施形態について説明する。 〔第１実施形態〕本実施形態は、本発明の発明者らが先
に提案した半導体記憶装置（特願平１１−３４５３４５
号；以下「第１の関連発明」という）に対して本発明を
適用したものである。
実施形態について説明する。 〔第１実施形態〕本実施形態は、本発明の発明者らが先
に提案した半導体記憶装置（特願平１１−３４５３４５
号；以下「第１の関連発明」という）に対して本発明を
適用したものである。
【００１６】第１の関連発明の半導体記憶装置は、汎用
のＤＲＡＭ（ダイナミック・ランダム・アクセス・メモ
リ）と同じメモリセルを用いながら、外部から見たとき
に汎用のＳＲＡＭ（スタティックＲＡＭ）と同様の仕様
で動作する。このため、従来の疑似ＳＲＡＭのようにア
クセスの度にチップイネーブル信号を変化させる必要が
なく低消費電力である。また、ＳＲＡＭのように扱いが
簡便であるとともに、ＤＲＡＭのようにチップサイズを
大きくすることなく大容量化が可能である。したがっ
て、これから登場してくる次世代の携帯電話などに適し
た仕様となっている。なお、本明細書ではこの種の半導
体記憶装置を「ＳＲＡＭ仕様のＤＲＡＭ」又は「ＭＳＲ
ＡＭ（Mobile Specified RAM）」と呼ぶことにする。
のＤＲＡＭ（ダイナミック・ランダム・アクセス・メモ
リ）と同じメモリセルを用いながら、外部から見たとき
に汎用のＳＲＡＭ（スタティックＲＡＭ）と同様の仕様
で動作する。このため、従来の疑似ＳＲＡＭのようにア
クセスの度にチップイネーブル信号を変化させる必要が
なく低消費電力である。また、ＳＲＡＭのように扱いが
簡便であるとともに、ＤＲＡＭのようにチップサイズを
大きくすることなく大容量化が可能である。したがっ
て、これから登場してくる次世代の携帯電話などに適し
た仕様となっている。なお、本明細書ではこの種の半導
体記憶装置を「ＳＲＡＭ仕様のＤＲＡＭ」又は「ＭＳＲ
ＡＭ（Mobile Specified RAM）」と呼ぶことにする。
【００１７】後述するように、ＭＳＲＡＭでは１メモリ
サイクル内でリフレッシュと読み出し／書き込みとを行
うため、半導体記憶装置内部では外部から見たメモリサ
イクルの２倍のサイクルで動作することになる。このた
め、同じメモリセルを用いながら、汎用のＤＲＡＭなど
に比べて内部動作を高速化させる必要があり、発生する
ノイズのピーク値もそれだけ大きくなって誤動作しやす
くなる。こうしたノイズのピーク値は電源を強化するな
どしても低減可能であるが、そうした対策ではどうして
もチップ面積が増大してしまう。したがって、回路上の
工夫を凝らすことでノイズのピーク値が増大しても誤動
作しないようにすることが望ましい。
サイクル内でリフレッシュと読み出し／書き込みとを行
うため、半導体記憶装置内部では外部から見たメモリサ
イクルの２倍のサイクルで動作することになる。このた
め、同じメモリセルを用いながら、汎用のＤＲＡＭなど
に比べて内部動作を高速化させる必要があり、発生する
ノイズのピーク値もそれだけ大きくなって誤動作しやす
くなる。こうしたノイズのピーク値は電源を強化するな
どしても低減可能であるが、そうした対策ではどうして
もチップ面積が増大してしまう。したがって、回路上の
工夫を凝らすことでノイズのピーク値が増大しても誤動
作しないようにすることが望ましい。
【００１８】また、ＭＳＲＡＭは同期式の半導体記憶装
置のようにクロックに従ってアドレスを取り込むわけで
はなく、外部から与えられるアクセスアドレス及びチッ
プセレクト信号の変化を感知し、この変化をトリガとし
てアクセスアドレスを取り込むとともに内部動作を開始
させている。このため、ＭＳＲＡＭでは特にアドレスに
載るノイズに対して非常に敏感であって、そのためのノ
イズ対策が重要となってくる。その際、アドレスに載っ
たノイズがチップ内の各部へ伝搬していった個々の回路
でノイズ対策を施すのは適当でないことから、外部から
アドレスが入力される初段の回路でノイズ対策をするの
が最も望ましい。
置のようにクロックに従ってアドレスを取り込むわけで
はなく、外部から与えられるアクセスアドレス及びチッ
プセレクト信号の変化を感知し、この変化をトリガとし
てアクセスアドレスを取り込むとともに内部動作を開始
させている。このため、ＭＳＲＡＭでは特にアドレスに
載るノイズに対して非常に敏感であって、そのためのノ
イズ対策が重要となってくる。その際、アドレスに載っ
たノイズがチップ内の各部へ伝搬していった個々の回路
でノイズ対策を施すのは適当でないことから、外部から
アドレスが入力される初段の回路でノイズ対策をするの
が最も望ましい。
【００１９】ここで、図１は本実施形態による半導体記
憶装置の構成を示したブロック図である。また、図２は
本実施形態による半導体記憶装置の動作を示したタイミ
ングチャートである。ここでは図１及び図２を随時参照
してノイズが問題となるタイミングについて説明するこ
とにする。そこでまず本実施形態が最も特徴としている
ノイズフィルタに関連する回路について言及し、これら
以外の回路については後で詳しく述べることにする。
憶装置の構成を示したブロック図である。また、図２は
本実施形態による半導体記憶装置の動作を示したタイミ
ングチャートである。ここでは図１及び図２を随時参照
してノイズが問題となるタイミングについて説明するこ
とにする。そこでまず本実施形態が最も特徴としている
ノイズフィルタに関連する回路について言及し、これら
以外の回路については後で詳しく述べることにする。
【００２０】まず、アドレスAddress は半導体記憶装置
外部から供給されるアクセスアドレスであって、メモリ
セルアレイ６（後述）が行列状に配列されていることに
対応して行アドレスおよび列アドレスを含んでいる。次
に、アドレスバッファ１はアドレスAddress をバッファ
リングしてからこれを入力フィルタ１９へ出力する。次
に、ラッチ２はラッチ制御信号ＬＣが“Ｌ”の間は入力
されるアドレスをラッチアドレスL_ADD としてスルーで
出力する。
外部から供給されるアクセスアドレスであって、メモリ
セルアレイ６（後述）が行列状に配列されていることに
対応して行アドレスおよび列アドレスを含んでいる。次
に、アドレスバッファ１はアドレスAddress をバッファ
リングしてからこれを入力フィルタ１９へ出力する。次
に、ラッチ２はラッチ制御信号ＬＣが“Ｌ”の間は入力
されるアドレスをラッチアドレスL_ADD としてスルーで
出力する。
【００２１】また、ラッチ２は入力フィルタ１９を通じ
てアドレスバッファ１から供給されるアドレスをラッチ
制御信号ＬＣの立ち上がりで取り込み、以後は内部に取
り込んだアドレスをラッチアドレスL_ADD として出力す
る。これは、メモリセルアレイ６との間で読み出し又は
書き込みを行っている最中にラッチ２の後段各部へ供給
されるアドレスが変化してしまうと、本来活性化される
のとは別のワード線が活性化されてデータ破壊に至って
しまう。そこでラッチ２にアドレスAddress を取り込ん
でおいて、読み出し又は書き込み中にラッチ２の後段へ
供給されるアドレスが変化しないようにしている。
てアドレスバッファ１から供給されるアドレスをラッチ
制御信号ＬＣの立ち上がりで取り込み、以後は内部に取
り込んだアドレスをラッチアドレスL_ADD として出力す
る。これは、メモリセルアレイ６との間で読み出し又は
書き込みを行っている最中にラッチ２の後段各部へ供給
されるアドレスが変化してしまうと、本来活性化される
のとは別のワード線が活性化されてデータ破壊に至って
しまう。そこでラッチ２にアドレスAddress を取り込ん
でおいて、読み出し又は書き込み中にラッチ２の後段へ
供給されるアドレスが変化しないようにしている。
【００２２】次に、アドレスバッファ１とラッチ２の間
にはノイズフィルタとして機能する入力フィルタ１９が
設けられている。上述したように、ラッチ２がラッチを
かける直前のタイミングは、ノイズの載ったアドレスを
誤まってラッチしてしまう危険性が特に高まる時期であ
って、ノイズに対して耐性をつけておく必要がある。こ
のため、本実施形態では入力フィルタ１９を設けて、こ
の時期にラッチ２へ供給されるアドレスへノイズが載ら
ないようにしている。
にはノイズフィルタとして機能する入力フィルタ１９が
設けられている。上述したように、ラッチ２がラッチを
かける直前のタイミングは、ノイズの載ったアドレスを
誤まってラッチしてしまう危険性が特に高まる時期であ
って、ノイズに対して耐性をつけておく必要がある。こ
のため、本実施形態では入力フィルタ１９を設けて、こ
の時期にラッチ２へ供給されるアドレスへノイズが載ら
ないようにしている。
【００２３】ここで、入力フィルタ１９は入力感度制御
信号ＩＣのレベルによって制御され、入力感度制御信号
ＩＣがハイレベル（以下“Ｈ”と略記する）であれば入
力されたアドレスに対する感度を低げてノイズを除去な
いし低減させ、ノイズによる影響のない波形を出力す
る。一方、入力感度制御信号ＩＣ信号が“Ｌ”であれ
ば、入力フィルタ１９は入力されたアドレスをラッチ２
へスルーで送出する。なお、入力フィルタ１９の具体的
な構成例については後述する。
信号ＩＣのレベルによって制御され、入力感度制御信号
ＩＣがハイレベル（以下“Ｈ”と略記する）であれば入
力されたアドレスに対する感度を低げてノイズを除去な
いし低減させ、ノイズによる影響のない波形を出力す
る。一方、入力感度制御信号ＩＣ信号が“Ｌ”であれ
ば、入力フィルタ１９は入力されたアドレスをラッチ２
へスルーで送出する。なお、入力フィルタ１９の具体的
な構成例については後述する。
【００２４】ＭＳＲＡＭでは汎用のＤＲＡＭと同じメモ
リセルを用いていることからメモリセルのリフレッシュ
が必要となってくる。このため、ＭＳＲＡＭでは汎用の
ＤＲＡＭと同様にセルフリフレッシュを行うのに加え
て、図２に示したように、外部から通常の読み出し又は
書き込み（以下、ノーマルReadまたはノーマルWrite と
いう）要求があったときに、リフレッシュを行ったのち
に要求のあったノーマルRead又はノーマルWrite を行っ
ている。
リセルを用いていることからメモリセルのリフレッシュ
が必要となってくる。このため、ＭＳＲＡＭでは汎用の
ＤＲＡＭと同様にセルフリフレッシュを行うのに加え
て、図２に示したように、外部から通常の読み出し又は
書き込み（以下、ノーマルReadまたはノーマルWrite と
いう）要求があったときに、リフレッシュを行ったのち
に要求のあったノーマルRead又はノーマルWrite を行っ
ている。
【００２５】すなわち、外部から与えられたアドレスAd
dress が変化するかチップセレクト信号／ＣＳが有効化
されると、ＡＴＤ（Address Transition Detector ；ア
ドレス変化検出）回路３はこれらの変化を検出してアド
レス変化検出信号ＡＴＤに正のワンショットパルスを発
生させて、まずリフレッシュを起動させる。そしてこの
リフレッシュが終了したのであれば、その時点で確定し
ているアドレスAddress をラッチ２に取り込み、ラッチ
２から出力されるラッチアドレスL_ADD をもとにメモリ
セルアレイ６に対するノーマルRead又はノーマルWrite
を行う。
dress が変化するかチップセレクト信号／ＣＳが有効化
されると、ＡＴＤ（Address Transition Detector ；ア
ドレス変化検出）回路３はこれらの変化を検出してアド
レス変化検出信号ＡＴＤに正のワンショットパルスを発
生させて、まずリフレッシュを起動させる。そしてこの
リフレッシュが終了したのであれば、その時点で確定し
ているアドレスAddress をラッチ２に取り込み、ラッチ
２から出力されるラッチアドレスL_ADD をもとにメモリ
セルアレイ６に対するノーマルRead又はノーマルWrite
を行う。
【００２６】ここで、ＭＳＲＡＭにおいて特に問題とな
りうるノイズはチップ外部で発生するシステムノイズと
チップ内部で発生する電源ノイズ等の内部ノイズに大別
される。もっとも、外部からのシステムノイズが例えば
アドレスバッファ１から出力されるアドレスに載ること
と、内部で発生した電源ノイズが例えばアドレスバッフ
ァ１の出力にフィードバックされてアドレスに載ること
とは等価であると見なせる。このため、両者の違いはノ
イズがどのようなタイミングで発生しうるかにある。
りうるノイズはチップ外部で発生するシステムノイズと
チップ内部で発生する電源ノイズ等の内部ノイズに大別
される。もっとも、外部からのシステムノイズが例えば
アドレスバッファ１から出力されるアドレスに載ること
と、内部で発生した電源ノイズが例えばアドレスバッフ
ァ１の出力にフィードバックされてアドレスに載ること
とは等価であると見なせる。このため、両者の違いはノ
イズがどのようなタイミングで発生しうるかにある。
【００２７】まず、外部からのシステムノイズはＭＳＲ
ＡＭに限らず一般的な半導体記憶装置でも同様に問題と
なりうるものであって、半導体記憶装置内部の動作とは
無関係に任意のタイミングで発生しうる。一方、チップ
内部で発生するノイズとしては、ピーク電流が流れるこ
とによってチップ内部の電源電位やグランドの電位が揺
れて発生する電源ノイズなどがある。ピーク電流を生じ
る要因は半導体記憶装置の仕様に応じて幾つか考えら
れ、その発生タイミングは設計時に予測することが可能
である。
ＡＭに限らず一般的な半導体記憶装置でも同様に問題と
なりうるものであって、半導体記憶装置内部の動作とは
無関係に任意のタイミングで発生しうる。一方、チップ
内部で発生するノイズとしては、ピーク電流が流れるこ
とによってチップ内部の電源電位やグランドの電位が揺
れて発生する電源ノイズなどがある。ピーク電流を生じ
る要因は半導体記憶装置の仕様に応じて幾つか考えら
れ、その発生タイミングは設計時に予測することが可能
である。
【００２８】ＭＳＲＡＭではピーク電流を発生させる原
因として主に２つの要因が考えられる。これらのピーク
電流は何れもＭＳＲＡＭ内部の動作に由来する特有のタ
イミングで発生するものであって、これらピーク電流に
よって生じるノイズの大きさも最も大きな値の一つとな
っている。
因として主に２つの要因が考えられる。これらのピーク
電流は何れもＭＳＲＡＭ内部の動作に由来する特有のタ
イミングで発生するものであって、これらピーク電流に
よって生じるノイズの大きさも最も大きな値の一つとな
っている。
【００２９】第１の要因として、センスアンプイネーブ
ル信号ＳＥを立ち上げることでセンスアンプが活性され
て消費電流が急激に増加し、それによって電源電位やグ
ランド電位が揺れて大きな電源ノイズの発生する場合が
考えられる。ここで、センスアンプイネーブル信号ＳＥ
はリフレッシュ又はノーマルReadの際に活性化される。
ＭＳＲＡＭでは１メモリサイクル中（図２中の時間Ｔ
SKEW＋サイクルタイムＴｃｙｃ）にリフレッシュ及びノ
ーマルReadが行われる場合があるため、センスアンプ活
性化による電源ノイズが１メモリサイクルに２回発生す
る可能性がある。なお、ノーマルWrite の場合には外部
から書き込み電位が与えられるため、リフレッシュやノ
ーマルReadの場合ほどピーク電流は大きくならない。
ル信号ＳＥを立ち上げることでセンスアンプが活性され
て消費電流が急激に増加し、それによって電源電位やグ
ランド電位が揺れて大きな電源ノイズの発生する場合が
考えられる。ここで、センスアンプイネーブル信号ＳＥ
はリフレッシュ又はノーマルReadの際に活性化される。
ＭＳＲＡＭでは１メモリサイクル中（図２中の時間Ｔ
SKEW＋サイクルタイムＴｃｙｃ）にリフレッシュ及びノ
ーマルReadが行われる場合があるため、センスアンプ活
性化による電源ノイズが１メモリサイクルに２回発生す
る可能性がある。なお、ノーマルWrite の場合には外部
から書き込み電位が与えられるため、リフレッシュやノ
ーマルReadの場合ほどピーク電流は大きくならない。
【００３０】次に、第２の要因として、ノーマルReadに
おいてメモリセルから読み出されたデータを半導体記憶
装置外部に出力する際に消費電流が急激に増加する場合
が考えられる。すなわち、データ出力動作にあたっては
Ｉ／Ｏバッファ１０がバスＩ／Ｏおよびその先に接続さ
れたチップ外のシステムバスを充放電することになる。
このため、消費電流のピーク値が非常に大きくなる可能
性があって、センスアンプイネーブル信号ＳＥの立ち上
がりのときと同様にチップ内部で大きな電源ノイズの発
生する危険性がある。
おいてメモリセルから読み出されたデータを半導体記憶
装置外部に出力する際に消費電流が急激に増加する場合
が考えられる。すなわち、データ出力動作にあたっては
Ｉ／Ｏバッファ１０がバスＩ／Ｏおよびその先に接続さ
れたチップ外のシステムバスを充放電することになる。
このため、消費電流のピーク値が非常に大きくなる可能
性があって、センスアンプイネーブル信号ＳＥの立ち上
がりのときと同様にチップ内部で大きな電源ノイズの発
生する危険性がある。
【００３１】以上のように、ＭＳＲＡＭでは特にリフレ
ッシュに続いてノーマルReadが行われる場合に、リフレ
ッシュ中のセンスアンプ活性化時，ノーマルRead中のセ
ンスアンプ活性化時およびノーマルRead中のデータ出力
動作時に大きな電源ノイズが連続的に発生する可能性が
あり、汎用のＳＲＡＭや汎用のＤＲＡＭに比べて誤動作
を誘発する危険性がいっそう高くなっている。
ッシュに続いてノーマルReadが行われる場合に、リフレ
ッシュ中のセンスアンプ活性化時，ノーマルRead中のセ
ンスアンプ活性化時およびノーマルRead中のデータ出力
動作時に大きな電源ノイズが連続的に発生する可能性が
あり、汎用のＳＲＡＭや汎用のＤＲＡＭに比べて誤動作
を誘発する危険性がいっそう高くなっている。
【００３２】こうしたノイズによる誤動作を防ぐには２
つの対策を施すことが有用である。まず、アドレスAddr
ess が変化してからこれをラッチ２へ取り込むまでの間
についてであるが、上述したようにノイズ対策は半導体
記憶装置内の入力初段で行うのが好ましい。このため、
ノイズ除去手段としては、アドレスバッファ１が出力す
るアドレスに対する感度を鈍らせて後段のラッチ２がノ
イズを感知する可能性を低減させるノイズフィルタ（図
１に示す入力フィルタ１９）が考えられる。
つの対策を施すことが有用である。まず、アドレスAddr
ess が変化してからこれをラッチ２へ取り込むまでの間
についてであるが、上述したようにノイズ対策は半導体
記憶装置内の入力初段で行うのが好ましい。このため、
ノイズ除去手段としては、アドレスバッファ１が出力す
るアドレスに対する感度を鈍らせて後段のラッチ２がノ
イズを感知する可能性を低減させるノイズフィルタ（図
１に示す入力フィルタ１９）が考えられる。
【００３３】また、ノイズ除去のタイミングについて
は、ラッチタイミングよりも所定時間だけ前の時点から
ラッチタイミングまでの間（図２に示したの期間）に
アドレスに載るノイズを除去ないし低減させるようにす
れば良い。これによって、リフレッシュ中にセンスアン
プが活性化されることで生じる電源ノイズと外部からの
システムノイズとによって誤動作してしまうことを防止
できる。
は、ラッチタイミングよりも所定時間だけ前の時点から
ラッチタイミングまでの間（図２に示したの期間）に
アドレスに載るノイズを除去ないし低減させるようにす
れば良い。これによって、リフレッシュ中にセンスアン
プが活性化されることで生じる電源ノイズと外部からの
システムノイズとによって誤動作してしまうことを防止
できる。
【００３４】ここで、図２に示すの期間をどの程度に
設定するかは次のように決めれば良い。まず、アドレス
Address が正常に変化している最中に入力フィルタ１９
の感度を鈍らせるとアドレスAddress の確定が却って遅
れてしまうため、入力フィルタ１９の感度を鈍らせるの
は少なくともアドレスAddress が確定してからにする必
要がある。すなわち、アドレスAddress 及びチップセレ
クト信号／ＣＳはスキューを持っているため、アドレス
Address が変化し初めてから図２に示した時間ＴSKEWが
経過するまで（以下「アドレススキュー期間」という）
はこれらが全て確定していない状態にある。したがっ
て、の期間の開始タイミングは少なくともアドレスス
キュー期間後に設定すべきことになる。
設定するかは次のように決めれば良い。まず、アドレス
Address が正常に変化している最中に入力フィルタ１９
の感度を鈍らせるとアドレスAddress の確定が却って遅
れてしまうため、入力フィルタ１９の感度を鈍らせるの
は少なくともアドレスAddress が確定してからにする必
要がある。すなわち、アドレスAddress 及びチップセレ
クト信号／ＣＳはスキューを持っているため、アドレス
Address が変化し初めてから図２に示した時間ＴSKEWが
経過するまで（以下「アドレススキュー期間」という）
はこれらが全て確定していない状態にある。したがっ
て、の期間の開始タイミングは少なくともアドレスス
キュー期間後に設定すべきことになる。
【００３５】また、チップ内部のノイズに関しては、セ
ンスアンプイネーブル信号ＳＥの立ち上がりタイミング
（図２における時刻ｔ７）を含むようにの期間を設定
しておくのが望ましい。ここで、センスアンプイネーブ
ル信号ＳＥの立ち上がりタイミングは半導体記憶装置の
設計時におおよそのタイミングを算出できる。また、こ
のタイミングは半導体記憶装置の仕様によっても変わり
うるが、温度，電源電圧，プロセス上の製造ばらつきな
どによっても変動しうるため、マージンをとって長めの
期間を設定しておけば良い。
ンスアンプイネーブル信号ＳＥの立ち上がりタイミング
（図２における時刻ｔ７）を含むようにの期間を設定
しておくのが望ましい。ここで、センスアンプイネーブ
ル信号ＳＥの立ち上がりタイミングは半導体記憶装置の
設計時におおよそのタイミングを算出できる。また、こ
のタイミングは半導体記憶装置の仕様によっても変わり
うるが、温度，電源電圧，プロセス上の製造ばらつきな
どによっても変動しうるため、マージンをとって長めの
期間を設定しておけば良い。
【００３６】もっとも、センスアンプイネーブル信号Ｓ
Ｅの立ち上がりをの期間内に含ませることが必須条件
というわけではない。すなわち、センスアンプの活性化
によるノイズの影響がラッチタイミング（図２の時刻ｔ
１０）までに解消しているのであれば、の期間の開始
タイミングをセンスアンプイネーブル信号ＳＥの立ち上
がり後に設定することも考えられる。要するに、この場
合はラッチタイミングと内部電源ノイズの発生タイミン
グとが十分離れていれば良い。したがってこの場合は外
部からのシステムノイズ対策が必要な場合にの期間を
設定することになる。
Ｅの立ち上がりをの期間内に含ませることが必須条件
というわけではない。すなわち、センスアンプの活性化
によるノイズの影響がラッチタイミング（図２の時刻ｔ
１０）までに解消しているのであれば、の期間の開始
タイミングをセンスアンプイネーブル信号ＳＥの立ち上
がり後に設定することも考えられる。要するに、この場
合はラッチタイミングと内部電源ノイズの発生タイミン
グとが十分離れていれば良い。したがってこの場合は外
部からのシステムノイズ対策が必要な場合にの期間を
設定することになる。
【００３７】そして、外部からのシステムノイズは何時
でも発生しうるため、これを考慮するとの期間の開始
タイミングをあまり遅くすることはできない。というの
も、の期間内では外部からのシステムノイズを除去な
いし低減することができるが、の期間よりも前にシス
テムノイズが発生した場合に問題となる可能性がある。
すなわち、入力フィルタ１９の感度が良い状態から悪い
状態に移行するタイミングと外部からのシステムノイズ
が発生するタイミングが重なると、アドレスに載ったノ
イズの影響が解消されるまでに逆に時間が掛かってしま
う。
でも発生しうるため、これを考慮するとの期間の開始
タイミングをあまり遅くすることはできない。というの
も、の期間内では外部からのシステムノイズを除去な
いし低減することができるが、の期間よりも前にシス
テムノイズが発生した場合に問題となる可能性がある。
すなわち、入力フィルタ１９の感度が良い状態から悪い
状態に移行するタイミングと外部からのシステムノイズ
が発生するタイミングが重なると、アドレスに載ったノ
イズの影響が解消されるまでに逆に時間が掛かってしま
う。
【００３８】この場合、入力フィルタ１９の感度が良い
状態のときにアドレスAddress にノイズが載り、その直
後に入力フィルタ１９の感度が鈍ったときがワーストケ
ースとなる。つまり、ノイズの載ったアドレスの波形が
ノイズの無い本来の波形に戻るまでの時間は、入力フィ
ルタ１９を設けないときと比べた場合、入力フィルタ１
９の感度を鈍らせた分だけ長くなってしまう。したがっ
て、いま述べたように両者のタイミングが重なった場合
を考慮すると、ノイズの載ったアドレスの波形が本来の
波形に戻ってからラッチ２へ取り込まれるようにの期
間の長さを最低限確保しておく必要がある。
状態のときにアドレスAddress にノイズが載り、その直
後に入力フィルタ１９の感度が鈍ったときがワーストケ
ースとなる。つまり、ノイズの載ったアドレスの波形が
ノイズの無い本来の波形に戻るまでの時間は、入力フィ
ルタ１９を設けないときと比べた場合、入力フィルタ１
９の感度を鈍らせた分だけ長くなってしまう。したがっ
て、いま述べたように両者のタイミングが重なった場合
を考慮すると、ノイズの載ったアドレスの波形が本来の
波形に戻ってからラッチ２へ取り込まれるようにの期
間の長さを最低限確保しておく必要がある。
【００３９】なお、先に述べたように、センスアンプイ
ネーブル信号ＳＥを立ち上げてからの期間を開始させ
る場合、センスアンプ活性化によるノイズの影響が残っ
ていると、入力フィルタ１９の感度を鈍らせたことでア
ドレスの波形が本来の波形に戻るまでの時間が余計にか
かる。したがってこの場合にも、外部からのシステムノ
イズと同様にの期間の長さに対する配慮が必要とな
る。
ネーブル信号ＳＥを立ち上げてからの期間を開始させ
る場合、センスアンプ活性化によるノイズの影響が残っ
ていると、入力フィルタ１９の感度を鈍らせたことでア
ドレスの波形が本来の波形に戻るまでの時間が余計にか
かる。したがってこの場合にも、外部からのシステムノ
イズと同様にの期間の長さに対する配慮が必要とな
る。
【００４０】次に、ラッチ２へアドレスを取り込んでか
らメモリサイクルの終了時までについては、図２にで
示した期間を確保することが考えられる。すなわち、ノ
ーマルReadによって読み出したデータのデータ出力動作
が完了してから、ラッチ制御信号ＬＣを立ち下げてラッ
チ２のラッチ状態を解除すれば良い。言い換えるなら
ば、センスアンプが活性化されるタイミングおよび読み
出しデータが外部へ出力されるタイミングの双方のタイ
ミングでラッチ２がアドレスを保持し続けるように、ラ
ッチ制御信号ＬＣの立ち下げタイミングを延ばしてやれ
ば良い。
らメモリサイクルの終了時までについては、図２にで
示した期間を確保することが考えられる。すなわち、ノ
ーマルReadによって読み出したデータのデータ出力動作
が完了してから、ラッチ制御信号ＬＣを立ち下げてラッ
チ２のラッチ状態を解除すれば良い。言い換えるなら
ば、センスアンプが活性化されるタイミングおよび読み
出しデータが外部へ出力されるタイミングの双方のタイ
ミングでラッチ２がアドレスを保持し続けるように、ラ
ッチ制御信号ＬＣの立ち下げタイミングを延ばしてやれ
ば良い。
【００４１】ここで、本来であれば、センスアンプによ
ってメモリセルアレイ６から読み出されたデータがＩ／
Ｏバッファ１０に取り込まれていれば、外部へのデータ
出力動作が完了していないうちにメモリセルアレイ６に
対するアクセスを終了させてラッチ制御信号ＬＣを立ち
下げても支障はない。すなわち、次のメモリサイクルが
開始される時点（時刻ｔ１８）までアドレスAddress の
値は保持されているため、ラッチ２のラッチ状態が解除
されてアドレスをスルーで通過させるようになっても、
ラッチアドレスL_ADD には相変わらずそれまでと同じア
ドレスの値が出力される。
ってメモリセルアレイ６から読み出されたデータがＩ／
Ｏバッファ１０に取り込まれていれば、外部へのデータ
出力動作が完了していないうちにメモリセルアレイ６に
対するアクセスを終了させてラッチ制御信号ＬＣを立ち
下げても支障はない。すなわち、次のメモリサイクルが
開始される時点（時刻ｔ１８）までアドレスAddress の
値は保持されているため、ラッチ２のラッチ状態が解除
されてアドレスをスルーで通過させるようになっても、
ラッチアドレスL_ADD には相変わらずそれまでと同じア
ドレスの値が出力される。
【００４２】ところが、データ出力動作に伴ってチップ
内部で発生した電源ノイズが例えばアドレスバッファ１
の出力にフィードバックされた場合に問題が生じる。す
なわち、後述するようにこの時点では次のメモリサイク
ルに備えて入力フィルタ１９がアドレスをスルーで通過
させる状態にある。このため、ラッチ２がアドレスを保
持した状態にないと、ノイズの載ったアドレスが入力フ
ィルタ１９及びラッチ２をスルーで通過して半導体記憶
装置内の各部に供給されてしまう。
内部で発生した電源ノイズが例えばアドレスバッファ１
の出力にフィードバックされた場合に問題が生じる。す
なわち、後述するようにこの時点では次のメモリサイク
ルに備えて入力フィルタ１９がアドレスをスルーで通過
させる状態にある。このため、ラッチ２がアドレスを保
持した状態にないと、ノイズの載ったアドレスが入力フ
ィルタ１９及びラッチ２をスルーで通過して半導体記憶
装置内の各部に供給されてしまう。
【００４３】したがって、ノイズの載ったアドレスが例
えばＡＴＤ回路３に供給されると、ＡＴＤ回路３はこれ
を新たなアドレス変化と誤認してアドレス変化検出信号
ＡＴＤにワンショットパルスを発生させてしまう。そう
すると、ワンショットパルスによって新たな内部動作が
起動されてしまいこれが誤動作となってしまう。そこ
で、データ出力動作が完了するまでラッチ２のラッチ状
態を解除しないようにして、たとえアドレスにノイズが
載ってもラッチ２に保持されているノイズの無いアドレ
スをラッチ２後段の各部へ供給するようにすれば誤動作
は起こり得ない。
えばＡＴＤ回路３に供給されると、ＡＴＤ回路３はこれ
を新たなアドレス変化と誤認してアドレス変化検出信号
ＡＴＤにワンショットパルスを発生させてしまう。そう
すると、ワンショットパルスによって新たな内部動作が
起動されてしまいこれが誤動作となってしまう。そこ
で、データ出力動作が完了するまでラッチ２のラッチ状
態を解除しないようにして、たとえアドレスにノイズが
載ってもラッチ２に保持されているノイズの無いアドレ
スをラッチ２後段の各部へ供給するようにすれば誤動作
は起こり得ない。
【００４４】次に、入力フィルタ１９の具体的な構成例
について説明する。入力フィルタ１９としては様々な構
成が考えられるが、ここでは２種類の構成例を挙げてお
く。図３は入力フィルタ１９の第１の構成例を示した回
路図であって、図１に示した構成のうちアドレスバッフ
ァ１からラッチ２までの経路にある回路を取り上げてい
る。アドレスバッファ２１，入力フィルタ２２，ラッチ
回路２３は、図１に示したアドレスバッファ１，入力フ
ィルタ１９，ラッチ２のうち、アドレスAddress の１ビ
ット分に相当する構成である。
について説明する。入力フィルタ１９としては様々な構
成が考えられるが、ここでは２種類の構成例を挙げてお
く。図３は入力フィルタ１９の第１の構成例を示した回
路図であって、図１に示した構成のうちアドレスバッフ
ァ１からラッチ２までの経路にある回路を取り上げてい
る。アドレスバッファ２１，入力フィルタ２２，ラッチ
回路２３は、図１に示したアドレスバッファ１，入力フ
ィルタ１９，ラッチ２のうち、アドレスAddress の１ビ
ット分に相当する構成である。
【００４５】そして、入力フィルタ２２はインバータ２
４，トランスファゲート２５及び抵抗素子２６から構成
されている。トランスファゲート２５はアドレスバッフ
ァ２１とラッチ回路２３の間で抵抗素子２６と並列に接
続されており、入力感度制御信号ＩＣのレベルに応じて
そのオン／オフが制御される。抵抗素子２６は高抵抗値
（例えば５０ｋΩ）の抵抗素子であって、図示した寄生
容量２７とともにＣＲフィルタを構成している。
４，トランスファゲート２５及び抵抗素子２６から構成
されている。トランスファゲート２５はアドレスバッフ
ァ２１とラッチ回路２３の間で抵抗素子２６と並列に接
続されており、入力感度制御信号ＩＣのレベルに応じて
そのオン／オフが制御される。抵抗素子２６は高抵抗値
（例えば５０ｋΩ）の抵抗素子であって、図示した寄生
容量２７とともにＣＲフィルタを構成している。
【００４６】先に触れたように、入力感度制御信号ＩＣ
はアドレスバッファ２１の出力を鈍らせてノイズを除去
・低減する場合に“Ｈ”となり、アドレスバッファ２１
の出力を高速にラッチ回路２３へ伝達すべき場合に
“Ｌ”となる。すなわち、入力感度制御信号ＩＣが
“Ｈ”になると、トランスファゲート２５を構成するｎ
チャネル及びｐチャネルのＭＯＳ（金属酸化膜半導体）
トランジスタ（以下「Ｔｒ」と略記することがある）が
何れもカットオフする。
はアドレスバッファ２１の出力を鈍らせてノイズを除去
・低減する場合に“Ｈ”となり、アドレスバッファ２１
の出力を高速にラッチ回路２３へ伝達すべき場合に
“Ｌ”となる。すなわち、入力感度制御信号ＩＣが
“Ｈ”になると、トランスファゲート２５を構成するｎ
チャネル及びｐチャネルのＭＯＳ（金属酸化膜半導体）
トランジスタ（以下「Ｔｒ」と略記することがある）が
何れもカットオフする。
【００４７】このため、アドレスバッファ２１からのア
ドレスにノイズが載っていても、ＣＲフィルタによって
波形がつぶれるため、誤ったアドレスがラッチ回路２３
に入力されることはなくなる。一方、入力感度制御信号
ＩＣが“Ｌ”になるとトランスファゲート２５がオンす
るため、抵抗素子２６の両端が短絡されてアドレスバッ
ファ２１の出力が低インピーダンスでラッチ回路２３に
伝達される。これにより、アドレスAddress の変化をラ
ッチ回路２３の後段の回路に伝える場合に、波形が鈍っ
てアドレス変化の伝わるのが遅延しないようにしてい
る。なお、入力感度制御信号ＩＣおよびラッチ制御信号
ＬＣのタイミングについては後述する。
ドレスにノイズが載っていても、ＣＲフィルタによって
波形がつぶれるため、誤ったアドレスがラッチ回路２３
に入力されることはなくなる。一方、入力感度制御信号
ＩＣが“Ｌ”になるとトランスファゲート２５がオンす
るため、抵抗素子２６の両端が短絡されてアドレスバッ
ファ２１の出力が低インピーダンスでラッチ回路２３に
伝達される。これにより、アドレスAddress の変化をラ
ッチ回路２３の後段の回路に伝える場合に、波形が鈍っ
てアドレス変化の伝わるのが遅延しないようにしてい
る。なお、入力感度制御信号ＩＣおよびラッチ制御信号
ＬＣのタイミングについては後述する。
【００４８】次に、図４は図１に示した入力フィルタ１
９の第２の構成例を示した回路図であって、図３に示し
たものと同じ構成要素については同一の符号を付してあ
る。図４において、Ｔｒ３１〜Ｔｒ３３はｐチャネルの
ＭＯＳトランジスタ，Ｔｒ３４〜Ｔｒ３６はｎチャネル
のＭＯＳトランジスタである。このうち、Ｔｒ３１及び
Ｔｒ３４は図３に示したアドレスバッファ２１を構成し
ている。
９の第２の構成例を示した回路図であって、図３に示し
たものと同じ構成要素については同一の符号を付してあ
る。図４において、Ｔｒ３１〜Ｔｒ３３はｐチャネルの
ＭＯＳトランジスタ，Ｔｒ３４〜Ｔｒ３６はｎチャネル
のＭＯＳトランジスタである。このうち、Ｔｒ３１及び
Ｔｒ３４は図３に示したアドレスバッファ２１を構成し
ている。
【００４９】図４の構成例では入力フィルタ３９がＴｒ
３２，Ｔｒ３３，Ｔｒ３５，Ｔｒ３６及びインバータ３
７，３８で構成されている。このうち、Ｔｒ３３及びＴ
ｒ３５から成るインバータとインバータ３７が閉ループ
状に接続されており、インバータ３７の出力を自身の入
力にフィードバック可能に構成している。次に、Ｔｒ３
２，Ｔｒ３６は入力感度制御信号ＩＣのレベルに応じて
動作し、同信号が“Ｌ”であれば両トランジスタがカッ
トオフされて入力フィルタ３９は入力された信号をスル
ーで出力する。一方、同信号が“Ｈ”であれが両トラン
ジスタがオンして入力フィルタ３９はヒステリシス回路
として機能する。
３２，Ｔｒ３３，Ｔｒ３５，Ｔｒ３６及びインバータ３
７，３８で構成されている。このうち、Ｔｒ３３及びＴ
ｒ３５から成るインバータとインバータ３７が閉ループ
状に接続されており、インバータ３７の出力を自身の入
力にフィードバック可能に構成している。次に、Ｔｒ３
２，Ｔｒ３６は入力感度制御信号ＩＣのレベルに応じて
動作し、同信号が“Ｌ”であれば両トランジスタがカッ
トオフされて入力フィルタ３９は入力された信号をスル
ーで出力する。一方、同信号が“Ｈ”であれが両トラン
ジスタがオンして入力フィルタ３９はヒステリシス回路
として機能する。
【００５０】ここで、電源電圧をＶDDとおくとともに、
ラッチ回路２３の閾値電圧が（１／２）ＶDDであるもの
とする。この場合、従来の半導体記憶装置のように、ア
ドレスバッファ２１の出力をそのままラッチ回路２３に
入力する構成であると、アドレスバッファ２１から出力
されるアドレスにノイズが載ってそれが（１／２）Ｖ DD
よりも高くなると、ラッチ回路２３は誤ったアドレスを
ラッチしてしまう。
ラッチ回路２３の閾値電圧が（１／２）ＶDDであるもの
とする。この場合、従来の半導体記憶装置のように、ア
ドレスバッファ２１の出力をそのままラッチ回路２３に
入力する構成であると、アドレスバッファ２１から出力
されるアドレスにノイズが載ってそれが（１／２）Ｖ DD
よりも高くなると、ラッチ回路２３は誤ったアドレスを
ラッチしてしまう。
【００５１】これに対して、本実施形態では入力フィル
タ３９がヒステリシス特性を持つため、こうした誤動作
を生じることがなくなる。いま、アドレスバッファ２１
に入力される電圧を電圧Ｖｉｎ，入力フィルタ３９から
出力される電圧を電圧Ｖｏｕｔとしたとき、入力感度制
御信号ＩＣが“Ｈ”となっているならば、アドレスバッ
ファ２１及び入力フィルタ３９から成る回路の入出力特
性はおおよそ図５に示されるものとなる。
タ３９がヒステリシス特性を持つため、こうした誤動作
を生じることがなくなる。いま、アドレスバッファ２１
に入力される電圧を電圧Ｖｉｎ，入力フィルタ３９から
出力される電圧を電圧Ｖｏｕｔとしたとき、入力感度制
御信号ＩＣが“Ｈ”となっているならば、アドレスバッ
ファ２１及び入力フィルタ３９から成る回路の入出力特
性はおおよそ図５に示されるものとなる。
【００５２】まず、電圧Ｖｉｎを“Ｌ”から“Ｈ”に遷
移させるには、電圧Ｖｉｎを閾値電圧ＶTHH 〔＞（１／
２）ＶDD〕以上にしないと電圧Ｖｏｕｔを“Ｌ”に遷移
させることができない。すなわち、電圧Ｖｉｎが“Ｌ”
の場合にはｐチャネルのＴｒ３１及びＴｒ３３が何れも
オンとなっているため、これら両トランジスタの状態を
反転させなければ電圧Ｖｏｕｔを“Ｌ”にすることがで
きない。したがって、図５に示したように電圧Ｖｉｎを
（１／２）ＶDDよりも高くしなければならなくなる。
移させるには、電圧Ｖｉｎを閾値電圧ＶTHH 〔＞（１／
２）ＶDD〕以上にしないと電圧Ｖｏｕｔを“Ｌ”に遷移
させることができない。すなわち、電圧Ｖｉｎが“Ｌ”
の場合にはｐチャネルのＴｒ３１及びＴｒ３３が何れも
オンとなっているため、これら両トランジスタの状態を
反転させなければ電圧Ｖｏｕｔを“Ｌ”にすることがで
きない。したがって、図５に示したように電圧Ｖｉｎを
（１／２）ＶDDよりも高くしなければならなくなる。
【００５３】一方、電圧Ｖｉｎを“Ｈ”から“Ｌ”に遷
移させるには、電圧Ｖｉｎを閾値電圧ＶTHL 〔＜（１／
２）ＶDD〕以下にしないと電圧Ｖｏｕｔを“Ｌ”に遷移
させることができない。すなわち、電圧Ｖｉｎが“Ｈ”
の場合にはｎチャネルのＴｒ４１及びＴｒ３５が何れも
オンとなっているため、これら両トランジスタの状態を
反転させなければ電圧Ｖｏｕｔを“Ｈ”にすることがで
きない。したがって、図５に示したように電圧Ｖｉｎを
（１／２）ＶDDよりも低くしなければならない。このよ
うに、本実施形態では閾値電圧ＶTHL 〜ＶTHH の領域は
ノイズとして感知しないようにしてノイズマージンを確
保している。
移させるには、電圧Ｖｉｎを閾値電圧ＶTHL 〔＜（１／
２）ＶDD〕以下にしないと電圧Ｖｏｕｔを“Ｌ”に遷移
させることができない。すなわち、電圧Ｖｉｎが“Ｈ”
の場合にはｎチャネルのＴｒ４１及びＴｒ３５が何れも
オンとなっているため、これら両トランジスタの状態を
反転させなければ電圧Ｖｏｕｔを“Ｈ”にすることがで
きない。したがって、図５に示したように電圧Ｖｉｎを
（１／２）ＶDDよりも低くしなければならない。このよ
うに、本実施形態では閾値電圧ＶTHL 〜ＶTHH の領域は
ノイズとして感知しないようにしてノイズマージンを確
保している。
【００５４】〈構成の説明〉次に、図１に示した構成の
うち入力フィルタ１９に関連する回路以外の回路につい
て説明する。まず、ＡＴＤ回路３はチップセレクト信号
／ＣＳが有効（“Ｌ”）な場合に、ラッチアドレスL_AD
D のの何れか１ビットにでも変化があればアドレス変化
検出信号ＡＴＤに正のワンショットパルスを出力する。
また、ＡＴＤ回路３はチップセレクト信号／ＣＳが有効
化された場合にもアドレス変化検出信号ＡＴＤに正のワ
ンショットパルスを発生させる。なお、チップセレクト
信号／ＣＳは図１に示した半導体記憶装置をアクセスす
る場合に有効化される選択信号である。また、信号名の
先頭に付与した記号“／”はそれが負論理の信号である
ことを意味している。
うち入力フィルタ１９に関連する回路以外の回路につい
て説明する。まず、ＡＴＤ回路３はチップセレクト信号
／ＣＳが有効（“Ｌ”）な場合に、ラッチアドレスL_AD
D のの何れか１ビットにでも変化があればアドレス変化
検出信号ＡＴＤに正のワンショットパルスを出力する。
また、ＡＴＤ回路３はチップセレクト信号／ＣＳが有効
化された場合にもアドレス変化検出信号ＡＴＤに正のワ
ンショットパルスを発生させる。なお、チップセレクト
信号／ＣＳは図１に示した半導体記憶装置をアクセスす
る場合に有効化される選択信号である。また、信号名の
先頭に付与した記号“／”はそれが負論理の信号である
ことを意味している。
【００５５】さらに詳述すると、ＡＴＤ回路３はアドレ
スAddress の各ビットのうち最初に変化があったビット
についてまずワンショットパルスを発生させ、この最初
のワンショットパルスが発生している期間中に他のビッ
トに変化があった場合は、既に発生しているワンショッ
トパルスと新たに発生したワンショットパルスを合成し
ている。こうすることで、アドレスAddress にスキュー
があった場合、ワンショットパルスのパルス幅がアドレ
スAddress のスキュー分だけ長くなるものの、１回分の
アドレス変化によって複数個のワンショットパルスがア
ドレス変化検出信号ＡＴＤに発生してしまう恐れはなく
なる。これにより、複数のアドレス変化検出信号ＡＴＤ
が発生して複数のワード線が同時に活性化されてメモリ
セルのデータが破壊されることがなくなる。
スAddress の各ビットのうち最初に変化があったビット
についてまずワンショットパルスを発生させ、この最初
のワンショットパルスが発生している期間中に他のビッ
トに変化があった場合は、既に発生しているワンショッ
トパルスと新たに発生したワンショットパルスを合成し
ている。こうすることで、アドレスAddress にスキュー
があった場合、ワンショットパルスのパルス幅がアドレ
スAddress のスキュー分だけ長くなるものの、１回分の
アドレス変化によって複数個のワンショットパルスがア
ドレス変化検出信号ＡＴＤに発生してしまう恐れはなく
なる。これにより、複数のアドレス変化検出信号ＡＴＤ
が発生して複数のワード線が同時に活性化されてメモリ
セルのデータが破壊されることがなくなる。
【００５６】リフレッシュ制御回路４はアドレスカウン
タ及びリフレッシュタイマを内蔵している。アドレスカ
ウンタはＤＲＡＭメモリセルをリフレッシュするための
リフレッシュアドレスR_ADD を順次生成する。なお、リ
フレッシュアドレスR_ADD はアドレスAddress に含まれ
る行アドレスと同じビット幅を持っている。そして、リ
フレッシュ制御回路４はこれらとアドレス変化検出信号
ＡＴＤ，書き込みイネーブル信号／ＷＥを利用して半導
体記憶装置内部のリフレッシュを制御するために、リフ
レッシュアドレス及びリフレッシュタイミングを半導体
記憶装置内部で自動的に発生させて、汎用ＤＲＡＭにお
けるセルフリフレッシュと同様のリフレッシュを実現し
ている。
タ及びリフレッシュタイマを内蔵している。アドレスカ
ウンタはＤＲＡＭメモリセルをリフレッシュするための
リフレッシュアドレスR_ADD を順次生成する。なお、リ
フレッシュアドレスR_ADD はアドレスAddress に含まれ
る行アドレスと同じビット幅を持っている。そして、リ
フレッシュ制御回路４はこれらとアドレス変化検出信号
ＡＴＤ，書き込みイネーブル信号／ＷＥを利用して半導
体記憶装置内部のリフレッシュを制御するために、リフ
レッシュアドレス及びリフレッシュタイミングを半導体
記憶装置内部で自動的に発生させて、汎用ＤＲＡＭにお
けるセルフリフレッシュと同様のリフレッシュを実現し
ている。
【００５７】リフレッシュタイマは半導体記憶装置の外
部から最後にアクセス要求があってからの経過時間を計
時し、それが所定のリフレッシュ時間を越えた場合に半
導体記憶装置内部でセルフリフレッシュを起動させる。
そのために、リフレッシュタイマはアドレス変化検出信
号ＡＴＤが有効となる度にリセットされて計時を再開す
るように構成される。このほか、リフレッシュタイマは
リフレッシュタイミングを制御するためのリフレッシュ
制御信号ＲＥＦＡ，ＲＥＦＢを生成する。その際、リフ
レッシュタイマは、ＡＴＤ回路３によって生成されるア
ドレス変化検出信号ＡＴＤと同じタイミングで変化する
リフレッシュ制御信号ＲＥＦＣ（図示省略）を生成し、
これをもとにリフレッシュ制御信号ＲＥＦＡ，ＲＥＦＢ
を生成している。
部から最後にアクセス要求があってからの経過時間を計
時し、それが所定のリフレッシュ時間を越えた場合に半
導体記憶装置内部でセルフリフレッシュを起動させる。
そのために、リフレッシュタイマはアドレス変化検出信
号ＡＴＤが有効となる度にリセットされて計時を再開す
るように構成される。このほか、リフレッシュタイマは
リフレッシュタイミングを制御するためのリフレッシュ
制御信号ＲＥＦＡ，ＲＥＦＢを生成する。その際、リフ
レッシュタイマは、ＡＴＤ回路３によって生成されるア
ドレス変化検出信号ＡＴＤと同じタイミングで変化する
リフレッシュ制御信号ＲＥＦＣ（図示省略）を生成し、
これをもとにリフレッシュ制御信号ＲＥＦＡ，ＲＥＦＢ
を生成している。
【００５８】ここで、リフレッシュ制御信号ＲＥＦＡは
半導体記憶装置外部からのアクセス要求に付随してリフ
レッシュを行うか否かを制御するための信号であって、
同信号が“Ｈ”であればリフレッシュを行い、“Ｌ”で
あればリフレッシュを行わない。リフレッシュ制御信号
ＲＥＦＡを立ち下げる要因としては、外部からのアクセ
ス要求に伴うリフレッシュによって１サイクル分のリフ
レッシュが完了したものの、次のサイクルのリフレッシ
ュを起動するにはまだ時間がある場合、あるいは、セル
フリフレッシュを起動させたためにこれが完了するまで
は外部からのアクセス要求に伴うリフレッシュを行う必
要がなくなった場合である。一方、リフレッシュ制御信
号ＲＥＦＢはセルフリフレッシュのために使用される信
号である。すなわち、リフレッシュ制御信号ＲＥＦＢに
負のワンショットパルスを与えることで、ロウイネーブ
ル信号ＲＥへ強制的に正のワンショットパルスを発生さ
せてリフレッシュを起動する。
半導体記憶装置外部からのアクセス要求に付随してリフ
レッシュを行うか否かを制御するための信号であって、
同信号が“Ｈ”であればリフレッシュを行い、“Ｌ”で
あればリフレッシュを行わない。リフレッシュ制御信号
ＲＥＦＡを立ち下げる要因としては、外部からのアクセ
ス要求に伴うリフレッシュによって１サイクル分のリフ
レッシュが完了したものの、次のサイクルのリフレッシ
ュを起動するにはまだ時間がある場合、あるいは、セル
フリフレッシュを起動させたためにこれが完了するまで
は外部からのアクセス要求に伴うリフレッシュを行う必
要がなくなった場合である。一方、リフレッシュ制御信
号ＲＥＦＢはセルフリフレッシュのために使用される信
号である。すなわち、リフレッシュ制御信号ＲＥＦＢに
負のワンショットパルスを与えることで、ロウイネーブ
ル信号ＲＥへ強制的に正のワンショットパルスを発生さ
せてリフレッシュを起動する。
【００５９】マルチプレクサ５（図中「ＭＵＸ」）はア
ドレス変化検出信号ＡＴＤ及びリフレッシュ制御信号Ｒ
ＥＦＢのレベルに応じて、アドレス変化検出信号ＡＴＤ
が“Ｌ”かつリフレッシュ制御信号ＲＥＦＢが“Ｈ”で
あれば、アドレス変化検出信号ＡＴＤの立ち上がりから
予め決められた時間が経過したのちに、ラッチアドレス
L_ADD に含まれる行アドレスを選択してこれをアドレス
M_ADD として出力する。一方、アドレス変化検出信号Ａ
ＴＤが“Ｈ”であるかまたはリフレッシュ制御信号ＲＥ
ＦＢが“Ｌ”であれば、アドレス変化検出信号ＡＴＤの
立ち下がりから予め決められた時間が経過したのちに、
リフレッシュアドレスR_ADD を選択してこれをアドレス
M_ADD として出力する。
ドレス変化検出信号ＡＴＤ及びリフレッシュ制御信号Ｒ
ＥＦＢのレベルに応じて、アドレス変化検出信号ＡＴＤ
が“Ｌ”かつリフレッシュ制御信号ＲＥＦＢが“Ｈ”で
あれば、アドレス変化検出信号ＡＴＤの立ち上がりから
予め決められた時間が経過したのちに、ラッチアドレス
L_ADD に含まれる行アドレスを選択してこれをアドレス
M_ADD として出力する。一方、アドレス変化検出信号Ａ
ＴＤが“Ｈ”であるかまたはリフレッシュ制御信号ＲＥ
ＦＢが“Ｌ”であれば、アドレス変化検出信号ＡＴＤの
立ち下がりから予め決められた時間が経過したのちに、
リフレッシュアドレスR_ADD を選択してこれをアドレス
M_ADD として出力する。
【００６０】次に、メモリセルアレイ６は汎用ＤＲＡＭ
と同様のメモリセルアレイであって、行方向，列方向に
それぞれワード線，ビット線（またはビット線対；以下
同じ）が走っており、ＤＲＡＭと同様に例えば１トラン
ジスタ１キャパシタから成るメモリセルがワード線及び
ビット線の交点の位置に行列状に配置されて構成されて
いる。ロウデコーダ７はロウイネーブル信号ＲＥが
“Ｈ”のときにアドレスM_ADD をデコードし、このアド
レスM_ADD で指定されたワード線を活性化させる。
と同様のメモリセルアレイであって、行方向，列方向に
それぞれワード線，ビット線（またはビット線対；以下
同じ）が走っており、ＤＲＡＭと同様に例えば１トラン
ジスタ１キャパシタから成るメモリセルがワード線及び
ビット線の交点の位置に行列状に配置されて構成されて
いる。ロウデコーダ７はロウイネーブル信号ＲＥが
“Ｈ”のときにアドレスM_ADD をデコードし、このアド
レスM_ADD で指定されたワード線を活性化させる。
【００６１】ロウイネーブル信号ＲＥが“Ｌ”であると
き、ロウデコーダ７は何れのワード線も活性化させな
い。カラムデコーダ８はカラムイネーブル信号ＣＥが
“Ｈ”となっているときに、ラッチアドレスL_ADD に含
まれる列アドレスをデコードし、このラッチアドレスL_
ADD で指定されたビット線を選択するためのカラム選択
信号を生成する。カラムイネーブル信号ＣＥが“Ｌ”で
あれば、カラムデコーダ８は何れのビット線に対応する
カラム選択信号も生成しない。
き、ロウデコーダ７は何れのワード線も活性化させな
い。カラムデコーダ８はカラムイネーブル信号ＣＥが
“Ｈ”となっているときに、ラッチアドレスL_ADD に含
まれる列アドレスをデコードし、このラッチアドレスL_
ADD で指定されたビット線を選択するためのカラム選択
信号を生成する。カラムイネーブル信号ＣＥが“Ｌ”で
あれば、カラムデコーダ８は何れのビット線に対応する
カラム選択信号も生成しない。
【００６２】センスアンプ・リセット回路９は図示を省
略したセンスアンプ，カラムスイッチおよびプリチャー
ジ回路から構成されている。このうち、カラムスイッチ
はカラムデコーダ８の出力するカラム選択信号で指定さ
れたセンスアンプとバスＷＲＢの間を接続する。センス
アンプはセンスアンプイネーブル信号ＳＥが“Ｈ”であ
るとき、アドレスAddress で特定されるメモリセルの接
続されたビット線の電位をセンス・増幅してバスＷＲＢ
に出力し、あるいは、バスＷＲＢに供給された書き込み
データをビット線経由でメモリセルに書き込む。プリチ
ャージ回路はプリチャージイネーブル信号ＰＥが“Ｈ”
のときに、ビット線の電位を所定電位〔例えば（１／
２）ＶDD〕にプリチャージする。
略したセンスアンプ，カラムスイッチおよびプリチャー
ジ回路から構成されている。このうち、カラムスイッチ
はカラムデコーダ８の出力するカラム選択信号で指定さ
れたセンスアンプとバスＷＲＢの間を接続する。センス
アンプはセンスアンプイネーブル信号ＳＥが“Ｈ”であ
るとき、アドレスAddress で特定されるメモリセルの接
続されたビット線の電位をセンス・増幅してバスＷＲＢ
に出力し、あるいは、バスＷＲＢに供給された書き込み
データをビット線経由でメモリセルに書き込む。プリチ
ャージ回路はプリチャージイネーブル信号ＰＥが“Ｈ”
のときに、ビット線の電位を所定電位〔例えば（１／
２）ＶDD〕にプリチャージする。
【００６３】Ｉ／Ｏ（入出力）バッファ１０は、制御信
号ＣＷＯのレベルに応じて同信号が“Ｈ”であればバス
ＷＲＢ上の読み出しデータを出力バッファでバッファリ
ングしてバスＩ／Ｏから半導体記憶装置外部に出力す
る。また、Ｉ／Ｏバッファ１０は同信号が“Ｌ”であれ
ば、出力バッファをフローティング状態として、半導体
記憶装置外部からバスＩ／Ｏ上に供給される書き込みデ
ータを入力バッファでバッファリングしてバスＷＲＢに
送出する。つまり制御信号ＣＷＯが“Ｈ”であれば読み
出し，“Ｌ”であれば書き込みである。
号ＣＷＯのレベルに応じて同信号が“Ｈ”であればバス
ＷＲＢ上の読み出しデータを出力バッファでバッファリ
ングしてバスＩ／Ｏから半導体記憶装置外部に出力す
る。また、Ｉ／Ｏバッファ１０は同信号が“Ｌ”であれ
ば、出力バッファをフローティング状態として、半導体
記憶装置外部からバスＩ／Ｏ上に供給される書き込みデ
ータを入力バッファでバッファリングしてバスＷＲＢに
送出する。つまり制御信号ＣＷＯが“Ｈ”であれば読み
出し，“Ｌ”であれば書き込みである。
【００６４】次に、Ｒ／Ｗ（Read/Write）制御回路１１
はチップセレクト信号／ＣＳ，書き込みイネーブル信号
／ＷＥおよび出力イネーブル信号ＯＥに基づいて制御信
号ＣＷＯを生成する。なお、制御信号ＣＷＯの切換タイ
ミングは動作説明で明らかにする。ラッチ制御回路１２
はアドレス変化検出信号ＡＴＤの立ち下がりエッジから
ラッチ制御信号ＬＣ及び入力感度制御信号ＩＣに正のワ
ンショットパルスを発生させる。なお、これらワンショ
ットパルスを発生させるタイミング及びそのパルス幅
は、ラッチ制御信号ＬＣと入力感度制御信号ＩＣとで異
なっているが、これについては動作説明のところで詳述
する。
はチップセレクト信号／ＣＳ，書き込みイネーブル信号
／ＷＥおよび出力イネーブル信号ＯＥに基づいて制御信
号ＣＷＯを生成する。なお、制御信号ＣＷＯの切換タイ
ミングは動作説明で明らかにする。ラッチ制御回路１２
はアドレス変化検出信号ＡＴＤの立ち下がりエッジから
ラッチ制御信号ＬＣ及び入力感度制御信号ＩＣに正のワ
ンショットパルスを発生させる。なお、これらワンショ
ットパルスを発生させるタイミング及びそのパルス幅
は、ラッチ制御信号ＬＣと入力感度制御信号ＩＣとで異
なっているが、これについては動作説明のところで詳述
する。
【００６５】次に、ロウ制御回路１３はリフレッシュ制
御信号ＲＥＦＡ，リフレッシュ制御信号ＲＥＦＢ，アド
レス変化検出信号ＡＴＤ及び書き込みイネーブル信号／
ＷＥに基づいて、ロウイネーブル信号ＲＥ，センスアン
プイネーブル信号ＳＥ，プリチャージイネーブル信号Ｐ
Ｅおよび制御信号ＣＣを生成する。また、カラム制御回
路１４は制御信号ＣＣに基づいてカラムイネーブル信号
ＣＥを生成する。
御信号ＲＥＦＡ，リフレッシュ制御信号ＲＥＦＢ，アド
レス変化検出信号ＡＴＤ及び書き込みイネーブル信号／
ＷＥに基づいて、ロウイネーブル信号ＲＥ，センスアン
プイネーブル信号ＳＥ，プリチャージイネーブル信号Ｐ
Ｅおよび制御信号ＣＣを生成する。また、カラム制御回
路１４は制御信号ＣＣに基づいてカラムイネーブル信号
ＣＥを生成する。
【００６６】さらに詳述すると、読み出し又は書き込み
時において、ロウ制御回路１３はアドレス変化検出信号
ＡＴＤの立ち上がりをトリガとしてロウイネーブル信号
ＲＥに正のワンショットパルスを発生させる。またロウ
制御回路１３は、リフレッシュ制御信号ＲＥＦＡが
“Ｈ”の場合に、アドレス変化検出信号ＡＴＤの立ち下
がりをトリガとして、リフレッシュ動作に必要となる正
のワンショットパルスをロウイネーブル信号ＲＥに発生
させる。さらにロウ制御回路１３は、リフレッシュ制御
信号ＲＥＦＢに供給される負のワンショットパルスを反
転させて得た正のワンショットパルスをロウイネーブル
信号ＲＥとして出力する。
時において、ロウ制御回路１３はアドレス変化検出信号
ＡＴＤの立ち上がりをトリガとしてロウイネーブル信号
ＲＥに正のワンショットパルスを発生させる。またロウ
制御回路１３は、リフレッシュ制御信号ＲＥＦＡが
“Ｈ”の場合に、アドレス変化検出信号ＡＴＤの立ち下
がりをトリガとして、リフレッシュ動作に必要となる正
のワンショットパルスをロウイネーブル信号ＲＥに発生
させる。さらにロウ制御回路１３は、リフレッシュ制御
信号ＲＥＦＢに供給される負のワンショットパルスを反
転させて得た正のワンショットパルスをロウイネーブル
信号ＲＥとして出力する。
【００６７】但しロウ制御回路１３は、リフレッシュ制
御信号ＲＥＦＡ信号が“Ｈ”であれば、当該アクセス要
求により生じるアドレス変化検出信号ＡＴＤの立ち上が
りでロウイネーブル信号ＲＥにワンショットパルスを発
生させてリフレッシュを起動する。これに対してリフレ
ッシュ制御信号ＲＥＦＡ信号が“Ｌ”であれば、アドレ
ス変化検出信号ＡＴＤにワンショットパルスが発生して
いても、ロウ制御回路１３はロウイネーブル信号ＲＥに
ワンショットパルスを発生させない。
御信号ＲＥＦＡ信号が“Ｈ”であれば、当該アクセス要
求により生じるアドレス変化検出信号ＡＴＤの立ち上が
りでロウイネーブル信号ＲＥにワンショットパルスを発
生させてリフレッシュを起動する。これに対してリフレ
ッシュ制御信号ＲＥＦＡ信号が“Ｌ”であれば、アドレ
ス変化検出信号ＡＴＤにワンショットパルスが発生して
いても、ロウ制御回路１３はロウイネーブル信号ＲＥに
ワンショットパルスを発生させない。
【００６８】また、ロウ制御回路１３はロウイネーブル
信号ＲＥを遅延させてセンスアンプイネーブル信号ＳＥ
に正のワンショットパルスを生成するとともに、ロウイ
ネーブル信号ＲＥに生じたワンショットパルスの立ち下
がりをトリガとしてプリチャージイネーブル信号ＰＥに
正のワンショットパルスを発生させる。なお、これらセ
ンスアンプイネーブル信号ＳＥ及びプリチャージイネー
ブル信号ＰＥはノーマルRead，ノーマルWrite ，リフレ
ッシュを問わず生成される。このほか、ロウ制御回路１
６はロウイネーブル信号ＲＥを遅延させて制御信号ＣＣ
を出力する。
信号ＲＥを遅延させてセンスアンプイネーブル信号ＳＥ
に正のワンショットパルスを生成するとともに、ロウイ
ネーブル信号ＲＥに生じたワンショットパルスの立ち下
がりをトリガとしてプリチャージイネーブル信号ＰＥに
正のワンショットパルスを発生させる。なお、これらセ
ンスアンプイネーブル信号ＳＥ及びプリチャージイネー
ブル信号ＰＥはノーマルRead，ノーマルWrite ，リフレ
ッシュを問わず生成される。このほか、ロウ制御回路１
６はロウイネーブル信号ＲＥを遅延させて制御信号ＣＣ
を出力する。
【００６９】制御信号ＣＣはリフレッシュの場合には生
成されないため、制御信号ＣＣから生成されるカラムイ
ネーブル信号ＣＥもノーマルRead又はノーマルWrite の
場合にだけ生成され、リフレッシュの場合には生成され
ない。次に、カラム制御回路１４は制御信号ＣＣをさら
に遅延させてカラムイネーブル信号ＣＥとして出力す
る。なお、ロウイネーブル信号ＲＥのワンショットパル
スの幅はノーマルRead，ノーマルWrite ，リフレッシュ
がそれぞれ行われる時間を決定するため、これらの動作
のために必要十分なパルス幅が設定される。
成されないため、制御信号ＣＣから生成されるカラムイ
ネーブル信号ＣＥもノーマルRead又はノーマルWrite の
場合にだけ生成され、リフレッシュの場合には生成され
ない。次に、カラム制御回路１４は制御信号ＣＣをさら
に遅延させてカラムイネーブル信号ＣＥとして出力す
る。なお、ロウイネーブル信号ＲＥのワンショットパル
スの幅はノーマルRead，ノーマルWrite ，リフレッシュ
がそれぞれ行われる時間を決定するため、これらの動作
のために必要十分なパルス幅が設定される。
【００７０】次に、ブースト電源１５はメモリセルアレ
イ６内のワード線に印加される昇圧電位をロウデコーダ
７に供給する電源である。また、基板電圧発生回路１６
はメモリセルアレイ６を構成するメモリセルが形成され
ているウエルまたは半導体基板に印加される基板電圧を
発生させる回路である。さらに、リファレンス電圧発生
回路１７はメモリセルアレイ６，センスアンプ・リセッ
ト回路９内のセンスアンプやプリチャージ回路・イコラ
イズ回路が使用するリファレンス電圧〔例えば（１／
２）ＶDD〕を発生させる。
イ６内のワード線に印加される昇圧電位をロウデコーダ
７に供給する電源である。また、基板電圧発生回路１６
はメモリセルアレイ６を構成するメモリセルが形成され
ているウエルまたは半導体基板に印加される基板電圧を
発生させる回路である。さらに、リファレンス電圧発生
回路１７はメモリセルアレイ６，センスアンプ・リセッ
ト回路９内のセンスアンプやプリチャージ回路・イコラ
イズ回路が使用するリファレンス電圧〔例えば（１／
２）ＶDD〕を発生させる。
【００７１】ここで、リフレッシュ制御回路４，ブース
ト電源１５，基板電圧発生回路１６およびリファレンス
電圧発生回路１７にはパワーダウン制御信号PowerDown
が供給されている。このパワーダウン制御信号PowerDow
n は半導体記憶装置をパワーダウン状態（スタンバイ状
態）にするときのモードを半導体記憶装置外部から指定
するための信号である。リフレッシュ制御回路４，ブー
スト電源１５，基板電圧発生回路１６およびリファレン
ス電圧発生回路１７はパワーダウン制御信号PowerDown
に従ってそれぞれ自身に対する電源供給を制御する。
ト電源１５，基板電圧発生回路１６およびリファレンス
電圧発生回路１７にはパワーダウン制御信号PowerDown
が供給されている。このパワーダウン制御信号PowerDow
n は半導体記憶装置をパワーダウン状態（スタンバイ状
態）にするときのモードを半導体記憶装置外部から指定
するための信号である。リフレッシュ制御回路４，ブー
スト電源１５，基板電圧発生回路１６およびリファレン
ス電圧発生回路１７はパワーダウン制御信号PowerDown
に従ってそれぞれ自身に対する電源供給を制御する。
【００７２】本実施形態ではメモリセル自体がＤＲＡＭ
と同様のものであるため、ＳＲＡＭのようにスタンバイ
状態で単純に半導体記憶装置内の回路各部への電源供給
を止めてしまうことはできない。スタンバイ状態であっ
てもメモリセルのデータを保持するためにはリフレッシ
ュ動作に必要となる回路へ電源を供給し続ける必要があ
る。つまり、本実施形態の半導体記憶装置はスタンバイ
状態に関してはＳＲＡＭとの互換性を完全にとることは
できない。しかしながら、本実施形態ではスタンバイ状
態におけるモードを幾つか設けてＳＲＡＭとの互換性を
できる限りとるとともに、既存の半導体記憶装置には存
在しないモードも設けている。
と同様のものであるため、ＳＲＡＭのようにスタンバイ
状態で単純に半導体記憶装置内の回路各部への電源供給
を止めてしまうことはできない。スタンバイ状態であっ
てもメモリセルのデータを保持するためにはリフレッシ
ュ動作に必要となる回路へ電源を供給し続ける必要があ
る。つまり、本実施形態の半導体記憶装置はスタンバイ
状態に関してはＳＲＡＭとの互換性を完全にとることは
できない。しかしながら、本実施形態ではスタンバイ状
態におけるモードを幾つか設けてＳＲＡＭとの互換性を
できる限りとるとともに、既存の半導体記憶装置には存
在しないモードも設けている。
【００７３】すなわち、本実施形態ではリフレッシュ制
御回路４，ブースト電源１５，基板電圧発生回路１６，
リファレンス電圧発生回路１７のうちの何れを動作させ
るかに応じて３種類のスタンバイモードを用意してあ
る。本明細書ではこれらのスタンバイモードを便宜上ス
タンバイモード１〜３と呼ぶことにする。スタンバイモ
ード１は４種類の回路全てに電源を供給するモード、ス
タンバイモード２は４種類の回路のうちリフレッシュ制
御回路４だけ電源供給を止めてこれ以外の３種類の回路
に電源を供給するモード、スタンバイモード３は４種類
の回路全てに対する電源供給を止めるモードである。
御回路４，ブースト電源１５，基板電圧発生回路１６，
リファレンス電圧発生回路１７のうちの何れを動作させ
るかに応じて３種類のスタンバイモードを用意してあ
る。本明細書ではこれらのスタンバイモードを便宜上ス
タンバイモード１〜３と呼ぶことにする。スタンバイモ
ード１は４種類の回路全てに電源を供給するモード、ス
タンバイモード２は４種類の回路のうちリフレッシュ制
御回路４だけ電源供給を止めてこれ以外の３種類の回路
に電源を供給するモード、スタンバイモード３は４種類
の回路全てに対する電源供給を止めるモードである。
【００７４】パワーダウン制御信号PowerDown としては
例えば、リフレッシュ制御回路４に電源を供給するため
の第１の電源供給線と、ブースト電源１５，基板電圧発
生回路１６及びリファレンス電圧発生回路１７に電源を
供給するための第２の電源供給線で構成すれば良い。そ
して、スタンバイモード２に設定するには、第１の電源
供給線に電源を供給せずにリフレッシュ制御回路４への
電源供給を停止させる。また、スタンバイモード３に設
定するには、第１の電源供給線及び第２の電源供給線の
何れにも電源を供給せずに、リフレッシュ制御回路４，
ブースト電源１５，基板電圧発生回路１６，リファレン
ス電圧発生回路１７への電源供給をすべて停止させる。
さらに、スタンバイモード１に設定するには第１の電源
供給線及び第２の電源供給線の双方へ電源を供給する。
例えば、リフレッシュ制御回路４に電源を供給するため
の第１の電源供給線と、ブースト電源１５，基板電圧発
生回路１６及びリファレンス電圧発生回路１７に電源を
供給するための第２の電源供給線で構成すれば良い。そ
して、スタンバイモード２に設定するには、第１の電源
供給線に電源を供給せずにリフレッシュ制御回路４への
電源供給を停止させる。また、スタンバイモード３に設
定するには、第１の電源供給線及び第２の電源供給線の
何れにも電源を供給せずに、リフレッシュ制御回路４，
ブースト電源１５，基板電圧発生回路１６，リファレン
ス電圧発生回路１７への電源供給をすべて停止させる。
さらに、スタンバイモード１に設定するには第１の電源
供給線及び第２の電源供給線の双方へ電源を供給する。
【００７５】次に、各スタンバイモードについてさらに
詳述すると、スタンバイモード１は通常のＤＲＡＭと同
等の電源供給モードであって、３種類あるスタンバイモ
ードの中では最も消費電流が大きい。しかし、この場合
にはメモリセルのリフレッシュに必要な全ての回路へ電
源が供給されたままになっている。このため、スタンバ
イ状態に移行する直前におけるメモリセルのデータが保
持されているほか、半導体記憶装置をスタンバイ状態か
らアクティブ状態へ移行させるまでの時間が３種類のス
タンバイモードの中では最も短い。
詳述すると、スタンバイモード１は通常のＤＲＡＭと同
等の電源供給モードであって、３種類あるスタンバイモ
ードの中では最も消費電流が大きい。しかし、この場合
にはメモリセルのリフレッシュに必要な全ての回路へ電
源が供給されたままになっている。このため、スタンバ
イ状態に移行する直前におけるメモリセルのデータが保
持されているほか、半導体記憶装置をスタンバイ状態か
らアクティブ状態へ移行させるまでの時間が３種類のス
タンバイモードの中では最も短い。
【００７６】一方、スタンバイモード２はリフレッシュ
に必要とされる回路に対して電源が供給されないため、
スタンバイ状態においてメモリセルのデータを保持して
おくことはできないが、その分スタンバイモード１に比
べて消費電流を低減させることができる。つまりこのモ
ードは、スタンバイ状態でデータを保持しておくという
既成概念から発想の転換を図ったものであって、スタン
バイ状態からアクティブ状態に移行したときにメモリセ
ルアレイに書き込みを行える状態になりさえすれば良い
用途に向いている。こうしたことから、スタンバイモー
ド２と次に述べるスタンバイモード３は半導体記憶装置
をバッファとして使用する場合などに適している。
に必要とされる回路に対して電源が供給されないため、
スタンバイ状態においてメモリセルのデータを保持して
おくことはできないが、その分スタンバイモード１に比
べて消費電流を低減させることができる。つまりこのモ
ードは、スタンバイ状態でデータを保持しておくという
既成概念から発想の転換を図ったものであって、スタン
バイ状態からアクティブ状態に移行したときにメモリセ
ルアレイに書き込みを行える状態になりさえすれば良い
用途に向いている。こうしたことから、スタンバイモー
ド２と次に述べるスタンバイモード３は半導体記憶装置
をバッファとして使用する場合などに適している。
【００７７】他方、スタンバイモード３はブースト電
圧，基板電圧，リファレンス電圧を立ち上げる必要があ
るため、スタンバイ状態からアクティブ状態に移行する
までの時間が３種類あるスタンバイモードの中で最も長
くなるが、その分、スタンバイモードにおける消費電流
を最も小さくすることができる。なお、スタンバイモー
ド１〜３の何れの場合においても、上述した４種類以外
の回路については必要な回路だけに電源を供給すれば良
い。例えば、リフレッシュを行うだけであれば、アドレ
スバッファ１，入力フィルタ１９，ラッチ２，ＡＴＤ回
路３，カラムデコーダ８，Ｉ／Ｏバッファ１０，Ｒ／Ｗ
制御回路１１，ラッチ制御回路１２，カラム制御回路１
４等は使われないので電源供給を停止しても構わない。
圧，基板電圧，リファレンス電圧を立ち上げる必要があ
るため、スタンバイ状態からアクティブ状態に移行する
までの時間が３種類あるスタンバイモードの中で最も長
くなるが、その分、スタンバイモードにおける消費電流
を最も小さくすることができる。なお、スタンバイモー
ド１〜３の何れの場合においても、上述した４種類以外
の回路については必要な回路だけに電源を供給すれば良
い。例えば、リフレッシュを行うだけであれば、アドレ
スバッファ１，入力フィルタ１９，ラッチ２，ＡＴＤ回
路３，カラムデコーダ８，Ｉ／Ｏバッファ１０，Ｒ／Ｗ
制御回路１１，ラッチ制御回路１２，カラム制御回路１
４等は使われないので電源供給を停止しても構わない。
【００７８】以上のようなスタンバイモードを設けるこ
とで、半導体記憶装置が適用される機器やその使用環境
などに応じて、スタンバイ状態におけるデータ保持の要
否，アクティブ状態への復帰時間，電流消費量などを半
導体記憶装置外部からきめ細かく制御できるようにな
る。なお、パワーダウン制御信号PowerDown は必須の機
能というわけではないことからこれを省略してしまって
も良く、そうすることで汎用ＳＲＡＭとＩ／Ｏピンの互
換性を完全に保つことが可能となる。
とで、半導体記憶装置が適用される機器やその使用環境
などに応じて、スタンバイ状態におけるデータ保持の要
否，アクティブ状態への復帰時間，電流消費量などを半
導体記憶装置外部からきめ細かく制御できるようにな
る。なお、パワーダウン制御信号PowerDown は必須の機
能というわけではないことからこれを省略してしまって
も良く、そうすることで汎用ＳＲＡＭとＩ／Ｏピンの互
換性を完全に保つことが可能となる。
【００７９】〈動作の説明（ノーマルRead）〉次に、図
２に示したタイミングチャートに沿って上記構成による
半導体記憶装置の動作を説明する。まず時刻ｔ１になる
と、アドレスAddress がそれまでの値“Ａｎ−１”から
“Ａｎ”に変化を開始するとともに、図示していないが
チップセレクト信号／ＣＳが有効化される。但しアドレ
スAddress の各ビットおよびチップセレクト信号／ＣＳ
の間にはスキューがあるため、汎用ＳＲＡＭの同様に、
この時点でアドレスAddress の各ビットが全て確定して
いるとは限らない。
２に示したタイミングチャートに沿って上記構成による
半導体記憶装置の動作を説明する。まず時刻ｔ１になる
と、アドレスAddress がそれまでの値“Ａｎ−１”から
“Ａｎ”に変化を開始するとともに、図示していないが
チップセレクト信号／ＣＳが有効化される。但しアドレ
スAddress の各ビットおよびチップセレクト信号／ＣＳ
の間にはスキューがあるため、汎用ＳＲＡＭの同様に、
この時点でアドレスAddress の各ビットが全て確定して
いるとは限らない。
【００８０】そして、この時点でアドレスAddress は確
定していないため、ラッチ制御回路１２はラッチ制御信
号ＬＣに“Ｌ”を出力している。またこの時点では、ア
ドレスAddress の変化を半導体記憶装置内の各部へ高速
に伝達する必要があるため、ラッチ制御回路１２は入力
感度制御信号ＩＣにも“Ｌ”を出力している。このた
め、アドレスAddress はアドレスバッファ１でバッファ
リングされたのち、入力フィルタ１９およびラッチ２を
順次スルーで通過し、ラッチアドレスL_ADD としてＡＴ
Ｄ回路３，マルチプレクサ５及びカラムデコーダ８に供
給される。
定していないため、ラッチ制御回路１２はラッチ制御信
号ＬＣに“Ｌ”を出力している。またこの時点では、ア
ドレスAddress の変化を半導体記憶装置内の各部へ高速
に伝達する必要があるため、ラッチ制御回路１２は入力
感度制御信号ＩＣにも“Ｌ”を出力している。このた
め、アドレスAddress はアドレスバッファ１でバッファ
リングされたのち、入力フィルタ１９およびラッチ２を
順次スルーで通過し、ラッチアドレスL_ADD としてＡＴ
Ｄ回路３，マルチプレクサ５及びカラムデコーダ８に供
給される。
【００８１】この後の時刻ｔ２において、ＡＴＤ回路３
はアドレスAddress （＝ラッチアドレスL_ADD ）が変化
したことを検出してアドレス変化検出信号ＡＴＤに正の
ワンショットパルスを発生させる。こうしてアドレス変
化検出信号ＡＴＤが立ち上がると、マルチプレクサ５は
リフレッシュアドレスR_ADD 側を選択してこれをアドレ
スM_ADD として出力する。また、アドレス変化検出信号
ＡＴＤが立ち上がったことで、ロウ制御回路１３はロウ
イネーブル信号ＲＥに正のワンショットパルスを発生さ
せる。
はアドレスAddress （＝ラッチアドレスL_ADD ）が変化
したことを検出してアドレス変化検出信号ＡＴＤに正の
ワンショットパルスを発生させる。こうしてアドレス変
化検出信号ＡＴＤが立ち上がると、マルチプレクサ５は
リフレッシュアドレスR_ADD 側を選択してこれをアドレ
スM_ADD として出力する。また、アドレス変化検出信号
ＡＴＤが立ち上がったことで、ロウ制御回路１３はロウ
イネーブル信号ＲＥに正のワンショットパルスを発生さ
せる。
【００８２】ロウデコーダ７はこのロウイネーブル信号
ＲＥの立ち上がりを捉えてアドレスM_ADD の値をデコー
ドし、時刻ｔ３になった時点でリフレッシュアドレスR_
ADDに対応したワード線（以下、リフレッシュ対象のワ
ード線を「リフレッシュワード線」と呼ぶ）を活性化さ
せる。なお、図２においては図示を簡単にするために、
リフレッシュワード線の電圧波形とノーマルRead又はノ
ーマルWrite の際に活性化されるワード線の電圧波形を
一括して「Ｗｏｒｄ」として図示してある。しかし、各
メモリサイクルにおけるリフレッシュワード線とノーマ
ルRead／ノーマルWrite によって活性化されるワード線
とは一般に異なっている。
ＲＥの立ち上がりを捉えてアドレスM_ADD の値をデコー
ドし、時刻ｔ３になった時点でリフレッシュアドレスR_
ADDに対応したワード線（以下、リフレッシュ対象のワ
ード線を「リフレッシュワード線」と呼ぶ）を活性化さ
せる。なお、図２においては図示を簡単にするために、
リフレッシュワード線の電圧波形とノーマルRead又はノ
ーマルWrite の際に活性化されるワード線の電圧波形を
一括して「Ｗｏｒｄ」として図示してある。しかし、各
メモリサイクルにおけるリフレッシュワード線とノーマ
ルRead／ノーマルWrite によって活性化されるワード線
とは一般に異なっている。
【００８３】次に、アドレスAddress が変化し始めた時
刻ｔ１から時間ＴSKEWが経過して時刻ｔ４になると、ア
ドレスAddress の全ビットの値が確定して、アドレスAd
dress の値をラッチ２へ取り込んでも良い状態となる。
次に、時刻ｔ５になるとＡＴＤ回路３はアドレス変化検
出信号ＡＴＤに発生させていた正のワンショットパルス
を立ち下げる。ラッチ制御回路１２はこの立ち下がりを
トリガとして時刻ｔ６で入力感度制御信号ＩＣに正のワ
ンショットパルスを発生させる。また、リフレッシュ制
御回路４はこれ以後に行われるリフレッシュに備えてリ
フレッシュアドレスR_ADD を更新する。
刻ｔ１から時間ＴSKEWが経過して時刻ｔ４になると、ア
ドレスAddress の全ビットの値が確定して、アドレスAd
dress の値をラッチ２へ取り込んでも良い状態となる。
次に、時刻ｔ５になるとＡＴＤ回路３はアドレス変化検
出信号ＡＴＤに発生させていた正のワンショットパルス
を立ち下げる。ラッチ制御回路１２はこの立ち下がりを
トリガとして時刻ｔ６で入力感度制御信号ＩＣに正のワ
ンショットパルスを発生させる。また、リフレッシュ制
御回路４はこれ以後に行われるリフレッシュに備えてリ
フレッシュアドレスR_ADD を更新する。
【００８４】こうして入力感度制御信号ＩＣが“Ｈ”に
なると、入力フィルタ１９はアドレスバッファ１から出
力されるアドレスに対する感度を下げてノイズフィルタ
として機能するようになる。このため、外部からのシス
テムノイズや内部で発生する電源ノイズがアドレスAddr
ess に載っていても、これらノイズが除去ないし低減さ
れたアドレスがラッチ２へ供給される。なお、この時点
ではアドレスAddressが確定しており、アドレスAddress
の変化を半導体記憶装置内の各部へ高速に伝達させる
必要がなくなっているため、アドレスバッファ１から出
力されるアドレスの感度を下げても支障はない。
なると、入力フィルタ１９はアドレスバッファ１から出
力されるアドレスに対する感度を下げてノイズフィルタ
として機能するようになる。このため、外部からのシス
テムノイズや内部で発生する電源ノイズがアドレスAddr
ess に載っていても、これらノイズが除去ないし低減さ
れたアドレスがラッチ２へ供給される。なお、この時点
ではアドレスAddressが確定しており、アドレスAddress
の変化を半導体記憶装置内の各部へ高速に伝達させる
必要がなくなっているため、アドレスバッファ１から出
力されるアドレスの感度を下げても支障はない。
【００８５】この後、ロウ制御回路１３は時刻ｔ７から
センスアンプイネーブル信号ＳＥに正のワンショットパ
ルスを発生させる。これにより、センスアンプ・リセッ
ト回路９は内部のセンスアンプを活性化させ、これによ
ってリフレッシュアドレスR_ADD に対応するリフレッシ
ュワード線に接続されたメモリセルのリフレッシュが開
始される。このように本実施形態では、外部から供給さ
れるアドレスAddressの値が確定していない待機期間
（スキュー期間ＴSKEW）をリフレッシュに充てて、汎用
ＳＲＡＭでは本来内部動作が行われない待機期間を有効
利用している。なお、リフレッシュ動作ではノーマルRe
adの場合のように読み出しデータを外部へ出力する必要
がない。このため、制御信号ＣＣ及びカラムイネーブル
信号ＣＥは“Ｌ”のままであって、カラムデコーダ８も
カラム選択信号を生成しない。
センスアンプイネーブル信号ＳＥに正のワンショットパ
ルスを発生させる。これにより、センスアンプ・リセッ
ト回路９は内部のセンスアンプを活性化させ、これによ
ってリフレッシュアドレスR_ADD に対応するリフレッシ
ュワード線に接続されたメモリセルのリフレッシュが開
始される。このように本実施形態では、外部から供給さ
れるアドレスAddressの値が確定していない待機期間
（スキュー期間ＴSKEW）をリフレッシュに充てて、汎用
ＳＲＡＭでは本来内部動作が行われない待機期間を有効
利用している。なお、リフレッシュ動作ではノーマルRe
adの場合のように読み出しデータを外部へ出力する必要
がない。このため、制御信号ＣＣ及びカラムイネーブル
信号ＣＥは“Ｌ”のままであって、カラムデコーダ８も
カラム選択信号を生成しない。
【００８６】そして、図２に示したように時刻ｔ７近辺
ではセンスアンプ活性化による電源ノイズが発生して、
アドレスバッファ１から出力されるアドレスにこの電源
ノイズが重畳する。しかし、入力フィルタ１９の作用に
よってラッチ２に供給されるアドレスに載っていたノイ
ズが除去ないし低減されて、外部から供給された本来の
アドレスAddress の値となる。この後、ロウ制御回路１
３がリフレッシュ動作に必要な時間が経過してからロウ
イネーブル信号ＲＥを立ち下げると、ロウデコーダ７は
時刻ｔ８でリフレッシュワード線を非活性化させる。
ではセンスアンプ活性化による電源ノイズが発生して、
アドレスバッファ１から出力されるアドレスにこの電源
ノイズが重畳する。しかし、入力フィルタ１９の作用に
よってラッチ２に供給されるアドレスに載っていたノイ
ズが除去ないし低減されて、外部から供給された本来の
アドレスAddress の値となる。この後、ロウ制御回路１
３がリフレッシュ動作に必要な時間が経過してからロウ
イネーブル信号ＲＥを立ち下げると、ロウデコーダ７は
時刻ｔ８でリフレッシュワード線を非活性化させる。
【００８７】次に、ロウ制御回路１３はロウイネーブル
信号ＲＥの立ち下がりを受けてセンスアンプイネーブル
信号ＳＥを立ち下げ、センスアンプ・リセット回路９は
活性化させていた内部のセンスアンプを非活性化させ
る。また、ロウ制御回路１３はロウイネーブル信号ＲＥ
の立ち下がりを受けてプリチャージイネーブル信号ＰＥ
に正のワンショットパルスを発生させる。これにより、
センスアンプ・リセット回路９内のプリチャージ回路が
次のアクセスに備えてプリチャージ動作を行う。
信号ＲＥの立ち下がりを受けてセンスアンプイネーブル
信号ＳＥを立ち下げ、センスアンプ・リセット回路９は
活性化させていた内部のセンスアンプを非活性化させ
る。また、ロウ制御回路１３はロウイネーブル信号ＲＥ
の立ち下がりを受けてプリチャージイネーブル信号ＰＥ
に正のワンショットパルスを発生させる。これにより、
センスアンプ・リセット回路９内のプリチャージ回路が
次のアクセスに備えてプリチャージ動作を行う。
【００８８】そして時刻ｔ１０になると、ラッチ制御回
路１２は時刻ｔ５におけるアドレス変化検出信号ＡＴＤ
の立ち下がりを受けて、ラッチ制御信号ＬＣに正のワン
ショットパルスを発生させる。これにより、ラッチ２は
入力フィルタ１９から出力されたアドレスをラッチす
る。このとき、時刻ｔ１０の直前の時刻ｔ９では外部か
らのシステムノイズがアドレスバッファ１から出力され
るアドレスに載っている。しかし、このシステムノイズ
は入力フィルタ１９でフィルタリングされるため、ラッ
チ２はノイズの除去ないし低減された正しいアドレスの
値“Ａｎ”をラッチすることができる。
路１２は時刻ｔ５におけるアドレス変化検出信号ＡＴＤ
の立ち下がりを受けて、ラッチ制御信号ＬＣに正のワン
ショットパルスを発生させる。これにより、ラッチ２は
入力フィルタ１９から出力されたアドレスをラッチす
る。このとき、時刻ｔ１０の直前の時刻ｔ９では外部か
らのシステムノイズがアドレスバッファ１から出力され
るアドレスに載っている。しかし、このシステムノイズ
は入力フィルタ１９でフィルタリングされるため、ラッ
チ２はノイズの除去ないし低減された正しいアドレスの
値“Ａｎ”をラッチすることができる。
【００８９】こうしてラッチ２にアドレスが正しくラッ
チされたのであれば、これ以後はアドレスバッファ１か
ら出力されるアドレスにノイズが載っても動作に支障は
なくなる。そこで、次のメモリサイクル（後述する時刻
ｔ１８以降）におけるアドレス変化をアドレスバッファ
１からラッチ２へ高速に伝達できるように、ラッチ制御
回路１２は適当なタイミング（図２では時刻ｔ１２とし
てある）で入力感度制御信号ＩＣを立ち下げる。
チされたのであれば、これ以後はアドレスバッファ１か
ら出力されるアドレスにノイズが載っても動作に支障は
なくなる。そこで、次のメモリサイクル（後述する時刻
ｔ１８以降）におけるアドレス変化をアドレスバッファ
１からラッチ２へ高速に伝達できるように、ラッチ制御
回路１２は適当なタイミング（図２では時刻ｔ１２とし
てある）で入力感度制御信号ＩＣを立ち下げる。
【００９０】そして時刻ｔ１１からはリフレッシュに続
くノーマルRead又はノーマルWriteが行われることにな
る。図２においては、チップ内部でノイズが発生する頻
度が高いノーマルReadの場合について示してありここで
もノーマルReadについて説明する。ノーマルReadの場合
には、図示していないが出力イネーブル信号ＯＥが有効
にされるため、Ｒ／Ｗ制御回路１１はメモリセルからの
読み出しに備えて制御信号ＣＷＯを“Ｈ”にする。これ
により、Ｉ／Ｏバッファ１０はセンスアンプ・リセット
回路９から送られてくる読み出しデータをバスＷＲＢを
通じてバスＩ／Ｏへ送出できる状態となる。
くノーマルRead又はノーマルWriteが行われることにな
る。図２においては、チップ内部でノイズが発生する頻
度が高いノーマルReadの場合について示してありここで
もノーマルReadについて説明する。ノーマルReadの場合
には、図示していないが出力イネーブル信号ＯＥが有効
にされるため、Ｒ／Ｗ制御回路１１はメモリセルからの
読み出しに備えて制御信号ＣＷＯを“Ｈ”にする。これ
により、Ｉ／Ｏバッファ１０はセンスアンプ・リセット
回路９から送られてくる読み出しデータをバスＷＲＢを
通じてバスＩ／Ｏへ送出できる状態となる。
【００９１】また、マルチプレクサ５はラッチアドレス
L_ADD 側を選択するようになり、この時点ではアドレス
Address の値が確定しているため、そのの値“Ａｎ”が
アドレスM_ADD としてロウデコーダ７に出力される。次
に、アドレス変化検出信号ＡＴＤの立ち下がりを受け
て、ロウ制御回路１３はロウイネーブル信号ＲＥに正の
ワンショットパルスを発生させる。これにより、ロウデ
コーダ７はアドレスM_ADD の値“Ａｎ”に対応したワー
ド線（以下、読み出し対象のワード線を「読み出しワー
ド線」と呼ぶことがある）を時刻ｔ１１で活性化させ
る。これにより、読み出しワード線に接続されたメモリ
セルの保持するデータが各ビット線上の電位として現れ
るようになる。
L_ADD 側を選択するようになり、この時点ではアドレス
Address の値が確定しているため、そのの値“Ａｎ”が
アドレスM_ADD としてロウデコーダ７に出力される。次
に、アドレス変化検出信号ＡＴＤの立ち下がりを受け
て、ロウ制御回路１３はロウイネーブル信号ＲＥに正の
ワンショットパルスを発生させる。これにより、ロウデ
コーダ７はアドレスM_ADD の値“Ａｎ”に対応したワー
ド線（以下、読み出し対象のワード線を「読み出しワー
ド線」と呼ぶことがある）を時刻ｔ１１で活性化させ
る。これにより、読み出しワード線に接続されたメモリ
セルの保持するデータが各ビット線上の電位として現れ
るようになる。
【００９２】一方、ロウイネーブル信号ＲＥの立ち上が
りを受けて、ロウ制御回路１３は時刻ｔ１３でセンスア
ンプイネーブル信号ＳＥに正のワンショットパルスを発
生させる。これにより、センスアンプ・リセット回路９
は内部のセンスアンプを活性化させ、個々のビット線上
に読み出されたメモリセルのデータをセンスしてこれを
“０”／“１”の論理レベルまで増幅する。
りを受けて、ロウ制御回路１３は時刻ｔ１３でセンスア
ンプイネーブル信号ＳＥに正のワンショットパルスを発
生させる。これにより、センスアンプ・リセット回路９
は内部のセンスアンプを活性化させ、個々のビット線上
に読み出されたメモリセルのデータをセンスしてこれを
“０”／“１”の論理レベルまで増幅する。
【００９３】このとき、センスアンプの活性化によって
時刻ｔ７と同様に電源ノイズがアドレスバッファ１の出
力に載るようになる。しかしこの場合はラッチ２が既に
アドレスをラッチした状態にあるため、アドレスバッフ
ァ１から出力されるアドレスにノイズが載ってこれが入
力フィルタ１９をスルーで通過してラッチ２に供給され
ても動作に支障はない。
時刻ｔ７と同様に電源ノイズがアドレスバッファ１の出
力に載るようになる。しかしこの場合はラッチ２が既に
アドレスをラッチした状態にあるため、アドレスバッフ
ァ１から出力されるアドレスにノイズが載ってこれが入
力フィルタ１９をスルーで通過してラッチ２に供給され
ても動作に支障はない。
【００９４】次に、ロウ制御回路１３が制御信号ＣＣに
正のワンショットパルスを発生させると、カラム制御回
路１４はカラムイネーブル信号ＣＥに正のワンショット
パルスを発生させる。こうしてカラムイネーブル信号Ｃ
Ｅが“Ｈ”となると、カラムデコーダ８はラッチアドレ
スL_ADD の値“Ａｎ”に含まれている列アドレス部分を
デコードして、当該列アドレスに対応するカラム選択信
号に正のワンショットパルスを発生させる。
正のワンショットパルスを発生させると、カラム制御回
路１４はカラムイネーブル信号ＣＥに正のワンショット
パルスを発生させる。こうしてカラムイネーブル信号Ｃ
Ｅが“Ｈ”となると、カラムデコーダ８はラッチアドレ
スL_ADD の値“Ａｎ”に含まれている列アドレス部分を
デコードして、当該列アドレスに対応するカラム選択信
号に正のワンショットパルスを発生させる。
【００９５】この結果、センスアンプ・リセット回路９
は当該列アドレスに対応するセンスアンプの出力を選択
してバスＷＲＢに接続するので、読み出し対象のメモリ
セルに保持されたデータがバスＷＲＢ上に現れてくる。
これにより、Ｉ／Ｏバッファ１０はバスＷＲＢ上に読み
出されたデータを時刻ｔ１４でバスＩ／Ｏに出力し、こ
の時点からデータ出力動作が開始される。このデータ出
力動作によって電源ノイズが発生し、その影響でアドレ
スバッファ１の出力にノイズが載るようになる。しかし
この場合もラッチ制御信号ＬＣは“Ｈ”であってラッチ
２はアドレスをラッチしたままの状態にあるため、ラッ
チ２の後段にノイズの載ったアドレスが供給されること
はなく動作に支障が生じることはない。
は当該列アドレスに対応するセンスアンプの出力を選択
してバスＷＲＢに接続するので、読み出し対象のメモリ
セルに保持されたデータがバスＷＲＢ上に現れてくる。
これにより、Ｉ／Ｏバッファ１０はバスＷＲＢ上に読み
出されたデータを時刻ｔ１４でバスＩ／Ｏに出力し、こ
の時点からデータ出力動作が開始される。このデータ出
力動作によって電源ノイズが発生し、その影響でアドレ
スバッファ１の出力にノイズが載るようになる。しかし
この場合もラッチ制御信号ＬＣは“Ｈ”であってラッチ
２はアドレスをラッチしたままの状態にあるため、ラッ
チ２の後段にノイズの載ったアドレスが供給されること
はなく動作に支障が生じることはない。
【００９６】こうしてメモリセルアレイ６からの読み出
しが終わってロウ制御回路１３がロウイネーブル信号Ｒ
Ｅを立ち下げると、ロウデコーダ７はノーマルReadのた
めに活性化されていた読み出しワード線を時刻ｔ１６で
非活性化させる。また、ロウ制御回路１３はロウイネー
ブル信号ＲＥの立ち下げに対応してセンスアンプイネー
ブル信号ＳＥを立ち下げてセンス動作を終了させる。さ
らに、ロウ制御回路１３がロウイネーブル信号ＲＥの立
ち下げに対応して制御信号ＣＣを立ち下げると、カラム
制御回路１４はカラムイネーブル信号ＣＥを立ち下げ
る。
しが終わってロウ制御回路１３がロウイネーブル信号Ｒ
Ｅを立ち下げると、ロウデコーダ７はノーマルReadのた
めに活性化されていた読み出しワード線を時刻ｔ１６で
非活性化させる。また、ロウ制御回路１３はロウイネー
ブル信号ＲＥの立ち下げに対応してセンスアンプイネー
ブル信号ＳＥを立ち下げてセンス動作を終了させる。さ
らに、ロウ制御回路１３がロウイネーブル信号ＲＥの立
ち下げに対応して制御信号ＣＣを立ち下げると、カラム
制御回路１４はカラムイネーブル信号ＣＥを立ち下げ
る。
【００９７】これにより、カラムデコーダ８はカラム選
択信号を無効化して、選択されていたセンスアンプとバ
スＷＲＢの間を切り離す。次いで、ロウ制御回路１３は
ロウイネーブル信号ＲＥの立ち下げに対応してプリチャ
ージイネーブル信号ＰＥに正のワンショットパルスを発
生させてプリチャージ動作を行う。一方、時刻ｔ１５に
なった時点で読み出しデータの出力動作が完了して当該
動作による電源ノイズの影響はなくなっている。
択信号を無効化して、選択されていたセンスアンプとバ
スＷＲＢの間を切り離す。次いで、ロウ制御回路１３は
ロウイネーブル信号ＲＥの立ち下げに対応してプリチャ
ージイネーブル信号ＰＥに正のワンショットパルスを発
生させてプリチャージ動作を行う。一方、時刻ｔ１５に
なった時点で読み出しデータの出力動作が完了して当該
動作による電源ノイズの影響はなくなっている。
【００９８】そこでラッチ制御回路１２は時刻ｔ１７で
ラッチ制御信号ＬＣを立ち下げてラッチ２のラッチ状態
を解除する。これにより、次のメモリサイクルにおける
アドレスAddress の変化がアドレスバッファ１，入力フ
ィルタ１９，ラッチ２を通じて半導体記憶装置内の各部
へ伝達されるようにする。この後、時刻ｔ１８になると
次のメモリサイクルに入ってアドレスAddress が変化を
開始して、アクセス要求が読み出しであれば時刻ｔ１〜
ｔ１８における動作と同様の動作が為される。
ラッチ制御信号ＬＣを立ち下げてラッチ２のラッチ状態
を解除する。これにより、次のメモリサイクルにおける
アドレスAddress の変化がアドレスバッファ１，入力フ
ィルタ１９，ラッチ２を通じて半導体記憶装置内の各部
へ伝達されるようにする。この後、時刻ｔ１８になると
次のメモリサイクルに入ってアドレスAddress が変化を
開始して、アクセス要求が読み出しであれば時刻ｔ１〜
ｔ１８における動作と同様の動作が為される。
【００９９】〈動作の説明（ノーマルRead以外）〉リフ
レッシュ後にノーマルWrite を行う場合の動作は基本的
にノーマルReadの場合と同様である。ＭＳＲＡＭでは汎
用ＳＲＡＭと同じく、書き込みイネーブル信号／ＷＥ及
び書き込みデータがアドレスAddress に対して非同期に
与えられる。このため、書き込みイネーブル信号／ＷＥ
に負のパルスが入力されると、Ｒ／Ｗ制御回路１１は制
御信号ＣＷＯを立ち下げてＩ／Ｏバッファ１０から入力
されるバスＩ／Ｏ上の書き込みデータをバスＷＲＢに取
り込む。
レッシュ後にノーマルWrite を行う場合の動作は基本的
にノーマルReadの場合と同様である。ＭＳＲＡＭでは汎
用ＳＲＡＭと同じく、書き込みイネーブル信号／ＷＥ及
び書き込みデータがアドレスAddress に対して非同期に
与えられる。このため、書き込みイネーブル信号／ＷＥ
に負のパルスが入力されると、Ｒ／Ｗ制御回路１１は制
御信号ＣＷＯを立ち下げてＩ／Ｏバッファ１０から入力
されるバスＩ／Ｏ上の書き込みデータをバスＷＲＢに取
り込む。
【０１００】そして、ノーマルReadの場合と同様にして
最終的にセンスアンプが活性化されると、指定されたメ
モリセルに対してバスＷＲＢから書き込みが行われる。
そして、書き込みイネーブル信号／ＷＥが立ち上げられ
ることで書き込みが終了する。このように、ノーマルWr
ite ではノーマルReadのときのようなデータ出力動作が
存在しないため、図２の時刻ｔ１４に相当するタイミン
グで電源ノイズが発生することはない。したがって、ア
ドレスの載るノイズに対する対策としてはノーマルRead
の場合を考慮しておけば良い。
最終的にセンスアンプが活性化されると、指定されたメ
モリセルに対してバスＷＲＢから書き込みが行われる。
そして、書き込みイネーブル信号／ＷＥが立ち上げられ
ることで書き込みが終了する。このように、ノーマルWr
ite ではノーマルReadのときのようなデータ出力動作が
存在しないため、図２の時刻ｔ１４に相当するタイミン
グで電源ノイズが発生することはない。したがって、ア
ドレスの載るノイズに対する対策としてはノーマルRead
の場合を考慮しておけば良い。
【０１０１】このほか、上述した説明では、外部からの
アクセスに付随して必ずリフレッシュを行っていたが、
実際には全てのメモリサイクルでリフレッシュを行うわ
けではない。例えばリフレッシュを間欠的に行うのであ
れば、数ｍｓ〜数十ｍｓを１サイクルとして数μｓ毎に
１回リフレッシュを行えば良い。このため、リフレッシ
ュを行う必要のないメモリサイクルでは、リフレッシュ
制御回路４がリフレッシュ制御信号ＲＥＦＢを“Ｈ”に
したままリフレッシュ制御信号ＲＥＦＡを“Ｌ”にす
る。
アクセスに付随して必ずリフレッシュを行っていたが、
実際には全てのメモリサイクルでリフレッシュを行うわ
けではない。例えばリフレッシュを間欠的に行うのであ
れば、数ｍｓ〜数十ｍｓを１サイクルとして数μｓ毎に
１回リフレッシュを行えば良い。このため、リフレッシ
ュを行う必要のないメモリサイクルでは、リフレッシュ
制御回路４がリフレッシュ制御信号ＲＥＦＢを“Ｈ”に
したままリフレッシュ制御信号ＲＥＦＡを“Ｌ”にす
る。
【０１０２】これにより、ロウ制御回路１３はロウイネ
ーブル信号ＲＥおよびこれに対応したセンスアンプイネ
ーブル信号ＳＥ及びプリチャージイネーブル信号ＰＥを
発生させなくなり、リフレッシュを伴うことなくノーマ
ルRead又はノーマルWrite が行われる。つまり、この場
合は図２の時刻ｔ７に相当するタイミングで電源ノイズ
が発生しなくなる。したがって、ノイズ対策に関しては
リフレッシュ後にノーマルReadを行う場合について考慮
しておけば良い。
ーブル信号ＲＥおよびこれに対応したセンスアンプイネ
ーブル信号ＳＥ及びプリチャージイネーブル信号ＰＥを
発生させなくなり、リフレッシュを伴うことなくノーマ
ルRead又はノーマルWrite が行われる。つまり、この場
合は図２の時刻ｔ７に相当するタイミングで電源ノイズ
が発生しなくなる。したがって、ノイズ対策に関しては
リフレッシュ後にノーマルReadを行う場合について考慮
しておけば良い。
【０１０３】さらに、外部からのアクセスが一定時間な
いとリフレッシュ制御信号ＲＥＦＢに負のパルスが生成
されてセルフリフレッシュが行われる。この場合はラッ
チ制御回路１２がラッチ制御信号ＬＣにワンショットパ
ルスを発生させず、アドレスの誤ラッチによる誤動作も
起こり得ない。
いとリフレッシュ制御信号ＲＥＦＢに負のパルスが生成
されてセルフリフレッシュが行われる。この場合はラッ
チ制御回路１２がラッチ制御信号ＬＣにワンショットパ
ルスを発生させず、アドレスの誤ラッチによる誤動作も
起こり得ない。
【０１０４】次に、第１の関連発明と同様に、本実施形
態でも汎用ＤＲＡＭなどで採用されているページモード
を実現することができる。ページモードでは外部から与
えられるアドレスAddress を論理的に上位ビット側のア
ドレスUAddressと下位ビット側のアドレスPageAddress
に分割する。そして、アドレスUAddressが同一の複数メ
モリセルに対してアドレスPageAddress だけを順次変化
させながらデータを連続的に入出力する。
態でも汎用ＤＲＡＭなどで採用されているページモード
を実現することができる。ページモードでは外部から与
えられるアドレスAddress を論理的に上位ビット側のア
ドレスUAddressと下位ビット側のアドレスPageAddress
に分割する。そして、アドレスUAddressが同一の複数メ
モリセルに対してアドレスPageAddress だけを順次変化
させながらデータを連続的に入出力する。
【０１０５】そのための構成として、例えば４つのメモ
リセルを連続的にアクセスするのであればバスＷＲＢの
幅を４倍に拡げておき、これに合わせてセンスアンプ・
リセット回路９内のセンスアンプが４本のビット線を同
時に選択するようにしておく。また、センスアンプ・リ
セット回路９とＩ／Ｏバッファの間にバスセレクタを設
けて、同時に読み出されたデータのうちの何れかをアド
レスPageAddress に従って選択して入出力させる。
リセルを連続的にアクセスするのであればバスＷＲＢの
幅を４倍に拡げておき、これに合わせてセンスアンプ・
リセット回路９内のセンスアンプが４本のビット線を同
時に選択するようにしておく。また、センスアンプ・リ
セット回路９とＩ／Ｏバッファの間にバスセレクタを設
けて、同時に読み出されたデータのうちの何れかをアド
レスPageAddress に従って選択して入出力させる。
【０１０６】ページモードによるノーマルReadでは、例
えば４つのメモリセルのデータがメモリセルアレイ６か
ら同時に読み出され、その後に外部から入力されるアド
レスPageAddress に従ってデータを外部へ順次出力して
ゆくことになる。したがってページモードを実現する場
合には、例えば４つのデータのうちの最後のデータの出
力動作後にラッチ制御信号ＬＣを立ち下げる必要があ
る。
えば４つのメモリセルのデータがメモリセルアレイ６か
ら同時に読み出され、その後に外部から入力されるアド
レスPageAddress に従ってデータを外部へ順次出力して
ゆくことになる。したがってページモードを実現する場
合には、例えば４つのデータのうちの最後のデータの出
力動作後にラッチ制御信号ＬＣを立ち下げる必要があ
る。
【０１０７】なお、ページモードに類似するものとして
バーストモードが存在する。ページモードではアドレス
PageAddress を外部からランダムに指定可能となってい
る。これに対して、バーストモードではアドレスPageAd
dress の代わりにバースト動作開始時の下位アドレスで
あるアドレスStartAddressだけを与える。そして２番目
以降の下位アドレスについては予め決められた順序に従
って半導体記憶装置内部で発生させるようにしている。
こうしたことから、バーストモードの場合にもページモ
ードのときと同じく最後のデータの出力動作後にラッチ
制御信号ＬＣを立ち下げることになる。
バーストモードが存在する。ページモードではアドレス
PageAddress を外部からランダムに指定可能となってい
る。これに対して、バーストモードではアドレスPageAd
dress の代わりにバースト動作開始時の下位アドレスで
あるアドレスStartAddressだけを与える。そして２番目
以降の下位アドレスについては予め決められた順序に従
って半導体記憶装置内部で発生させるようにしている。
こうしたことから、バーストモードの場合にもページモ
ードのときと同じく最後のデータの出力動作後にラッチ
制御信号ＬＣを立ち下げることになる。
【０１０８】〈まとめ〉以上のように、本実施形態では
アドレススキュー期間が経過してアドレスAddress が確
定した後において、ラッチ２がこのアドレスをラッチす
るタイミングから所定時間だけ遡ったタイミング（時刻
ｔ６）から入力フィルタ１９でアドレスに対する感度を
下げている。これにより、時刻ｔ４〜ｔ１０期間内に外
部から入力されたシステムノイズやセンスアンプ活性化
による電源ノイズが発生しても、アドレスバッファ１に
載ったこれらノイズが除去ないし低減されるため、ラッ
チ２で誤まったアドレスがラッチされることはなくな
る。
アドレススキュー期間が経過してアドレスAddress が確
定した後において、ラッチ２がこのアドレスをラッチす
るタイミングから所定時間だけ遡ったタイミング（時刻
ｔ６）から入力フィルタ１９でアドレスに対する感度を
下げている。これにより、時刻ｔ４〜ｔ１０期間内に外
部から入力されたシステムノイズやセンスアンプ活性化
による電源ノイズが発生しても、アドレスバッファ１に
載ったこれらノイズが除去ないし低減されるため、ラッ
チ２で誤まったアドレスがラッチされることはなくな
る。
【０１０９】また、図２にで示した期間を確保してお
くことで、ラッチ２がアドレスをラッチしている期間内
において、外部からのシステムノイズ，ノーマルRead又
はノーマルWrite 中のセンスアンプの活性化による電源
ノイズ，ノーマルRead中のデータ出力動作による電源ノ
イズがそれぞれ発生しても、ノイズの載ったアドレスが
ラッチ２の後段へ伝搬されることがなくなる。このた
め、ノイズによる誤動作を未然に防止することが可能と
なる。
くことで、ラッチ２がアドレスをラッチしている期間内
において、外部からのシステムノイズ，ノーマルRead又
はノーマルWrite 中のセンスアンプの活性化による電源
ノイズ，ノーマルRead中のデータ出力動作による電源ノ
イズがそれぞれ発生しても、ノイズの載ったアドレスが
ラッチ２の後段へ伝搬されることがなくなる。このた
め、ノイズによる誤動作を未然に防止することが可能と
なる。
【０１１０】〈変形例〉なお、ラッチ制御信号ＬＣを立
ち上げてラッチ２にアドレスを取り込むタイミングは、
理論的にはアドレス確定と同時であっても構わない。し
かし、実際には製造上のバラツキやシステム上の原因に
よってアドレス確定のタイミングが遅れる場合も考え得
る。こうしたことから、アドレススキュー期間に対して
製造上のマージンを確保しておいて、アドレスAddress
の全てのビットがラッチ２を構成する個々のラッチ回路
に確実に伝搬してからラッチ動作がなされるように、ラ
ッチタイミングを設定することが望ましい。
ち上げてラッチ２にアドレスを取り込むタイミングは、
理論的にはアドレス確定と同時であっても構わない。し
かし、実際には製造上のバラツキやシステム上の原因に
よってアドレス確定のタイミングが遅れる場合も考え得
る。こうしたことから、アドレススキュー期間に対して
製造上のマージンを確保しておいて、アドレスAddress
の全てのビットがラッチ２を構成する個々のラッチ回路
に確実に伝搬してからラッチ動作がなされるように、ラ
ッチタイミングを設定することが望ましい。
【０１１１】もっとも、アドレスをラッチするタイミン
グが遅れてしまうとそれだけノーマルRead又はノーマル
Write が完了するのが遅延することになる。そこで、リ
フレッシュ動作が終了してノーマルRead／ノーマルWrit
e のために新たにワード線を活性化できる状態となるま
でには、アドレスをラッチ２へラッチしておくことが望
ましい。また、図２では時刻ｔ１２で入力感度制御信号
ＩＣを立ち下げているが、ラッチ２によってアドレスが
取り込まれる時刻ｔ１９以降であれば時刻ｔ１２よりも
前であって良い。
グが遅れてしまうとそれだけノーマルRead又はノーマル
Write が完了するのが遅延することになる。そこで、リ
フレッシュ動作が終了してノーマルRead／ノーマルWrit
e のために新たにワード線を活性化できる状態となるま
でには、アドレスをラッチ２へラッチしておくことが望
ましい。また、図２では時刻ｔ１２で入力感度制御信号
ＩＣを立ち下げているが、ラッチ２によってアドレスが
取り込まれる時刻ｔ１９以降であれば時刻ｔ１２よりも
前であって良い。
【０１１２】さらに、外部からのシステムノイズによる
影響があまり問題とならない場合も考えられる。そうし
た場合には、入力フィルタ１９を用いてアドレスに対す
る感度を鈍らせる代わりに、リフレッシュ中のセンスア
ンプ活性化による電源ノイズの影響が無いタイミング
（すなわち、センスアンプ活性化前のタイミングか、あ
るいは、センスアンプ活性化による電源ノイズの影響が
なくなった以降のタイミング）でラッチ制御信号ＬＣを
立ち上げても良い。
影響があまり問題とならない場合も考えられる。そうし
た場合には、入力フィルタ１９を用いてアドレスに対す
る感度を鈍らせる代わりに、リフレッシュ中のセンスア
ンプ活性化による電源ノイズの影響が無いタイミング
（すなわち、センスアンプ活性化前のタイミングか、あ
るいは、センスアンプ活性化による電源ノイズの影響が
なくなった以降のタイミング）でラッチ制御信号ＬＣを
立ち上げても良い。
【０１１３】〈シミュレーション結果〉ここで、図６及
び図７は入力フィルタ１９として図３に示した構成例を
採用した場合について各部のシミュレーション波形を示
したグラフである。図中、横軸は相対的な時刻（単位：
秒），縦軸は各波形の電圧値（単位：ボルト）である。
これらの図では、図３に示した入力フィルタ２２を設け
なかった場合（従来の半導体記憶装置）にラッチ回路２
３へ入力される波形をＷ０としている。
び図７は入力フィルタ１９として図３に示した構成例を
採用した場合について各部のシミュレーション波形を示
したグラフである。図中、横軸は相対的な時刻（単位：
秒），縦軸は各波形の電圧値（単位：ボルト）である。
これらの図では、図３に示した入力フィルタ２２を設け
なかった場合（従来の半導体記憶装置）にラッチ回路２
３へ入力される波形をＷ０としている。
【０１１４】また、図３に示した抵抗素子２６の抵抗値
を１０ｋΩ〜５０ｋΩまで１０ｋΩ刻みで変化させたと
きにラッチ回路２３へ入力される波形をそれぞれＷ１〜
Ｗ５としている。なお、図３に示したようにアドレスバ
ッファ２１は反転バッファであるため、アドレスAddres
s のあるビット（図中の「ＡＸ０」）の波形と波形Ｗ０
〜Ｗ５の極性が逆になっている。
を１０ｋΩ〜５０ｋΩまで１０ｋΩ刻みで変化させたと
きにラッチ回路２３へ入力される波形をそれぞれＷ１〜
Ｗ５としている。なお、図３に示したようにアドレスバ
ッファ２１は反転バッファであるため、アドレスAddres
s のあるビット（図中の「ＡＸ０」）の波形と波形Ｗ０
〜Ｗ５の極性が逆になっている。
【０１１５】まず、図６はアドレスＡＸ０の値が“０”
Ｂ（Ｂは２進表現を意味する）から“１”Ｂへ遷移した
後において、ノイズの影響でアドレスＡＸ０の電圧値が
時刻０．１５５〜０．１６０μｓにかけて２．３Ｖから
０．６Ｖまで直線的に下降し、時刻０．１６０〜０．１
６５μｓにかけて０．６Ｖから２．３Ｖまで直線的に上
昇した場合を示している。また図６では、時刻０．１５
６〜０．１７０μｓの期間だけ入力感度制御信号ＩＣが
“Ｈ”となって入力フィルタ２２が入力感度を鈍らせる
とともに、時刻０．１６５μｓからラッチ制御信号ＬＣ
が立ち上がってラッチ回路２３が取り込み動作を開始す
るものとしている。
Ｂ（Ｂは２進表現を意味する）から“１”Ｂへ遷移した
後において、ノイズの影響でアドレスＡＸ０の電圧値が
時刻０．１５５〜０．１６０μｓにかけて２．３Ｖから
０．６Ｖまで直線的に下降し、時刻０．１６０〜０．１
６５μｓにかけて０．６Ｖから２．３Ｖまで直線的に上
昇した場合を示している。また図６では、時刻０．１５
６〜０．１７０μｓの期間だけ入力感度制御信号ＩＣが
“Ｈ”となって入力フィルタ２２が入力感度を鈍らせる
とともに、時刻０．１６５μｓからラッチ制御信号ＬＣ
が立ち上がってラッチ回路２３が取り込み動作を開始す
るものとしている。
【０１１６】図示したように、波形Ｗ０の場合にはアド
レスＡＸ０に載ったノイズによって、ピーク時の電圧値
が最大振幅に近い値にまでなっており、ノイズが無けれ
ば本来“Ｌ”のはずのアドレスをラッチ回路２３は確実
に“Ｈ”と認識してしまう。これに対して、抵抗素子２
６の抵抗値を増加させてゆくにつれて、ラッチ２に入力
される波形がつぶれてそのピーク電圧値が低くなってゆ
く。このため、ラッチ回路２３の閾値電圧が例えば１．
２５Ｖであるとした場合、抵抗値を３０ｋΩ以上にする
ことでラッチ回路２３はアドレスを“Ｌ”と認識する。
レスＡＸ０に載ったノイズによって、ピーク時の電圧値
が最大振幅に近い値にまでなっており、ノイズが無けれ
ば本来“Ｌ”のはずのアドレスをラッチ回路２３は確実
に“Ｈ”と認識してしまう。これに対して、抵抗素子２
６の抵抗値を増加させてゆくにつれて、ラッチ２に入力
される波形がつぶれてそのピーク電圧値が低くなってゆ
く。このため、ラッチ回路２３の閾値電圧が例えば１．
２５Ｖであるとした場合、抵抗値を３０ｋΩ以上にする
ことでラッチ回路２３はアドレスを“Ｌ”と認識する。
【０１１７】また、図６において時刻０．１５０〜０．
１５２μｓにおける波形に着目すると、アドレスＡＸ０
の値が“０”Ｂから“１”Ｂに変化を開始した時点で
は、入力感度制御信号ＩＣが“Ｌ”であるため、アドレ
スバッファ１及び入力フィルタ１９はアドレスＡＸ０を
ほとんど遅延なくラッチ回路２３に供給しており、この
時点ではアドレスAddress の変化が高速にラッチ２及び
その後段の回路へ伝達されていることが分かる。
１５２μｓにおける波形に着目すると、アドレスＡＸ０
の値が“０”Ｂから“１”Ｂに変化を開始した時点で
は、入力感度制御信号ＩＣが“Ｌ”であるため、アドレ
スバッファ１及び入力フィルタ１９はアドレスＡＸ０を
ほとんど遅延なくラッチ回路２３に供給しており、この
時点ではアドレスAddress の変化が高速にラッチ２及び
その後段の回路へ伝達されていることが分かる。
【０１１８】次に、図７はアドレスＡＸ０の値が“１”
Ｂから“０”Ｂへ遷移した場合について示したものであ
る。図示したように、ノイズの影響でアドレスＡＸ０の
電圧値が時刻０．１０５〜０．１１０μｓにかけて０Ｖ
から１．７Ｖまで直線的に上昇し、時刻０．１１０〜
０．１１５μｓにかけて１．７Ｖから０Ｖまで直線的に
下降するものとしている。また図７では、時刻０．１０
５〜０．１２０μｓの期間だけ入力感度制御信号ＩＣが
“Ｈ”となり、時刻０．１１５μｓからラッチ制御信号
ＬＣが立ち上がるものとしている。
Ｂから“０”Ｂへ遷移した場合について示したものであ
る。図示したように、ノイズの影響でアドレスＡＸ０の
電圧値が時刻０．１０５〜０．１１０μｓにかけて０Ｖ
から１．７Ｖまで直線的に上昇し、時刻０．１１０〜
０．１１５μｓにかけて１．７Ｖから０Ｖまで直線的に
下降するものとしている。また図７では、時刻０．１０
５〜０．１２０μｓの期間だけ入力感度制御信号ＩＣが
“Ｈ”となり、時刻０．１１５μｓからラッチ制御信号
ＬＣが立ち上がるものとしている。
【０１１９】この場合も、波形Ｗ０ではラッチ回路２３
に供給される底の電圧値がほぼ０Ｖになっており、ノイ
ズが無ければ本来“Ｈ”のはずのアドレスＡＸ０をラッ
チ回路２３は確実に“Ｌ”と認識してしまう。これに対
して、抵抗素子２６の抵抗値を増加させてゆくにつれて
波形がつぶれて底の電圧値が高くなってゆく。このた
め、ラッチ回路２３の閾値電圧が例えば１．２５Ｖであ
るとした場合、抵抗値を５０ｋΩにすることでラッチ回
路２３は“Ｈ”と認識するようになる。また、時刻０．
１００〜０．１０２μｓにおける波形に着目すると、こ
の場合もアドレスバッファ２１及び入力フィルタ１９は
ほとんど遅延なしにアドレスＡＸ０の変化をラッチ回路
２３に伝達している。
に供給される底の電圧値がほぼ０Ｖになっており、ノイ
ズが無ければ本来“Ｈ”のはずのアドレスＡＸ０をラッ
チ回路２３は確実に“Ｌ”と認識してしまう。これに対
して、抵抗素子２６の抵抗値を増加させてゆくにつれて
波形がつぶれて底の電圧値が高くなってゆく。このた
め、ラッチ回路２３の閾値電圧が例えば１．２５Ｖであ
るとした場合、抵抗値を５０ｋΩにすることでラッチ回
路２３は“Ｈ”と認識するようになる。また、時刻０．
１００〜０．１０２μｓにおける波形に着目すると、こ
の場合もアドレスバッファ２１及び入力フィルタ１９は
ほとんど遅延なしにアドレスＡＸ０の変化をラッチ回路
２３に伝達している。
【０１２０】〔第２実施形態〕第１実施形態では先に掲
げた第１の関連発明を基礎としていたが、本発明者は第
１の関連発明とは別の形態のＭＳＲＡＭを提案している
（特願２０００−１０９６８９号；以下「第２の関連発
明」という）。そして、本発明は第１の関連発明のみな
らず第２の関連発明にもほぼ同様に適用することが可能
であって、本実施形態では第２の関連発明を基礎とした
実施形態について、第１実施形態との相違点を中心にし
て以下に説明する。
げた第１の関連発明を基礎としていたが、本発明者は第
１の関連発明とは別の形態のＭＳＲＡＭを提案している
（特願２０００−１０９６８９号；以下「第２の関連発
明」という）。そして、本発明は第１の関連発明のみな
らず第２の関連発明にもほぼ同様に適用することが可能
であって、本実施形態では第２の関連発明を基礎とした
実施形態について、第１実施形態との相違点を中心にし
て以下に説明する。
【０１２１】上述したように第１実施形態ではリフレッ
シュ後にノーマルRead又はノーマルWrite を行っていた
が、本実施形態では第１実施形態と順序を入れ替えて、
ノーマルRead又はレイトライト（詳細は後述）を行って
からリフレッシュを行っている。こうすることで、本実
施形態では第１実施形態に比べてアクセス（読み出しの
場合はアドレスアクセス時間ＴAA）の高速化を図ってい
る。
シュ後にノーマルRead又はノーマルWrite を行っていた
が、本実施形態では第１実施形態と順序を入れ替えて、
ノーマルRead又はレイトライト（詳細は後述）を行って
からリフレッシュを行っている。こうすることで、本実
施形態では第１実施形態に比べてアクセス（読み出しの
場合はアドレスアクセス時間ＴAA）の高速化を図ってい
る。
【０１２２】また、汎用ＳＲＡＭでは書き込みイネーブ
ル信号がアドレスに対して非同期的に与えられるが、本
実施形態ではアドレススキュー期間内に書き込みイネー
ブル信号を与える仕様としている。というのも、読み出
しを高速化するためには、アドレススキュー期間経過後
にできる限り早く読み出し動作を開始させる必要があ
る。このため、書き込みイネーブル信号が遅れて有効化
される場合には、ダミーの読み出しが行われてから本来
の書き込みが行われることになる。
ル信号がアドレスに対して非同期的に与えられるが、本
実施形態ではアドレススキュー期間内に書き込みイネー
ブル信号を与える仕様としている。というのも、読み出
しを高速化するためには、アドレススキュー期間経過後
にできる限り早く読み出し動作を開始させる必要があ
る。このため、書き込みイネーブル信号が遅れて有効化
される場合には、ダミーの読み出しが行われてから本来
の書き込みが行われることになる。
【０１２３】ところが、ＭＳＲＡＭではＤＲＡＭと同様
に破壊読み出しでメモリセルから読み出しを行っている
ため、ダミーの読み出しを中断してしまうとデータ破壊
につながってしまう。つまりＭＳＲＡＭでは、書き込み
イネーブル信号が与えられてもダミーの読み出しが完了
するまでは書き込み動作を開始させることができない。
そのため、書き込みイネーブル信号がアドレスに対して
完全に非同期的に与えられる仕様にしてしまうと、メモ
リサイクルが長くなってしまうという問題がある。こう
したことから、外部からのアクセス要求が読み出し／書
き込みの何れであるかをアドレススキュー期間内で確定
させておくことで、アドレスが確定した時点でダミーの
読み出しを行うことなく書き込みを開始できるようにし
ている。
に破壊読み出しでメモリセルから読み出しを行っている
ため、ダミーの読み出しを中断してしまうとデータ破壊
につながってしまう。つまりＭＳＲＡＭでは、書き込み
イネーブル信号が与えられてもダミーの読み出しが完了
するまでは書き込み動作を開始させることができない。
そのため、書き込みイネーブル信号がアドレスに対して
完全に非同期的に与えられる仕様にしてしまうと、メモ
リサイクルが長くなってしまうという問題がある。こう
したことから、外部からのアクセス要求が読み出し／書
き込みの何れであるかをアドレススキュー期間内で確定
させておくことで、アドレスが確定した時点でダミーの
読み出しを行うことなく書き込みを開始できるようにし
ている。
【０１２４】また、本実施形態ではメモリセルに対する
書き込みをレイトライト（Late Write）で行っている。
レイトライトでは、外部から書き込み要求が与えられた
メモリサイクルにおいては、同じく外部から与えられる
書き込みアドレスおよび書き込みデータを半導体記憶装
置内部に取り込んでおく。この後に、次の書き込み要求
が与えられたメモリサイクルで、先のメモリサイクルで
取り込んでおいた書き込みアドレスおよび書き込みデー
タを用いてメモリセルへ書き込みを行う。つまり、メモ
リセルに対する書き込みを次に書き込み要求が与えられ
たメモリサイクルまで遅延させるのがレイトライトであ
る。
書き込みをレイトライト（Late Write）で行っている。
レイトライトでは、外部から書き込み要求が与えられた
メモリサイクルにおいては、同じく外部から与えられる
書き込みアドレスおよび書き込みデータを半導体記憶装
置内部に取り込んでおく。この後に、次の書き込み要求
が与えられたメモリサイクルで、先のメモリサイクルで
取り込んでおいた書き込みアドレスおよび書き込みデー
タを用いてメモリセルへ書き込みを行う。つまり、メモ
リセルに対する書き込みを次に書き込み要求が与えられ
たメモリサイクルまで遅延させるのがレイトライトであ
る。
【０１２５】ここで、ノーマルWrite では汎用ＳＲＡＭ
と同様に書き込みイネーブル信号がアドレスに対して非
同期的に与えられるため、書き込みイネーブル信号及び
書き込みデータの双方が確定するまでメモリセルへの書
き込み動作は開始されずに空き時間が生じてしまうとう
欠点がある。一方、レイトライトによると、実際に書き
込みを行うメモリサイクルでは最初から書き込みアドレ
ス及び書き込みデータが確定しており、アドレススキュ
ー期間が経過した段階ですぐに書き込み可能となる。ま
たレイトライトの採用によって、本実施形態では、アド
レスに対して遅れて入力される書き込みデータの取り込
み動作とレイトライトとこれに続くリフレッシュの動作
とを並行して行えるため、それだけメモリサイクルを短
縮することができる。
と同様に書き込みイネーブル信号がアドレスに対して非
同期的に与えられるため、書き込みイネーブル信号及び
書き込みデータの双方が確定するまでメモリセルへの書
き込み動作は開始されずに空き時間が生じてしまうとう
欠点がある。一方、レイトライトによると、実際に書き
込みを行うメモリサイクルでは最初から書き込みアドレ
ス及び書き込みデータが確定しており、アドレススキュ
ー期間が経過した段階ですぐに書き込み可能となる。ま
たレイトライトの採用によって、本実施形態では、アド
レスに対して遅れて入力される書き込みデータの取り込
み動作とレイトライトとこれに続くリフレッシュの動作
とを並行して行えるため、それだけメモリサイクルを短
縮することができる。
【０１２６】以上のようなことから、本実施形態ではア
ドレススキュー期間が経過してアドレスAddress が確定
した直後からノーマルReadまたはレイトライトを開始す
ることになる。そして本実施形態でも第１実施形態と同
じく２つのノイズ対策を講ずることになる。まず、ノイ
ズによる誤動作の可能性がある場合には、入力フィルタ
１９の感度を下げる期間をアドレススキュー期間後に設
けてノイズを除去ないし低減させてからノーマルReadま
たはレイトライトを行うことになる。
ドレススキュー期間が経過してアドレスAddress が確定
した直後からノーマルReadまたはレイトライトを開始す
ることになる。そして本実施形態でも第１実施形態と同
じく２つのノイズ対策を講ずることになる。まず、ノイ
ズによる誤動作の可能性がある場合には、入力フィルタ
１９の感度を下げる期間をアドレススキュー期間後に設
けてノイズを除去ないし低減させてからノーマルReadま
たはレイトライトを行うことになる。
【０１２７】ここで、ノイズを除去ないし低減させる期
間を設ける分だけアクセスが遅れることになるが、アク
セスの遅れが支障のない範囲内であればこうした対策を
施すことが有効である。また、ノイズのピーク値は半導
体記憶装置の個々の仕様や適用されるシステムによって
も変化する。したがって、ノイズのピーク値がそれほど
大きくないことが想定される場合には、入力フィルタ１
９の感度を鈍らせる期間をできる限り短くすることによ
ってアクセス遅れをそれだけ小さくできる。
間を設ける分だけアクセスが遅れることになるが、アク
セスの遅れが支障のない範囲内であればこうした対策を
施すことが有効である。また、ノイズのピーク値は半導
体記憶装置の個々の仕様や適用されるシステムによって
も変化する。したがって、ノイズのピーク値がそれほど
大きくないことが想定される場合には、入力フィルタ１
９の感度を鈍らせる期間をできる限り短くすることによ
ってアクセス遅れをそれだけ小さくできる。
【０１２８】また、アクセスの遅れが好ましくない場合
には、入力フィルタ１９の感度を鈍らせる期間を設ける
ことなく、ラッチ状態の終わりを延ばす第２の対策だけ
を行うことも考えられる。要するに、アドレスに載るノ
イズによって誤動作が生じる可能性と、入力フィルタ１
９の感度を鈍らせることによるアクセス遅れとの間のト
レードオフによって、入力フィルタ１９の感度を鈍らせ
る期間を設けるかどうかを決定することになる。
には、入力フィルタ１９の感度を鈍らせる期間を設ける
ことなく、ラッチ状態の終わりを延ばす第２の対策だけ
を行うことも考えられる。要するに、アドレスに載るノ
イズによって誤動作が生じる可能性と、入力フィルタ１
９の感度を鈍らせることによるアクセス遅れとの間のト
レードオフによって、入力フィルタ１９の感度を鈍らせ
る期間を設けるかどうかを決定することになる。
【０１２９】次に、ラッチ制御信号ＬＣの立ち下げタイ
ミングを延ばす対策に関しては第１実施形態とほぼ同様
に適用することができる。本実施形態ではノーマルRead
又はレイトライト後にリフレッシュを行うため、ノーマ
ルRead又はレイトライトに先立ってラッチ制御信号ＬＣ
を立ち上げるとともに、リフレッシュ中にセンスアンプ
イネーブル信号ＳＥが立ち上がってからラッチ制御信号
ＬＣを立ち下げる。これにより、ノーマルReadおよびリ
フレッシュの際のセンスアンプ活性化によって発生する
電源ノイズと、ノーマルRead時のデータ出力動作に伴う
電源ノイズによる影響を抑えることが可能となる。ま
た、ラッチ制御信号ＬＣを立ち上げている間は外部から
のシステムノイズの影響も排除することができる。
ミングを延ばす対策に関しては第１実施形態とほぼ同様
に適用することができる。本実施形態ではノーマルRead
又はレイトライト後にリフレッシュを行うため、ノーマ
ルRead又はレイトライトに先立ってラッチ制御信号ＬＣ
を立ち上げるとともに、リフレッシュ中にセンスアンプ
イネーブル信号ＳＥが立ち上がってからラッチ制御信号
ＬＣを立ち下げる。これにより、ノーマルReadおよびリ
フレッシュの際のセンスアンプ活性化によって発生する
電源ノイズと、ノーマルRead時のデータ出力動作に伴う
電源ノイズによる影響を抑えることが可能となる。ま
た、ラッチ制御信号ＬＣを立ち上げている間は外部から
のシステムノイズの影響も排除することができる。
【０１３０】〈構成の説明〉図８は本実施形態による半
導体記憶装置の構成を示したブロック図である。同図で
は、図１（第１実施形態）に示したものと同じ構成要素
については同一の符号を付してあるため、以下では図１
と相違する構成について説明する。まず、本実施形態で
はラッチ２の出力するアドレスをラッチアドレスLC_ADD
とし、後述するレジスタ回路６１の出力をラッチアドレ
スL_ADD としている。また本実施形態では、Ｉ／Ｏバッ
ファ１０をバスＷＲＢをセンスアンプ・リセット回路９
に直接接続するのではなく、バスＷＲＢ，後述するレジ
スタ回路６２及びバスＷＲＢＸを介して接続している。
導体記憶装置の構成を示したブロック図である。同図で
は、図１（第１実施形態）に示したものと同じ構成要素
については同一の符号を付してあるため、以下では図１
と相違する構成について説明する。まず、本実施形態で
はラッチ２の出力するアドレスをラッチアドレスLC_ADD
とし、後述するレジスタ回路６１の出力をラッチアドレ
スL_ADD としている。また本実施形態では、Ｉ／Ｏバッ
ファ１０をバスＷＲＢをセンスアンプ・リセット回路９
に直接接続するのではなく、バスＷＲＢ，後述するレジ
スタ回路６２及びバスＷＲＢＸを介して接続している。
【０１３１】次に、制御信号ＬＷ１および制御信号ＬＷ
２はレイトライト動作を制御するための信号であって、
何れもレイトライトを行う場合に“Ｈ”に設定され、そ
うでない場合に“Ｌ”に設定される。次に、レジスタ回
路６１はアクセスアドレスを保持するためにアドレスAd
dress のビット幅に等しいレジスタ（以下「アドレスレ
ジスタ」という）を内蔵している。制御信号ＬＷ１が
“Ｌ”であれば、レジスタ回路６１は入力されたラッチ
アドレスLC_ADDをそのままラッチアドレスL_ADDとして
出力する。
２はレイトライト動作を制御するための信号であって、
何れもレイトライトを行う場合に“Ｈ”に設定され、そ
うでない場合に“Ｌ”に設定される。次に、レジスタ回
路６１はアクセスアドレスを保持するためにアドレスAd
dress のビット幅に等しいレジスタ（以下「アドレスレ
ジスタ」という）を内蔵している。制御信号ＬＷ１が
“Ｌ”であれば、レジスタ回路６１は入力されたラッチ
アドレスLC_ADDをそのままラッチアドレスL_ADDとして
出力する。
【０１３２】一方、制御信号ＬＷ１が“Ｈ”であれば、
レジスタ回路６１はラッチアドレスLC_ADDではなくアド
レスレジスタに保持されているアドレスをラッチアドレ
スL_ADD として出力する。また、レジスタ回路６１は制
御信号ＬＷ１の立ち下がりエッジを捉えて、次のレイト
ライトのためにラッチアドレスLC_ADDをアドレスレジス
タに取り込む。さらに、レジスタ回路６１は入力された
ラッチアドレスLC_ADDとアドレスレジスタが保持するア
ドレスをビット毎に比較するコンパレータを備えてい
る。このコンパレータは両者の各ビットが全て一致した
場合にはヒット信号ＨＩＴに“Ｈ”を出力し、両者の間
の何れか１ビットにでも不一致があればヒット信号ＨＩ
Ｔに“Ｌ”を出力する。
レジスタ回路６１はラッチアドレスLC_ADDではなくアド
レスレジスタに保持されているアドレスをラッチアドレ
スL_ADD として出力する。また、レジスタ回路６１は制
御信号ＬＷ１の立ち下がりエッジを捉えて、次のレイト
ライトのためにラッチアドレスLC_ADDをアドレスレジス
タに取り込む。さらに、レジスタ回路６１は入力された
ラッチアドレスLC_ADDとアドレスレジスタが保持するア
ドレスをビット毎に比較するコンパレータを備えてい
る。このコンパレータは両者の各ビットが全て一致した
場合にはヒット信号ＨＩＴに“Ｈ”を出力し、両者の間
の何れか１ビットにでも不一致があればヒット信号ＨＩ
Ｔに“Ｌ”を出力する。
【０１３３】以下に述べるように、このヒット信号ＨＩ
Ｔは半導体記憶装置外部から見たデータコヒーレンシ(C
oherency）を保つためのバイパス動作に用いられる。す
なわち、レイトライトでは書き込み要求があったメモリ
サイクルよりも後のメモリサイクルで実際にメモリセル
への書き込みが行われる。このため、書き込み要求のあ
ったメモリサイクルでは、書き込みアドレス及び書き込
みデータを一旦レジスタ回路６１内のアドレスレジスタ
及びレジスタ回路６２（後述）内のデータレジスタに取
り込んでおく。
Ｔは半導体記憶装置外部から見たデータコヒーレンシ(C
oherency）を保つためのバイパス動作に用いられる。す
なわち、レイトライトでは書き込み要求があったメモリ
サイクルよりも後のメモリサイクルで実際にメモリセル
への書き込みが行われる。このため、書き込み要求のあ
ったメモリサイクルでは、書き込みアドレス及び書き込
みデータを一旦レジスタ回路６１内のアドレスレジスタ
及びレジスタ回路６２（後述）内のデータレジスタに取
り込んでおく。
【０１３４】そして、次に書き込みの要求が入力された
メモリサイクルで、２つのレジスタに取り込んでおいた
アドレス及びデータを用いてメモリセルアレイ６へ書き
込みを行っている。したがって、現実にメモリセルアレ
イ６へ書き込みが行われるまでの間に、書き込み要求の
あったアドレスに対して読み出し要求があった場合、こ
の時点ではデータが未だメモリセルアレイ６には書かれ
ておらずレジスタ回路６２にのみ存在する。このため、
メモリセルアレイ６から読み出しを行ってしまうと、書
き込み前の古いデータを外部へ出力してしまって誤動作
となる。
メモリサイクルで、２つのレジスタに取り込んでおいた
アドレス及びデータを用いてメモリセルアレイ６へ書き
込みを行っている。したがって、現実にメモリセルアレ
イ６へ書き込みが行われるまでの間に、書き込み要求の
あったアドレスに対して読み出し要求があった場合、こ
の時点ではデータが未だメモリセルアレイ６には書かれ
ておらずレジスタ回路６２にのみ存在する。このため、
メモリセルアレイ６から読み出しを行ってしまうと、書
き込み前の古いデータを外部へ出力してしまって誤動作
となる。
【０１３５】そこでこのような場合には、メモリセルア
レイ６をバイパスしてレジスタ回路６２からデータの出
力を行うようにする。以上のような状況を検出するため
に、ラッチアドレスLC_ADDとアドレスレジスタを照合し
て、未だメモリセルアレイ６に書き込まれていないアド
レスに対して読み出し要求があったことを検出してい
る。なお、レジスタ回路６１は読み出し・書き込みの区
別なくヒット信号ＨＩＴを生成しているが、後述するよ
うにバイパス動作は読み出し要求があった場合にのみ作
動するため、特に問題は生じない。
レイ６をバイパスしてレジスタ回路６２からデータの出
力を行うようにする。以上のような状況を検出するため
に、ラッチアドレスLC_ADDとアドレスレジスタを照合し
て、未だメモリセルアレイ６に書き込まれていないアド
レスに対して読み出し要求があったことを検出してい
る。なお、レジスタ回路６１は読み出し・書き込みの区
別なくヒット信号ＨＩＴを生成しているが、後述するよ
うにバイパス動作は読み出し要求があった場合にのみ作
動するため、特に問題は生じない。
【０１３６】次に、ラッチ制御回路５２は図１のラッチ
制御回路１２と同様の構成であって、ラッチ制御信号Ｌ
Ｃ及び入力感度制御信号ＩＣの生成タイミングが異なっ
ている。なお、これら信号のタイミングについては動作
説明に譲る。次に、ＡＴＤ回路５３も図１のＡＴＤ回路
３と同様の構成であるが、アドレス変化検出信号ＡＴＤ
にワンショットパルスを発生させるタイミングをアドレ
ススキュー期間の経過後としている。また、後述するよ
うに、アドレス変化検出信号ＡＴＤのワンショットパル
スが立ち上がった時点からアドレスAddress に対するノ
ーマルReadまたはレイトライトが開始され、その後にワ
ンショットパルスが立ち下がった時点からリフレッシュ
が開始される。このため、ワンショットパルスのパルス
幅はノーマルReadまたはレイトライトを完了させるのに
必要な時間以上に設定される。
制御回路１２と同様の構成であって、ラッチ制御信号Ｌ
Ｃ及び入力感度制御信号ＩＣの生成タイミングが異なっ
ている。なお、これら信号のタイミングについては動作
説明に譲る。次に、ＡＴＤ回路５３も図１のＡＴＤ回路
３と同様の構成であるが、アドレス変化検出信号ＡＴＤ
にワンショットパルスを発生させるタイミングをアドレ
ススキュー期間の経過後としている。また、後述するよ
うに、アドレス変化検出信号ＡＴＤのワンショットパル
スが立ち上がった時点からアドレスAddress に対するノ
ーマルReadまたはレイトライトが開始され、その後にワ
ンショットパルスが立ち下がった時点からリフレッシュ
が開始される。このため、ワンショットパルスのパルス
幅はノーマルReadまたはレイトライトを完了させるのに
必要な時間以上に設定される。
【０１３７】ここで、アドレススキュー期間の長さは、
アドレスAddress の各ビットおよびチップセレクト信号
／ＣＳの間に存在するスキューの最大値と一致させる
か、あるいは、余裕を見込んでこのスキューの最大値よ
りも若干大きな値に設定しておくようにすれば良い。ス
キューの最大値は半導体記憶装置が適用されるシステム
全体の特性に基づいて予め試算しておくことが可能であ
る。したがって、半導体記憶装置が適用されるシステム
に応じてアドレススキュー期間を可変とするか、あるい
は、予め決められたアドレススキュー期間に合わせて半
導体記憶装置が搭載されるシステムの設計を行うことに
なる。
アドレスAddress の各ビットおよびチップセレクト信号
／ＣＳの間に存在するスキューの最大値と一致させる
か、あるいは、余裕を見込んでこのスキューの最大値よ
りも若干大きな値に設定しておくようにすれば良い。ス
キューの最大値は半導体記憶装置が適用されるシステム
全体の特性に基づいて予め試算しておくことが可能であ
る。したがって、半導体記憶装置が適用されるシステム
に応じてアドレススキュー期間を可変とするか、あるい
は、予め決められたアドレススキュー期間に合わせて半
導体記憶装置が搭載されるシステムの設計を行うことに
なる。
【０１３８】次に、レジスタ回路６２及びヒット制御回
路６３は上述したレジスタ回路６１とともにレイトライ
ト動作を実現する。このうち、ヒット制御回路６３はア
ドレス変化検出信号ＡＴＤの立ち上がりでヒット信号Ｈ
ＩＴを取り込み、これをヒットイネーブル信号ＨＥとし
てレジスタ回路６２に送出する。すなわち、アドレスス
キュー期間内ではアドレスAddress の値が確定していな
いため、ヒット制御回路６３はアドレスAddress が確定
した時点でヒット信号ＨＩＴを取り込む。なお、ヒット
イネーブル信号ＨＥは読み出し動作の場合にのみ用いら
れるが、その制御はレジスタ回路６２が行っており、ヒ
ット制御回路６３はアクセス要求が書き込み・読み出し
であるかを問わずヒットイネーブル信号ＨＥを生成す
る。
路６３は上述したレジスタ回路６１とともにレイトライ
ト動作を実現する。このうち、ヒット制御回路６３はア
ドレス変化検出信号ＡＴＤの立ち上がりでヒット信号Ｈ
ＩＴを取り込み、これをヒットイネーブル信号ＨＥとし
てレジスタ回路６２に送出する。すなわち、アドレスス
キュー期間内ではアドレスAddress の値が確定していな
いため、ヒット制御回路６３はアドレスAddress が確定
した時点でヒット信号ＨＩＴを取り込む。なお、ヒット
イネーブル信号ＨＥは読み出し動作の場合にのみ用いら
れるが、その制御はレジスタ回路６２が行っており、ヒ
ット制御回路６３はアクセス要求が書き込み・読み出し
であるかを問わずヒットイネーブル信号ＨＥを生成す
る。
【０１３９】次に、レジスタ回路６２はバスＷＲＢ上で
授受されるデータと同じビット幅のデータレジスタを内
蔵している。そしてレジスタ回路６２は、制御信号ＬＷ
２の立ち下がりエッジをトリガとして、バスＩ／Ｏ，Ｉ
／Ｏバッファ１０を通じて外部からバスＷＲＢＸ上に供
給される書き込みデータをデータレジスタに取り込む。
つまり、書き込み要求があった場合に、当該メモリサイ
クルで与えられる書き込みデータを一旦データレジスタ
に取り込んでおき、次の書き込み要求のあったメモリサ
イクルでデータレジスタに取り込んでおいた書き込みデ
ータをメモリセルアレイ６へ書き込むことになる。
授受されるデータと同じビット幅のデータレジスタを内
蔵している。そしてレジスタ回路６２は、制御信号ＬＷ
２の立ち下がりエッジをトリガとして、バスＩ／Ｏ，Ｉ
／Ｏバッファ１０を通じて外部からバスＷＲＢＸ上に供
給される書き込みデータをデータレジスタに取り込む。
つまり、書き込み要求があった場合に、当該メモリサイ
クルで与えられる書き込みデータを一旦データレジスタ
に取り込んでおき、次の書き込み要求のあったメモリサ
イクルでデータレジスタに取り込んでおいた書き込みデ
ータをメモリセルアレイ６へ書き込むことになる。
【０１４０】また、制御信号ＬＷ２が“Ｈ”である場
合、レジスタ回路６２は直前の書き込み要求の際に与え
られた書き込みデータをデータレジスタからバスＷＲＢ
上に出力する。一方、制御信号ＬＷ２が“Ｌ”である場
合、レジスタ回路６２はヒットイネーブル信号ＨＥのレ
ベルに応じて異なる動作を行う。すなわち、ヒットイネ
ーブル信号ＨＥがミスヒットを示す“Ｌ”であれば、レ
ジスタ回路６２はバスＷＲＢ上の読み出しデータをその
ままバスＷＲＢＸ上に出力する。これに対し、ヒットイ
ネーブル信号ＨＥがヒットを示す“Ｈ”であれば、レジ
スタ回路６２は未だメモリセルアレイ６に書き込まれて
いない書き込みデータをデータレジスタからバスＷＲＢ
Ｘ上に送出する。
合、レジスタ回路６２は直前の書き込み要求の際に与え
られた書き込みデータをデータレジスタからバスＷＲＢ
上に出力する。一方、制御信号ＬＷ２が“Ｌ”である場
合、レジスタ回路６２はヒットイネーブル信号ＨＥのレ
ベルに応じて異なる動作を行う。すなわち、ヒットイネ
ーブル信号ＨＥがミスヒットを示す“Ｌ”であれば、レ
ジスタ回路６２はバスＷＲＢ上の読み出しデータをその
ままバスＷＲＢＸ上に出力する。これに対し、ヒットイ
ネーブル信号ＨＥがヒットを示す“Ｈ”であれば、レジ
スタ回路６２は未だメモリセルアレイ６に書き込まれて
いない書き込みデータをデータレジスタからバスＷＲＢ
Ｘ上に送出する。
【０１４１】次に、Ｒ／Ｗ制御回路５４は制御信号ＣＷ
Ｏのほかに制御信号ＬＷ１，ＬＷ２を生成する点で図１
のＲ／Ｗ制御回路１１と相違する。次に、半導体記憶装
置を立ち上げてから初めて書き込み要求が与えられた場
合には、直前の書き込みが存在しない。したがって、当
該書き込み要求のあったメモリサイクルでは、書き込み
アドレス及び書き込みデータの取り込みを行うだけにと
どめ、メモリセルアレイ６に対するレイトライトは行わ
ない。これを実現するために、ロウ制御回路５５の内部
にフラグを設けて、チップセレクト信号／ＣＳが有効な
状態で書き込みイネーブル信号／ＷＥが一度でも有効化
されたかどうかをフラグに記憶する。
Ｏのほかに制御信号ＬＷ１，ＬＷ２を生成する点で図１
のＲ／Ｗ制御回路１１と相違する。次に、半導体記憶装
置を立ち上げてから初めて書き込み要求が与えられた場
合には、直前の書き込みが存在しない。したがって、当
該書き込み要求のあったメモリサイクルでは、書き込み
アドレス及び書き込みデータの取り込みを行うだけにと
どめ、メモリセルアレイ６に対するレイトライトは行わ
ない。これを実現するために、ロウ制御回路５５の内部
にフラグを設けて、チップセレクト信号／ＣＳが有効な
状態で書き込みイネーブル信号／ＷＥが一度でも有効化
されたかどうかをフラグに記憶する。
【０１４２】そのために、ロウ制御回路５５は半導体記
憶装置の立ち上げ時にフラグをオフに初期化しておき、
最初の書き込み要求が行われた時点でフラグをオンとす
る。また、ロウ制御回路５５は書き込み要求があった場
合（書き込みイネーブル信号／ＷＥ＝“Ｌ”かつチップ
セレクト信号／ＣＳ＝“Ｌ”）には、フラグがオンにな
っている場合にだけロウイネーブル信号ＲＥにワンショ
ットパルスを発生させる。これによって、ロウ制御回路
５５及びカラム制御回路１４は、書き込みに必要となる
制御信号ＣＣ，センスアンプイネーブル信号ＳＥ，カラ
ムイネーブル信号ＣＥ，プリチャージイネーブル信号Ｐ
Ｅを発生させる。
憶装置の立ち上げ時にフラグをオフに初期化しておき、
最初の書き込み要求が行われた時点でフラグをオンとす
る。また、ロウ制御回路５５は書き込み要求があった場
合（書き込みイネーブル信号／ＷＥ＝“Ｌ”かつチップ
セレクト信号／ＣＳ＝“Ｌ”）には、フラグがオンにな
っている場合にだけロウイネーブル信号ＲＥにワンショ
ットパルスを発生させる。これによって、ロウ制御回路
５５及びカラム制御回路１４は、書き込みに必要となる
制御信号ＣＣ，センスアンプイネーブル信号ＳＥ，カラ
ムイネーブル信号ＣＥ，プリチャージイネーブル信号Ｐ
Ｅを発生させる。
【０１４３】〈動作の説明（ノーマルRead）〉次に、図
９のタイミングチャートを参照して本実施形態による半
導体記憶装置の動作を説明する。なお、アドレスに載る
ノイズに関してはノーマルReadについて説明することが
好ましいため、レイトライトの動作については後述する
こととする。またここでは、図９に示したよりも以前の
メモリサイクルでアドレス“Ａｘ”に対するデータ“Ｑ
ｘ”の書き込み要求があって、レジスタ回路６１内のア
ドレスレジスタにアドレス“Ａｘ”が取り込まれ、レジ
スタ回路６２内のデータレジスタにデータ“Ｑｘ”が取
り込まれていることを想定する。さらに、チップセレク
ト信号／ＣＳは“Ｌ”に固定されていて図９に示す半導
体記憶装置が選択された状態にあるものとする。
９のタイミングチャートを参照して本実施形態による半
導体記憶装置の動作を説明する。なお、アドレスに載る
ノイズに関してはノーマルReadについて説明することが
好ましいため、レイトライトの動作については後述する
こととする。またここでは、図９に示したよりも以前の
メモリサイクルでアドレス“Ａｘ”に対するデータ“Ｑ
ｘ”の書き込み要求があって、レジスタ回路６１内のア
ドレスレジスタにアドレス“Ａｘ”が取り込まれ、レジ
スタ回路６２内のデータレジスタにデータ“Ｑｘ”が取
り込まれていることを想定する。さらに、チップセレク
ト信号／ＣＳは“Ｌ”に固定されていて図９に示す半導
体記憶装置が選択された状態にあるものとする。
【０１４４】まず、時刻ｔ３１でアドレスAddress の値
が“Ａｎ−１”から変化し始める。この時点では第１実
施形態と同様に入力感度制御信号ＩＣ，ラッチ制御信号
ＬＣがともに“Ｌ”であるとともに制御信号ＬＷ１も
“Ｌ”である。このため、アドレスAddress はアドレス
バッファ１，入力フィルタ１９，ラッチ２をスルーで通
過してラッチアドレスLC_ADDとなり、ラッチアドレスLC
_ADDはさらにレジスタ回路６１をスルーで通過してラッ
チアドレスL_ADD となる。
が“Ａｎ−１”から変化し始める。この時点では第１実
施形態と同様に入力感度制御信号ＩＣ，ラッチ制御信号
ＬＣがともに“Ｌ”であるとともに制御信号ＬＷ１も
“Ｌ”である。このため、アドレスAddress はアドレス
バッファ１，入力フィルタ１９，ラッチ２をスルーで通
過してラッチアドレスLC_ADDとなり、ラッチアドレスLC
_ADDはさらにレジスタ回路６１をスルーで通過してラッ
チアドレスL_ADD となる。
【０１４５】そして、ＡＴＤ回路５３はラッチアドレス
LC_ADDの変化からアドレスAddressが変化し始めたこと
を検知するようになる。もっとも時刻ｔ３１からはアド
レススキュー期間に入るため、汎用ＳＲＡＭの場合と同
じくこの時点でアドレスAddress の値が確定していると
は限らない。このため、時刻ｔ３１ではアドレスAddres
s をラッチ２に取り込むことはせず、この後に時間Ｔ
SKEWが経過してアドレスAddress の値が“Ａｎ”に確定
した以降にアドレスAddress を取り込むことになる。な
お、図９には示していないがアドレススキュー期間では
出力イネーブル信号ＯＥが有効化される。
LC_ADDの変化からアドレスAddressが変化し始めたこと
を検知するようになる。もっとも時刻ｔ３１からはアド
レススキュー期間に入るため、汎用ＳＲＡＭの場合と同
じくこの時点でアドレスAddress の値が確定していると
は限らない。このため、時刻ｔ３１ではアドレスAddres
s をラッチ２に取り込むことはせず、この後に時間Ｔ
SKEWが経過してアドレスAddress の値が“Ａｎ”に確定
した以降にアドレスAddress を取り込むことになる。な
お、図９には示していないがアドレススキュー期間では
出力イネーブル信号ＯＥが有効化される。
【０１４６】そして、Ｒ／Ｗ制御回路５４はメモリセル
からの読み出しに備えて制御信号ＣＷＯを“Ｈ”とする
ほか、制御信号ＬＷ１，ＬＷ２を何れも“Ｌ”のままと
する。これによってＩ／Ｏバッファ１０はバスＷＲＢＸ
上のデータをバスＩ／Ｏへ送出するようになる。もっと
もこの時点ではまだアドレススキュー期間であって、ヒ
ット制御信号ＨＥも直前のメモリサイクルのままになっ
ており、バスＷＲＢＸ上にデータＷＲＢ上のデータが読
み出されるのか、データレジスタの保持データが読み出
されるのかは確定していない。
からの読み出しに備えて制御信号ＣＷＯを“Ｈ”とする
ほか、制御信号ＬＷ１，ＬＷ２を何れも“Ｌ”のままと
する。これによってＩ／Ｏバッファ１０はバスＷＲＢＸ
上のデータをバスＩ／Ｏへ送出するようになる。もっと
もこの時点ではまだアドレススキュー期間であって、ヒ
ット制御信号ＨＥも直前のメモリサイクルのままになっ
ており、バスＷＲＢＸ上にデータＷＲＢ上のデータが読
み出されるのか、データレジスタの保持データが読み出
されるのかは確定していない。
【０１４７】次に、アドレススキュー期間が終了して時
刻ｔ３２になると、アドレスAddress （したがってラッ
チアドレスLC_ADD）の値が“Ａｎ”に確定する。このと
き、制御信号ＬＷ１は“Ｌ”であるため、ラッチアドレ
スLC_ADDの値がそのままラッチアドレスL_ADD として出
力される。また、ラッチアドレスLC_ADDの値“Ａｎ”は
アドレスレジスタに保持されているアドレス“Ａｘ”と
一致しないため、レジスタ回路６１はヒット信号ＨＩＴ
として“Ｌ”を出力する。
刻ｔ３２になると、アドレスAddress （したがってラッ
チアドレスLC_ADD）の値が“Ａｎ”に確定する。このと
き、制御信号ＬＷ１は“Ｌ”であるため、ラッチアドレ
スLC_ADDの値がそのままラッチアドレスL_ADD として出
力される。また、ラッチアドレスLC_ADDの値“Ａｎ”は
アドレスレジスタに保持されているアドレス“Ａｘ”と
一致しないため、レジスタ回路６１はヒット信号ＨＩＴ
として“Ｌ”を出力する。
【０１４８】次に、ＡＴＤ回路５３は時刻ｔ３３でアド
レス変化検出信号ＡＴＤに正のワンショットパルスを発
生させ、これによってノーマルRead動作が開始される。
そしてリフレッシュ制御回路４はリフレッシュアドレス
R_ADD の値を更新する。また、マルチプレクサ５はラッ
チアドレスL_ADD 側を選択してこれをアドレスM_ADDと
してロウデコーダ７に出力する。さらに、ヒット制御回
路６３はでヒット信号ＨＩＴを取り込んでヒットイネー
ブル信号ＨＥとして“Ｌ”を出力する。これにより、レ
ジスタ回路６２はバスＷＲＢとバスＷＲＢＸを接続する
ようになり、センスアンプ・リセット回路９内のセンス
アンプによるセンス結果がＩ／Ｏバッファ１０およびバ
スＩ／Ｏを通じて外部に出力可能な状態となる。
レス変化検出信号ＡＴＤに正のワンショットパルスを発
生させ、これによってノーマルRead動作が開始される。
そしてリフレッシュ制御回路４はリフレッシュアドレス
R_ADD の値を更新する。また、マルチプレクサ５はラッ
チアドレスL_ADD 側を選択してこれをアドレスM_ADDと
してロウデコーダ７に出力する。さらに、ヒット制御回
路６３はでヒット信号ＨＩＴを取り込んでヒットイネー
ブル信号ＨＥとして“Ｌ”を出力する。これにより、レ
ジスタ回路６２はバスＷＲＢとバスＷＲＢＸを接続する
ようになり、センスアンプ・リセット回路９内のセンス
アンプによるセンス結果がＩ／Ｏバッファ１０およびバ
スＩ／Ｏを通じて外部に出力可能な状態となる。
【０１４９】この後、アドレスAddress の変化が各部に
伝搬するので、ラッチ制御回路５２は時刻ｔ３４で入力
感度制御信号ＩＣに正のワンショットパルスを発生させ
る。これにより、入力フィルタ１９が入力されるアドレ
スの感度を鈍らせる。このため、例えばラッチ２がアド
レスを取り込む直前のタイミングである時刻ｔ３５で外
部からのシステムノイズがアドレスバッファ１の出力に
載ったとしても、ラッチ２にはノイズが除去ないし低減
されたアドレスが供給される。したがって、この後にラ
ッチ制御回路５２が時刻ｔ３６でラッチ制御信号ＬＣを
立ち上げてラッチ２がアドレスを取り込んだ場合に、ノ
イズが載った誤ったアドレスを取り込むことはなくな
る。
伝搬するので、ラッチ制御回路５２は時刻ｔ３４で入力
感度制御信号ＩＣに正のワンショットパルスを発生させ
る。これにより、入力フィルタ１９が入力されるアドレ
スの感度を鈍らせる。このため、例えばラッチ２がアド
レスを取り込む直前のタイミングである時刻ｔ３５で外
部からのシステムノイズがアドレスバッファ１の出力に
載ったとしても、ラッチ２にはノイズが除去ないし低減
されたアドレスが供給される。したがって、この後にラ
ッチ制御回路５２が時刻ｔ３６でラッチ制御信号ＬＣを
立ち上げてラッチ２がアドレスを取り込んだ場合に、ノ
イズが載った誤ったアドレスを取り込むことはなくな
る。
【０１５０】この後、ラッチ制御回路５２は時刻ｔ３７
で入力感度制御信号ＩＣを立ち下げる。次に、ロウ制御
回路５５がロウイネーブル信号ＲＥに正のワンショット
パルスを発生させると、ロウデコーダ７は時刻ｔ３８で
アドレス“Ａｎ”に対応した読み出しワード線を活性化
させる。この後に時刻ｔ３９でロウ制御回路５５がセン
スアンプイネーブル信号ＳＥを立ち上げると、センスア
ンプの活性化によってチップ内部で電源ノイズが発生す
る。しかし、ラッチ２はアドレスをラッチした状態にあ
るため、ノイズの載ったアドレスがラッチ２の後段の回
路へ伝達されて誤動作することはない。
で入力感度制御信号ＩＣを立ち下げる。次に、ロウ制御
回路５５がロウイネーブル信号ＲＥに正のワンショット
パルスを発生させると、ロウデコーダ７は時刻ｔ３８で
アドレス“Ａｎ”に対応した読み出しワード線を活性化
させる。この後に時刻ｔ３９でロウ制御回路５５がセン
スアンプイネーブル信号ＳＥを立ち上げると、センスア
ンプの活性化によってチップ内部で電源ノイズが発生す
る。しかし、ラッチ２はアドレスをラッチした状態にあ
るため、ノイズの載ったアドレスがラッチ２の後段の回
路へ伝達されて誤動作することはない。
【０１５１】次に、ロウ制御回路５５が制御信号ＣＣに
正のワンショットパルスを発生させると、カラム制御回
路１４はカラムイネーブル信号ＣＥに正のワンショット
パルスを発生させる。これにより、カラムデコーダ８は
アドレス“Ａｎ”中の列アドレスに対応したカラム選択
信号を活性化させて対応するセンスアンプをバスＷＲＢ
と接続する。そして、センスアンプは読み出しワード線
に接続された各メモリセルのデータをセンス・増幅し、
このデータがバスＷＲＢ，レジスタ回路６２，バスＷＲ
ＢＸ，Ｉ／Ｏバッファ１０を通じてバスＩ／Ｏから外部
に出力される。このデータ出力動作に伴って時刻ｔ４０
で電源ノイズが発生するが、この場合も時刻ｔ３９と同
様にノイズの載ったアドレスがラッチ２の後段に伝搬し
て誤動作することはない。
正のワンショットパルスを発生させると、カラム制御回
路１４はカラムイネーブル信号ＣＥに正のワンショット
パルスを発生させる。これにより、カラムデコーダ８は
アドレス“Ａｎ”中の列アドレスに対応したカラム選択
信号を活性化させて対応するセンスアンプをバスＷＲＢ
と接続する。そして、センスアンプは読み出しワード線
に接続された各メモリセルのデータをセンス・増幅し、
このデータがバスＷＲＢ，レジスタ回路６２，バスＷＲ
ＢＸ，Ｉ／Ｏバッファ１０を通じてバスＩ／Ｏから外部
に出力される。このデータ出力動作に伴って時刻ｔ４０
で電源ノイズが発生するが、この場合も時刻ｔ３９と同
様にノイズの載ったアドレスがラッチ２の後段に伝搬し
て誤動作することはない。
【０１５２】この後にノーマルReadが終了すると、ロウ
制御回路５５はロウイネーブル信号ＲＥを立ち下げて読
み出しワード線を時刻ｔ４１で非活性化し、次いで、セ
ンスアンプイネーブル信号ＳＥを立ち下げてセンス動作
を終了させる。また、カラム制御回路１４はカラムイネ
ーブル信号ＣＥを立ち下げてセンスアンプとバスＷＲＢ
の間を切り離す。次いで、ロウ制御回路５５はプリチャ
ージイネーブル信号ＰＥにワンショットパルスを生成し
てビット線をプリチャージする。
制御回路５５はロウイネーブル信号ＲＥを立ち下げて読
み出しワード線を時刻ｔ４１で非活性化し、次いで、セ
ンスアンプイネーブル信号ＳＥを立ち下げてセンス動作
を終了させる。また、カラム制御回路１４はカラムイネ
ーブル信号ＣＥを立ち下げてセンスアンプとバスＷＲＢ
の間を切り離す。次いで、ロウ制御回路５５はプリチャ
ージイネーブル信号ＰＥにワンショットパルスを生成し
てビット線をプリチャージする。
【０１５３】次に、時刻ｔ４２でＡＴＤ回路５３がアド
レス変化検出信号ＡＴＤを立ち下げると、ノーマルRead
に付随したリフレッシュが第１実施形態と同様の動作に
よって行われる。このため、時刻ｔ４３でリフレッシュ
ワード線が活性化されるとともに、ロウ制御回路５５が
時刻ｔ４４でセンスアンプイネーブル信号ＳＥに正のワ
ンショットパルスが生成すると、センスアンプが活性化
されてリフレッシュが始まるのに伴って電源ノイズが発
生する。しかし、この時点でもラッチ２はアドレスをラ
ッチした状態にあるため、ノイズの載ったアドレスがラ
ッチ２の後段に伝搬して誤動作することはない。
レス変化検出信号ＡＴＤを立ち下げると、ノーマルRead
に付随したリフレッシュが第１実施形態と同様の動作に
よって行われる。このため、時刻ｔ４３でリフレッシュ
ワード線が活性化されるとともに、ロウ制御回路５５が
時刻ｔ４４でセンスアンプイネーブル信号ＳＥに正のワ
ンショットパルスが生成すると、センスアンプが活性化
されてリフレッシュが始まるのに伴って電源ノイズが発
生する。しかし、この時点でもラッチ２はアドレスをラ
ッチした状態にあるため、ノイズの載ったアドレスがラ
ッチ２の後段に伝搬して誤動作することはない。
【０１５４】この後、リフレッシュ中に時刻ｔ４５にな
ると、ノーマルReadが行われたメモリサイクルが終了し
てこれに続く新たなメモリサイクルに移行し、リフレッ
シュ動作はこの新たなメモリサイクルのアドレススキュ
ー期間終了までに完了する。そして、時刻ｔ４６でリフ
レッシュワード線が非活性化され、時刻ｔ４８でラッチ
制御信号ＬＣが立ち下げられる。なお、アドレスAddres
s が未確定の間はアドレス変化検出信号ＡＴＤが立ち上
がってノーマルRead又はレイトライトが始まることはな
く、ラッチアドレスL_ADD も直前のメモリサイクルの値
が保持されるため、リフレッシュが次のメモリサイクル
のアドレススキュー期間終了まで延びても問題はない。
ると、ノーマルReadが行われたメモリサイクルが終了し
てこれに続く新たなメモリサイクルに移行し、リフレッ
シュ動作はこの新たなメモリサイクルのアドレススキュ
ー期間終了までに完了する。そして、時刻ｔ４６でリフ
レッシュワード線が非活性化され、時刻ｔ４８でラッチ
制御信号ＬＣが立ち下げられる。なお、アドレスAddres
s が未確定の間はアドレス変化検出信号ＡＴＤが立ち上
がってノーマルRead又はレイトライトが始まることはな
く、ラッチアドレスL_ADD も直前のメモリサイクルの値
が保持されるため、リフレッシュが次のメモリサイクル
のアドレススキュー期間終了まで延びても問題はない。
【０１５５】〈動作の説明（レイトライト）〉レイトラ
イトの動作はおおむねノーマルReadの場合と同じである
ため、ここではノーマルReadとの相違点を中心に概説す
る。なお、以下では書き込み対象のワード線を「書き込
みワード線」と呼ぶ。まず、半導体記憶装置の立ち上げ
後における最初の書き込みでは、メモリセルアレイ６に
は書き込まれず、外部から与えられた書き込みアドレス
及び書き込みデータがそれぞれアドレスレジスタ，デー
タレジスタに取り込まれる。
イトの動作はおおむねノーマルReadの場合と同じである
ため、ここではノーマルReadとの相違点を中心に概説す
る。なお、以下では書き込み対象のワード線を「書き込
みワード線」と呼ぶ。まず、半導体記憶装置の立ち上げ
後における最初の書き込みでは、メモリセルアレイ６に
は書き込まれず、外部から与えられた書き込みアドレス
及び書き込みデータがそれぞれアドレスレジスタ，デー
タレジスタに取り込まれる。
【０１５６】次に、２回目以降の書き込み要求があった
場合の動作は次のようになる。まず、アドレススキュー
期間内で書き込みイネーブル信号／ＷＥに負のパルスが
入力される。Ｒ／Ｗ制御回路５４は書き込みイネーブル
信号／ＷＥの立ち下がり受けて、制御信号ＣＷＯを
“Ｌ”にするとともに制御信号ＬＷ１，ＬＷ２をともに
“Ｈ”にする。この結果Ｉ／Ｏバッファ１０はバスＩ／
Ｏ上の書き込みデータをバスＷＲＢＸ上に送出する。た
だしこの時点で書き込みデータが確定しているとは限ら
ない。一方、レジスタ回路６１はアドレスレジスタに保
持しているアドレス“Ａｘ”をラッチアドレスL_ADD と
して出力し、レジスタ回路６２はデータレジスタに保持
しているデータ“Ｑｘ”をバスＷＲＢ上に出力する。
場合の動作は次のようになる。まず、アドレススキュー
期間内で書き込みイネーブル信号／ＷＥに負のパルスが
入力される。Ｒ／Ｗ制御回路５４は書き込みイネーブル
信号／ＷＥの立ち下がり受けて、制御信号ＣＷＯを
“Ｌ”にするとともに制御信号ＬＷ１，ＬＷ２をともに
“Ｈ”にする。この結果Ｉ／Ｏバッファ１０はバスＩ／
Ｏ上の書き込みデータをバスＷＲＢＸ上に送出する。た
だしこの時点で書き込みデータが確定しているとは限ら
ない。一方、レジスタ回路６１はアドレスレジスタに保
持しているアドレス“Ａｘ”をラッチアドレスL_ADD と
して出力し、レジスタ回路６２はデータレジスタに保持
しているデータ“Ｑｘ”をバスＷＲＢ上に出力する。
【０１５７】そして、アドレススキュー期間が経過して
アドレスが確定した時点で書き込み／読み出しの何れで
あるかも確定する。このとき、書き込みアドレスおよび
書き込みデータは直前に書き込み要求のあったメモリサ
イクル中で既に確定している。このため、入力フィルタ
１９の作用によってアドレスをラッチする一定時間前か
らアドレスに対する感度を鈍らせた後に、書き込み動作
が開始される。
アドレスが確定した時点で書き込み／読み出しの何れで
あるかも確定する。このとき、書き込みアドレスおよび
書き込みデータは直前に書き込み要求のあったメモリサ
イクル中で既に確定している。このため、入力フィルタ
１９の作用によってアドレスをラッチする一定時間前か
らアドレスに対する感度を鈍らせた後に、書き込み動作
が開始される。
【０１５８】このため、ノーマルReadの場合と同様にし
てセンスアンプが選択されて、アドレス“Ａｘ”で指定
されたメモリセルに対してデータ“Ｑｘ”の書き込みが
始まる。そして、メモリセルアレイ６に対する書き込み
が終了すると、ノーマルReadの場合と同様にして、ロウ
イネーブル信号ＲＥ，書き込み対象ワード線，センスア
ンプイネーブル信号ＳＥ，カラムイネーブル信号ＣＥ，
カラム選択信号が非活性化されるほか、次のアクセスに
備えてビット線がプリチャージされる。
てセンスアンプが選択されて、アドレス“Ａｘ”で指定
されたメモリセルに対してデータ“Ｑｘ”の書き込みが
始まる。そして、メモリセルアレイ６に対する書き込み
が終了すると、ノーマルReadの場合と同様にして、ロウ
イネーブル信号ＲＥ，書き込み対象ワード線，センスア
ンプイネーブル信号ＳＥ，カラムイネーブル信号ＣＥ，
カラム選択信号が非活性化されるほか、次のアクセスに
備えてビット線がプリチャージされる。
【０１５９】次に、レイトライトに続いてリフレッシュ
が行われ、このリフレッシュ中に書き込みイネーブル信
号／ＷＥが立ち上げられるまでに、アドレス“Ａｎ”に
対する書き込みデータ（ここではデータ“Ｑｎ”とす
る）が、バスＩ／Ｏ，Ｉ／Ｏバッファ１０を通じてバス
ＷＲＢＸ上に送出される。もっとも、このときバスＷＲ
ＢＸはバスＷＲＢに接続されておらず、データ“Ｑｎ”
はメモリセルアレイ６への書き込みには関係しない。そ
して、Ｒ／Ｗ制御回路５４は書き込みイネーブル信号／
ＷＥの立ち上がりを受けて制御信号ＬＷ１，ＬＷ２をと
もに立ち下げる。
が行われ、このリフレッシュ中に書き込みイネーブル信
号／ＷＥが立ち上げられるまでに、アドレス“Ａｎ”に
対する書き込みデータ（ここではデータ“Ｑｎ”とす
る）が、バスＩ／Ｏ，Ｉ／Ｏバッファ１０を通じてバス
ＷＲＢＸ上に送出される。もっとも、このときバスＷＲ
ＢＸはバスＷＲＢに接続されておらず、データ“Ｑｎ”
はメモリセルアレイ６への書き込みには関係しない。そ
して、Ｒ／Ｗ制御回路５４は書き込みイネーブル信号／
ＷＥの立ち上がりを受けて制御信号ＬＷ１，ＬＷ２をと
もに立ち下げる。
【０１６０】この制御信号ＬＷ１の立ち下がりを受け
て、レジスタ回路６１はラッチアドレスLC_ADDの値“Ａ
ｎ”をアドレスレジスタに取り込み、レジスタ回路６２
は制御信号ＬＷ２の立ち下がりを受けて、バスＷＲＢＸ
上のデータ“Ｑｎ”をデータレジスタに取り込む。これ
らアドレス“Ａｎ”及びデータ“Ｑｎ”は、次の書き込
み要求が行われた時点のメモリサイクルでレイトライト
に使用される。以上のように、レイトライトの場合には
ノーマルReadのようにデータ出力動作がないため、それ
による電源ノイズが発生することもない。したがって、
アドレスに載るノイズに関してはノーマルReadの場合に
ついて考慮すれば良い。
て、レジスタ回路６１はラッチアドレスLC_ADDの値“Ａ
ｎ”をアドレスレジスタに取り込み、レジスタ回路６２
は制御信号ＬＷ２の立ち下がりを受けて、バスＷＲＢＸ
上のデータ“Ｑｎ”をデータレジスタに取り込む。これ
らアドレス“Ａｎ”及びデータ“Ｑｎ”は、次の書き込
み要求が行われた時点のメモリサイクルでレイトライト
に使用される。以上のように、レイトライトの場合には
ノーマルReadのようにデータ出力動作がないため、それ
による電源ノイズが発生することもない。したがって、
アドレスに載るノイズに関してはノーマルReadの場合に
ついて考慮すれば良い。
【０１６１】〈動作の説明（その他）〉次にバイパス動
作について概説する。例えば、連続するメモリサイクル
でアドレス“Ａｎ”に対する書き込みと読み出しが行わ
れることを想定する。この場合、書き込み要求のあった
メモリサイクルで、アドレス“Ａｎ”に対して与えられ
た書き込みデータ“Ｑｎ”は未だメモリセルアレイ６に
反映されていない。そして、読み出しのメモリサイクル
でアドレススキュー期間が経過してアドレスAddress の
値が“Ａｎ”に確定すると、この時点でアドレスレジス
タはアドレスAddress （＝ラッチアドレスLC_ADD）と同
じ“Ａｎ”を保持している。
作について概説する。例えば、連続するメモリサイクル
でアドレス“Ａｎ”に対する書き込みと読み出しが行わ
れることを想定する。この場合、書き込み要求のあった
メモリサイクルで、アドレス“Ａｎ”に対して与えられ
た書き込みデータ“Ｑｎ”は未だメモリセルアレイ６に
反映されていない。そして、読み出しのメモリサイクル
でアドレススキュー期間が経過してアドレスAddress の
値が“Ａｎ”に確定すると、この時点でアドレスレジス
タはアドレスAddress （＝ラッチアドレスLC_ADD）と同
じ“Ａｎ”を保持している。
【０１６２】したがって、レジスタ回路６１はヒット信
号ＨＩＴとして“Ｈ”を出力する。この後、入力感度制
御信号ＩＣが立ち下げられると、ヒット制御回路６３は
ヒット信号ＨＩＴを取り込んでヒットイネーブル信号Ｈ
Ｅに“Ｈ”を出力する。このとき、Ｒ／Ｗ制御回路５４
は制御信号ＬＷ２に“Ｌ”を出力しているため、レジス
タ回路６２はデータレジスタに保持しているデータ“Ｑ
ｎ”をバスＷＲＢＸ上に出力し、これがＩ／Ｏバッファ
１０を通じて外部に出力される。このように、ノイズ対
策の観点からはノーマルReadの場合と同様の考慮をして
おけば良い。
号ＨＩＴとして“Ｈ”を出力する。この後、入力感度制
御信号ＩＣが立ち下げられると、ヒット制御回路６３は
ヒット信号ＨＩＴを取り込んでヒットイネーブル信号Ｈ
Ｅに“Ｈ”を出力する。このとき、Ｒ／Ｗ制御回路５４
は制御信号ＬＷ２に“Ｌ”を出力しているため、レジス
タ回路６２はデータレジスタに保持しているデータ“Ｑ
ｎ”をバスＷＲＢＸ上に出力し、これがＩ／Ｏバッファ
１０を通じて外部に出力される。このように、ノイズ対
策の観点からはノーマルReadの場合と同様の考慮をして
おけば良い。
【０１６３】次に、ノーマルReadまたはレイトライトに
伴うリフレッシュを行わない場合は、第１実施形態で説
明した通りであって、例えば図９の時刻ｔ４４で電源ノ
イズが発生しなくなる。したがって、アドレスに載るノ
イズに関してはリフレッシュを伴う場合を考慮しておけ
ば良い。次に、セルフリフレッシュが行われる場合は、
第１実施形態と同様にラッチ制御信号ＬＣにワンショッ
トパルスを発生しないため、誤ったアドレスをラッチす
ることも起こり得ない。
伴うリフレッシュを行わない場合は、第１実施形態で説
明した通りであって、例えば図９の時刻ｔ４４で電源ノ
イズが発生しなくなる。したがって、アドレスに載るノ
イズに関してはリフレッシュを伴う場合を考慮しておけ
ば良い。次に、セルフリフレッシュが行われる場合は、
第１実施形態と同様にラッチ制御信号ＬＣにワンショッ
トパルスを発生しないため、誤ったアドレスをラッチす
ることも起こり得ない。
【０１６４】次に、上述した説明では、書き込み又は読
み出しに伴ってリフレッシュを１回だけ行っているが、
１メモリサイクルがもっと長く設定されているのであれ
ば、１メモリサイクルに収まる範囲内で複数回のリフレ
ッシュを行うことができる。したがって、この場合には
ラッチ制御信号ＬＣの立ち下げタイミングを１メモリサ
イクル中の最後のリフレッシュ後とすれば良い。次に、
書き込みイネーブル信号／ＷＥに加えて書き込みデータ
をアドレススキュー期間内に確定させる仕様とすること
で、書き込み要求のあったメモリサイクル内においてレ
イトライトではなくノーマルWrite を行うことが可能と
なる。この場合はレイトライトの代わりにノーマルWrit
e となるだけであって、ノイズ対策の観点からは上記同
様にノーマルReadの場合について考慮しておけば良い。
み出しに伴ってリフレッシュを１回だけ行っているが、
１メモリサイクルがもっと長く設定されているのであれ
ば、１メモリサイクルに収まる範囲内で複数回のリフレ
ッシュを行うことができる。したがって、この場合には
ラッチ制御信号ＬＣの立ち下げタイミングを１メモリサ
イクル中の最後のリフレッシュ後とすれば良い。次に、
書き込みイネーブル信号／ＷＥに加えて書き込みデータ
をアドレススキュー期間内に確定させる仕様とすること
で、書き込み要求のあったメモリサイクル内においてレ
イトライトではなくノーマルWrite を行うことが可能と
なる。この場合はレイトライトの代わりにノーマルWrit
e となるだけであって、ノイズ対策の観点からは上記同
様にノーマルReadの場合について考慮しておけば良い。
【０１６５】次に、本実施形態でも第１実施形態と同様
にページモードやバーストモードを適用することができ
る。ここで、本実施形態ではリフレッシュに先行してノ
ーマルRead又はレイトライトを行っている。このためノ
ーマルReadを行う場合、メモリセルアレイ６から複数の
データを同時に読み出した後はメモリセルアレイ６が空
きとなる。したがって、これら複数のデータを外部へ順
次出力してゆく動作とノーマルReadに付随するリフレッ
シュ動作を並行して行うことができる。こうしたことか
ら本実施形態では、リフレッシュ中のセンスアンプ活性
化タイミング又はノーマルReadで読み出された複数のデ
ータのうちの最終データ出力タイミングのうち、何れか
遅い方のタイミングに合わせてラッチ制御信号ＬＣを立
ち下げることになる。
にページモードやバーストモードを適用することができ
る。ここで、本実施形態ではリフレッシュに先行してノ
ーマルRead又はレイトライトを行っている。このためノ
ーマルReadを行う場合、メモリセルアレイ６から複数の
データを同時に読み出した後はメモリセルアレイ６が空
きとなる。したがって、これら複数のデータを外部へ順
次出力してゆく動作とノーマルReadに付随するリフレッ
シュ動作を並行して行うことができる。こうしたことか
ら本実施形態では、リフレッシュ中のセンスアンプ活性
化タイミング又はノーマルReadで読み出された複数のデ
ータのうちの最終データ出力タイミングのうち、何れか
遅い方のタイミングに合わせてラッチ制御信号ＬＣを立
ち下げることになる。
【０１６６】なお、本実施形態において、図９では時刻
ｔ３７で入力感度制御信号ＩＣを立ち下げているが、ラ
ッチ２によってアドレスが取り込まれる時刻ｔ３６以降
であれば時刻ｔ３７よりも前であって良い。また、上述
した各実施形態ではＭＳＲＡＭを中心に説明してきた
が、本発明はこれに限定されるものではなく、汎用ＤＲ
ＡＭ，汎用ＳＲＡＭ，疑似ＳＲＡＭなどを含めた如何な
る半導体記憶装置に適用しても良く、また、ＲＡＭに限
らずＲＯＭ（読み出し専用メモリ）であっても良い。
ｔ３７で入力感度制御信号ＩＣを立ち下げているが、ラ
ッチ２によってアドレスが取り込まれる時刻ｔ３６以降
であれば時刻ｔ３７よりも前であって良い。また、上述
した各実施形態ではＭＳＲＡＭを中心に説明してきた
が、本発明はこれに限定されるものではなく、汎用ＤＲ
ＡＭ，汎用ＳＲＡＭ，疑似ＳＲＡＭなどを含めた如何な
る半導体記憶装置に適用しても良く、また、ＲＡＭに限
らずＲＯＭ（読み出し専用メモリ）であっても良い。
【０１６７】
【発明の効果】以上説明したように、請求項１記載の発
明では、アドレスをラッチするタイミングを含む所定期
間内において、外部から入力されるアドレスに対する感
度を下げてからラッチ手段に出力している。これによ
り、チップの内部又は外部で発生したノイズがアドレス
に載っても、ラッチ手段が誤ったアドレスをラッチして
誤動作してしまう恐れがなくなる。また、請求項２記載
の発明では、外部から入力されるアドレス及びチップセ
レクト信号が確定した時点からアドレスがラッチされる
時点までの間に、外部から入力されるアドレスに対する
感度を下げている。これにより、ノイズが載った誤まっ
たアドレスをラッチする危険性が最も高いラッチ直前に
おいても、外部からのシステムノイズなどに対して強く
なる。また、スキューのためにアドレスやチップセレク
ト信号が変化している間は、これらの変化をラッチ手段
の後段各部へ高速に伝達することが可能となる。さら
に、アドレス及びチップセレクト信号が確定すればこれ
らの変化を高速に伝える必要がなくなるため、アドレス
に対する感度を下げてチップ内外で発生するノイズの影
響を排除することができる。
明では、アドレスをラッチするタイミングを含む所定期
間内において、外部から入力されるアドレスに対する感
度を下げてからラッチ手段に出力している。これによ
り、チップの内部又は外部で発生したノイズがアドレス
に載っても、ラッチ手段が誤ったアドレスをラッチして
誤動作してしまう恐れがなくなる。また、請求項２記載
の発明では、外部から入力されるアドレス及びチップセ
レクト信号が確定した時点からアドレスがラッチされる
時点までの間に、外部から入力されるアドレスに対する
感度を下げている。これにより、ノイズが載った誤まっ
たアドレスをラッチする危険性が最も高いラッチ直前に
おいても、外部からのシステムノイズなどに対して強く
なる。また、スキューのためにアドレスやチップセレク
ト信号が変化している間は、これらの変化をラッチ手段
の後段各部へ高速に伝達することが可能となる。さら
に、アドレス及びチップセレクト信号が確定すればこれ
らの変化を高速に伝える必要がなくなるため、アドレス
に対する感度を下げてチップ内外で発生するノイズの影
響を排除することができる。
【０１６８】また、請求項３記載の発明では、外部から
入力されるアドレス及びチップセレクト信号の変化が検
出手段へ伝達された後にアドレスに対する感度を下げて
いる。これにより、製造上のバラツキやシステム上の原
因によってアドレスやチップセレクト信号の確定が遅れ
た場合にも、これらの変化をラッチ手段の後段にある検
出手段等へ高速に伝達することが可能となる。また、請
求項４記載の発明では、ノイズの載ったアドレスのレベ
ルが誤まったアドレスとして認識されないレベルまで戻
るのに必要な時間だけアドレスのラッチタイミングより
も前の時点から、アドレスに対する感度を下げ始めてい
る。これにより、感度を下げ始めるタイミングとラッチ
すべきアドレスにノイズが載るタイミングが重なった場
合であっても、ノイズによる影響のないアドレスがラッ
チされるようになるため、誤動作することがない。
入力されるアドレス及びチップセレクト信号の変化が検
出手段へ伝達された後にアドレスに対する感度を下げて
いる。これにより、製造上のバラツキやシステム上の原
因によってアドレスやチップセレクト信号の確定が遅れ
た場合にも、これらの変化をラッチ手段の後段にある検
出手段等へ高速に伝達することが可能となる。また、請
求項４記載の発明では、ノイズの載ったアドレスのレベ
ルが誤まったアドレスとして認識されないレベルまで戻
るのに必要な時間だけアドレスのラッチタイミングより
も前の時点から、アドレスに対する感度を下げ始めてい
る。これにより、感度を下げ始めるタイミングとラッチ
すべきアドレスにノイズが載るタイミングが重なった場
合であっても、ノイズによる影響のないアドレスがラッ
チされるようになるため、誤動作することがない。
【０１６９】また、請求項７記載の発明では、アドレス
に載るノイズの影響が解消されるタイミングで外部から
入力されるアドレスをラッチするようにしている。これ
により、外部からのシステムノイズの大きさが問題ない
程度であれば、請求項１〜６記載の発明のようにフィル
タ手段を設けることなく、チップ内部で発生する電源ノ
イズによる誤動作を回避することができる。また、請求
項８記載の発明では、チップ内部でノイズ発生の可能性
がある時点以降にアドレスのラッチ状態を解除してい
る。これにより、ラッチ状態では、外部からのシステム
ノイズによる誤動作とチップ内部で発生する電源ノイズ
といった事前に予測しうるノイズによる誤動作とを防止
しつつ、ラッチ状態の解除で後は、外部から入力される
次のアクセス要求に備えてアドレス及びチップセレクト
信号の変化を高速に各部へ伝達することが可能となる。
に載るノイズの影響が解消されるタイミングで外部から
入力されるアドレスをラッチするようにしている。これ
により、外部からのシステムノイズの大きさが問題ない
程度であれば、請求項１〜６記載の発明のようにフィル
タ手段を設けることなく、チップ内部で発生する電源ノ
イズによる誤動作を回避することができる。また、請求
項８記載の発明では、チップ内部でノイズ発生の可能性
がある時点以降にアドレスのラッチ状態を解除してい
る。これにより、ラッチ状態では、外部からのシステム
ノイズによる誤動作とチップ内部で発生する電源ノイズ
といった事前に予測しうるノイズによる誤動作とを防止
しつつ、ラッチ状態の解除で後は、外部から入力される
次のアクセス要求に備えてアドレス及びチップセレクト
信号の変化を高速に各部へ伝達することが可能となる。
【図１】 本発明の第１実施形態による半導体記憶装
置の構成を示すブロック図である。
置の構成を示すブロック図である。
【図２】 同実施形態による半導体記憶装置の動作を
示すタイミングチャートである。
示すタイミングチャートである。
【図３】 同実施形態による入力フィルタの第１の構
成例を示した回路図である。
成例を示した回路図である。
【図４】 同実施形態による入力フィルタの第２の構
成例を示した回路図である。
成例を示した回路図である。
【図５】 図４に示したアドレスバッファ２１及び入
力フィルタ３９について入力電圧である電圧Ｖｉｎと出
力電圧である電圧Ｖｏｕｔの関係を示したグラフであ
る。
力フィルタ３９について入力電圧である電圧Ｖｉｎと出
力電圧である電圧Ｖｏｕｔの関係を示したグラフであ
る。
【図６】 図３に示した入力フィルタへノイズが載っ
たアドレスを入力した場合に、抵抗素子の値を変化させ
ていったときに得られる出力波形を抵抗素子なしの場合
の出力波形と対比して示したグラフであって、アドレス
のあるビットが“０”から“１”に変化した場合につい
てのものである。
たアドレスを入力した場合に、抵抗素子の値を変化させ
ていったときに得られる出力波形を抵抗素子なしの場合
の出力波形と対比して示したグラフであって、アドレス
のあるビットが“０”から“１”に変化した場合につい
てのものである。
【図７】 図３に示した入力フィルタへノイズが載っ
たアドレスを入力した場合に、抵抗素子の値を変化させ
ていったときに得られる出力波形を抵抗素子なしの場合
の出力波形と対比して示したグラフであって、アドレス
のあるビットが“１”から“０”に変化した場合につい
てのものである。
たアドレスを入力した場合に、抵抗素子の値を変化させ
ていったときに得られる出力波形を抵抗素子なしの場合
の出力波形と対比して示したグラフであって、アドレス
のあるビットが“１”から“０”に変化した場合につい
てのものである。
【図８】 本発明の第２実施形態による半導体記憶装
置の構成を示すブロック図である。
置の構成を示すブロック図である。
【図９】 同実施形態による半導体記憶装置の動作を
示すタイミングチャートである。
示すタイミングチャートである。
【図１０】 従来の半導体記憶装置において外部から
入力されるアドレスがラッチされるまでの経路について
の構成を示した回路図である。
入力されるアドレスがラッチされるまでの経路について
の構成を示した回路図である。
１，２１ アドレスバッファ ２ ラッチ ３，５３ ＡＴＤ回路 ４ リフレッシュ制御回路 ５ マルチプレクサ ６ メモリセルアレイ ７ ロウデコーダ ８ カラムデコーダ ９ センスアンプ・リセット回路 １０ Ｉ／Ｏバッファ １１，５４ Ｒ／Ｗ制御回路 １２，５２ ラッチ制御回路 １３，５５ ロウ制御回路 １４ カラム制御回路 １５ ブースト電源 １６ 基板電圧発生回路 １７ リファレンス電圧発生回路 １９，２２，３９ 入力フィルタ ２３ ラッチ回路 ２５ トランスファゲート ２６ 抵抗素子 ３１〜３６ トランジスタ ３７，３８ インバータ
Claims (9)
- 【請求項１】 外部から入力されるアドレスの変化又
はチップセレクト信号の有効化を検出してアドレス変化
検出信号を生成する検出手段と、該アドレス変化検出信
号から生成されるラッチ信号に従って前記アドレスをラ
ッチ手段にラッチし、該ラッチされたアドレスに従って
動作する半導体記憶装置において、 前記ラッチ手段が前記アドレスをラッチするタイミング
を含む所定期間内で、前記外部から入力されるアドレス
に対する感度を下げて前記ラッチ手段に出力するフィル
タ手段を具備することを特徴とする半導体記憶装置。 - 【請求項２】 前記フィルタ手段は、前記外部から入
力されるアドレス及び前記チップセレクト信号が確定し
た時点以降の所定のタイミングから、少なくとも前記ラ
ッチ手段が前記アドレスをラッチするタイミングまでの
期間に、前記外部から入力されるアドレスに対する感度
を下げることを特徴とする請求項１記載の半導体記憶装
置。 - 【請求項３】 前記フィルタ手段は、前記外部から入
力されるアドレス及び前記チップセレクト信号の変化が
前記検出手段に伝達された後に、前記外部から入力され
るアドレスに対する感度を下げることを特徴とする請求
項１又は２記載の半導体記憶装置。 - 【請求項４】 前記フィルタ手段は、前記外部から入
力されるアドレスに対して感度を下げ始めるタイミング
と前記ラッチ手段に供給されるアドレスにノイズが載る
タイミングが重なったとした場合に、前記ラッチ手段が
前記アドレスをラッチするタイミングを基準として、前
記ノイズの載ったアドレスが感度を下げられた状態で前
記ラッチ手段により誤まったアドレスとして認識されな
いレベルまで戻るのに必要な時間だけ少なくとも前の時
点から、前記アドレスに対する感度を下げ始めることを
特徴とする請求項１〜３の何れかの項記載の半導体記憶
装置。 - 【請求項５】 前記フィルタ手段は、 前記外部から入力されるアドレスに対する感度を下げて
前記ラッチ手段に出力する抵抗素子と、 前記外部から入力されるアドレスに対する感度を下げる
べき期間では、前記外部から入力されるアドレスを前記
抵抗素子を介して前記ラッチ手段に出力し、該期間以外
では前記抵抗素子を介さずに前記外部から入力されるア
ドレスを前記ラッチ手段に出力するスイッチ手段とを備
えたことを特徴とする請求項１〜４の何れかの項記載の
半導体記憶装置。 - 【請求項６】 前記フィルタ手段は、前記外部から入
力されるアドレスのレベルに応じて閾値を変化させるヒ
ステリシス特性を備えた回路であることを特徴とする請
求項１〜４の何れかの項記載の半導体記憶装置。 - 【請求項７】 外部から入力されるアドレスの変化又
はチップセレクト信号の有効化を検出してアドレス変化
検出信号を生成する検出手段と、該アドレス変化検出信
号から生成されるラッチ信号に従って前記アドレスをラ
ッチ手段にラッチし、該ラッチされたアドレスに従って
動作する半導体記憶装置において、 前記ラッチ信号を制御することにより、前記外部から入
力されるアドレスに載るノイズの影響が解消されるタイ
ミングで前記外部から入力されるアドレスを前記ラッチ
手段にラッチさせる制御手段を具備することを特徴とす
る半導体記憶装置。 - 【請求項８】 外部から入力されるアドレスの変化又
はチップセレクト信号の有効化を検出してアドレス変化
検出信号を生成する検出手段と、該アドレス変化検出信
号から生成されるラッチ信号に従って前記アドレスをラ
ッチ手段にラッチし、該ラッチされたアドレスに従って
動作する半導体記憶装置において、 前記ラッチ信号を制御することにより、チップ内部でノ
イズの発生する可能性がある時点以降に前記ラッチ手段
のラッチ状態を解除する制御手段を具備することを特徴
とする半導体記憶装置。 - 【請求項９】 前記制御手段は、外部から与えられる
読み出し要求に対応してメモリセルから読み出されたデ
ータを外部へ出力する際にノイズの発生する可能性があ
る時点以降に、前記ラッチ手段のラッチ状態を解除する
ことを特徴とする請求項８記載の半導体記憶装置。
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