JP2008090941A - 半導体記憶装置及びその制御方法 - Google Patents

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Abstract

【課題】動作速度を向上しつつ、ノイズ耐性を向上出来る半導体記憶装置及びその制御方法を提供すること。
【解決手段】 データを保持する複数のメモリセルＭＣを備えたメモリセルアレイ１０と、前記メモリセルＭＣから読み出されたデータを外部へ出力する出力バッファ回路１５と、前記メモリセルＭＣのアドレス信号を受信し、且つノイズを除去するノイズフィルタ３９を有する入力バッファ回路１６とを具備し、前記ノイズフィルタ３９のフィルタ長は、前記出力バッファ回路１５における前記データの出力能力に応じて可変である。
【選択図】図２

Description

この発明は、半導体記憶装置及びその制御方法に関する。例えば、ノイズを除去するノイズフィルタのフィルタ長を制御する方法に関する。
近年、半導体記憶装置の高速化や多ビット化にはめざましいものがある。その一方で、高速化や多ビット化に伴い、ノイズの問題が顕著になってきている。このノイズ対策として、入力回路にノイズフィルタを設ける構成が知られている（例えば特許文献１参照）。
しかし、ノイズの大きさは一定では無い。従って従来の構成であると、ノイズフィルタのノイズ除去能力が十分で無い場合があった。また、ノイズ除去能力を向上させるためにノイズフィルタのフィルタ長を長くすると、ノイズが小さい場合にはフィルタ長が無駄に長くなり、動作速度が低下するという問題があった。
特開平７−２９３７７号公報
この発明は、動作速度を向上しつつ、ノイズ耐性を向上出来る半導体記憶装置及びその制御方法を提供する。
この発明の一態様に係る半導体記憶装置は、データを保持する複数のメモリセルを備えたメモリセルアレイと、前記メモリセルから読み出されたデータを外部へ出力する出力バッファ回路と、前記メモリセルのアドレス信号を受信し、且つノイズを除去するノイズフィルタを有する入力バッファ回路とを具備し、前記ノイズフィルタのフィルタ長は、前記出力バッファ回路における前記データの出力能力に応じて可変である。
また、この発明の一態様に係る半導体記憶装置の制御方法は、半導体記憶装置に対して電源が投入された後、前記半導体記憶装置に対して入力された第１制御信号を受け付けるステップと、前記第１制御信号とデータ出力回路の電流駆動力との関係を保持するテーブルを参照することにより、前記受け付けた第１制御信号に応じた前記電流駆動力となるように前記データ出力回路を制御する第２制御信号を発生するステップと、前記第２制御信号により前記データ出力回路の電流駆動力が決定されるステップと、前記第２制御信号を用いて、外部入力信号を受け付ける入力バッファ内のノイズフィルタのフィルタ長が決定されるステップとを具備し、前記電流駆動力が大きいほど、前記フィルタ長は長く設定される。
本発明によれば、動作速度を向上しつつ、ノイズ耐性を向上出来る半導体記憶装置及びその制御方法を提供出来る。
以下、この発明の実施形態につき図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
［第１の実施形態］
この発明の第１の実施形態に係る半導体記憶装置について説明する。図１は、本実施形態に係る疑似ＳＲＡＭ（pseudo SRAM、以下ＰＳＲＡＭと呼ぶ）のブロック図である。
図示するようにＰＳＲＡＭ１は、メモリセルアレイ１０、ロウデコーダ１１、カラムデコーダ１２、カラムセレクタ１３、センスアンプ１４、データ出力バッファ１５、アドレスバッファ１６、アドレスレジスタ１７、入力バッファ１８、制御回路１９、及びモードレジスタ２０を備えている。
メモリセルアレイ１０は、マトリクス状に配置された複数のＤＲＡＭ型メモリセルを備えている。図１に示すように各メモリセルＭＣは、セルトランジスタＣＴ及びセルキャパシタＣＣを備えている。セルキャパシタＣＣの一方電極は接地され、他方電極はセルトランジスタＣＴのソースに接続されている。セルトランジスタＣＴのゲートはワード線ＷＬに接続され、ドレインはビット線ＢＬに接続される。メモリセルアレイ１０内において、同一列にあるメモリセルＭＣは同一のビット線ＢＬに接続され、同一行にあるメモリセルＭＣは同一のワード線ＷＬに接続される。
ロウデコーダ１１は、メモリセルアレイ１０のロウ方向を選択する。すなわち、ワード線を選択する。そしてデータの読み出し時及び書き込み時に、選択ワード線ＷＬに電圧を印加する。カラムデコーダ１２は、メモリセルアレイ１０のカラム方向を選択する。カラムセレクタ１３は、カラムデコーダ１２の選択動作に基づいてビット線を選択し、読み出し時に、選択ビット線をセンスアンプ１４に接続する。センスアンプ１４は、ロウデコーダ１１及びカラムデコーダ１２によって選択されたメモリセルＭＣから読み出されたデータをセンスして増幅する。データ出力バッファ１５は、センスアンプ１４で増幅された複数ビットの読み出しデータを外部へ出力する。
アドレスバッファ１６は、外部から与えられるアドレス信号を受信し、アドレスレジスタ１７へ出力する。アドレスレジスタ１７は、アドレスバッファ１６から与えられるアドレスに従って、カラムデコーダ１２に対してカラムアドレスＣＡを出力し、ロウデコーダ１１に対してロウアドレスＲＡを出力する。カラムデコーダ１２及びロウデコーダ１１はそれぞれ、カラムアドレスＣＡ及びロウアドレスＲＡに基づいて、ビット線及びワード線の選択動作を行う。
入力バッファ１８は、外部から与えられる制御信号を受信し、制御回路１９へ出力する。制御信号は、例えばチップイネーブル信号、ライトイネーブル信号、アウトプットイネーブル信号などである。チップイネーブル信号は、ＰＳＲＡＭ１を動作可能とする信号である。ライトイネーブル信号は、ＰＳＲＡＭ１に対してデータを書き込み可能とする信号である。またアウトプットイネーブル信号は、ＰＳＲＡＭ１に対してデータを出力可能とする信号である。モードレジスタ２０は外部からモード信号を受信する。そして、モード信号に応じてアドレスバッファ１６及びデータ出力バッファ１５を制御する。
以下、データ出力バッファ１５、アドレスバッファ１６、及びモードレジスタ２０の詳細について説明する。まず、図２を用いてアドレスバッファ１６について説明する。図２はアドレスバッファ１６の回路図である。
図示するようにアドレスバッファ１６は、例えば８個の入力回路３０を備えている。入力回路３０の数は一例に過ぎず、例えばアドレスバッファ１６に入力されるアドレス信号のビット数分だけ設けられ、１６個や３２個などであっても良い。そして各入力回路３０には、アドレス信号の各ビットが入力される。各々の入力回路３０は、インバータ３１、３２、ｐチャネルＭＯＳトランジスタ３３〜３５、ｎチャネルＭＯＳトランジスタ３６〜３８、及びノイズフィルタ３９を備えている。ノイズフィルタ３９は、抵抗素子４０、４１、ｐチャネルＭＯＳトランジスタ４２〜４４、及びｎチャネルＭＯＳトランジスタ４５〜４７を備えている。
インバータ３１は、入力端に、入力回路３０への入力信号ＩＮextが入力され、該入力信号ＩＮextを反転する。入力信号ＩＮextは、前述したアドレス信号の１ビットである。ＭＯＳトランジスタ３３は、ソースに電源電圧ＶＤＤが印加され、ゲートがインバータ３１の出力端に接続され、ドレインが抵抗素子４０の一端に接続され、バックゲートバイアスとしてＶＤＤが与えられる。ＭＯＳトランジスタ３６は、ソースが接地され、ゲートがインバータ３１の出力端に接続され、ドレインが抵抗素子４１の一端に接続され、バックゲートバイアスとして接地電位が与えられる。
抵抗素子４０の他端は、抵抗素子４１の他端に接続されている。インバータ３２は、入力端が、抵抗素子４０の他端と抵抗素子４１の他端との接続ノードに接続される。インバータ３２の入力端と、抵抗素子４０、４１の接続ノードとの間のノードを、以下ノードＮ１と呼ぶ。インバータ３２は、ノードＮ１の信号を反転する。
ＭＯＳトランジスタ３４は、ソースに電源電圧ＶＤＤが印加され、ゲートがインバータ３１の出力端に接続され、ドレインがＭＯＳトランジスタ３５のソースに接続され、バックゲートバイアスとしてＶＤＤが与えられる。ＭＯＳトランジスタ３５は、ゲートがインバータ３２の出力端に接続され、ドレインの電位が入力回路３０の出力信号ＩＮintとなり、バックゲートバイアスとしてＶＤＤが与えられる。ＭＯＳトランジスタ３７は、ソースが接地され、ゲートがインバータ３１の出力端に接続され、ドレインがＭＯＳトランジスタ３８のソースに接続され、バックゲートバイアスとして接地電位が与えられる。ＭＯＳトランジスタ３８は、ゲートがインバータ３２の出力端に接続され、ドレインがＭＯＳトランジスタ３５のドレインに接続され、バックゲートバイアスとして接地電位が与えられる。
ＭＯＳトランジスタ４２〜４４は、ゲートがノードＮ１に接続され、ソースとドレインが共通接続され、該共通接続ノードにそれぞれドライブ制御信号ＤＳ１〜ＤＳ３が入力され、バックゲートバイアスとしてＶＤＤが印加される。ＭＯＳトランジスタ４５〜４７は、ゲートがノードＮ１に接続され、ソースとドレインが共通接続され、該共通接続ノードにドライブ制御信号／ＤＳ１〜／ＤＳ３が入力され、バックゲートバイアスとして接地電位が与えられる。ＭＯＳトランジスタ４２〜４４は、ドライブ制御信号ＤＳ１〜ＤＳ３、／ＤＳ１〜／ＤＳ３に応じてそれぞれキャパシタ素子として機能する。
上記構成において、抵抗素子４０、４１、ＭＯＳトランジスタ４２〜４７がＲＣ回路を構成し、入力信号ＩＮext（アドレス信号）を遅延させるノイズフィルタとして機能する。
次に、図３を用いてデータ出力バッファ１５の構成について説明する。図３はデータ出力バッファ１５の回路図である。
図示するようにデータ出力バッファ１５は、例えば３２個の出力回路５０を備えている。入力回路５０の数は一例に過ぎず、例えば外部に一度に出力可能な最大ビット数分だけ設けられ、６４個や１２８個などであっても良い。そして各出力回路５０には、センスアンプ１４から読み出された読み出しデータの各ビットが入力される。各々の出力回路５０は、ｐチャネルＭＯＳトランジスタ５１〜５６、及びｎチャネルＭＯＳトランジスタ５７〜６２を備えている。
ＭＯＳトランジスタ５１〜５３は、ソースに電源電圧ＶＤＤが印加され、ゲートにそれぞれドライブ制御信号／ＤＳ１〜／ＤＳ３が入力され、ドレインがそれぞれＭＯＳトランジスタ５４〜５６のソースに接続され、バックゲートバイアスとしてＶＤＤが与えられる。ＭＯＳトランジスタ５４〜５６は、ゲートに、出力回路５０への反転入力信号／ＯＵＴintが入力され、ドレインがそれぞれＭＯＳトランジスタ６０〜６２のドレインに接続され、バックゲートバイアスとしてＶＤＤが与えられる。反転入力信号／ＯＵＴintは、センスアンプ１４から読み出された読み出しデータの１ビットを反転させた信号である。
ＭＯＳトランジスタ５７〜５９は、ソースが接地され、ゲートにそれぞれドライブ制御信号ＤＳ１〜ＤＳ３が入力され、ドレインがそれぞれＭＯＳトランジスタ６０〜６２のソースに接続され、バックゲートバイアスとして接地電位が与えられる。ＭＯＳトランジスタ６０〜６２は、ゲートに反転入力信号／ＯＵＴintが入力され、バックゲートバイアスとして接地電位が与えられる。
上記構成において、ＭＯＳトランジスタ５４〜５６のドレインと、ＭＯＳトランジスタ６０〜６２のドレインとの接続ノードの電位が、出力回路５０の出力信号ＯＵＴextとなる。
次に、図４を用いてモードレジスタ２０の構成について説明する。図４はモードレジスタ２０のブロック図である。
図示するようにモードレジスタ２０は、メモリ装置６０、選択回路６２、及びインバータ６３〜６５を備えている。メモリ装置６０は、例えばＤＲＡＭやフラッシュメモリ等の半導体メモリ等であり、ドライブ制御信号テーブル６１を保持している。ドライブ制御信号テーブル６１は、ＰＳＲＡＭ１のユーザによって、またはＰＳＲＡＭ１の製造時に、予めメモリ装置６０に書き込まれる。そしてドライブ制御信号テーブル６１は、外部から入力されるモード信号に応じたドライブ制御信号ＤＳ１〜ＤＳ３の制御情報が格納されている。図４の例であると、モード信号として３つの信号ＭＯＤＥ１〜ＭＯＤＥ３が用意されている。そして、モード信号としてＭＯＤＥ１が入力された際にはドライブ制御信号ＤＳ１が“Ｈ”レベル、ＤＳ２が“Ｌ”レベル、ＤＳ３が“Ｌ”レベルとされ、モード信号としてＭＯＤＥ２が入力された際にはドライブ制御信号ＤＳ１が“Ｈ”レベル、ＤＳ２が“Ｈ”レベル、ＤＳ３が“Ｌ”レベルとされ、モード信号としてＭＯＤＥ３が入力された際にはドライブ制御信号ＤＳ１〜ＤＳ３の全てが“Ｈ”レベルとなる旨の情報が保持される。モード信号の詳細については後述する。
選択回路６２は、外部から入力されるモード信号に応じて、メモリ装置６０内のドライブ制御信号テーブル６１からドライブ制御信号ＤＳ１〜ＤＳ３の情報を読み出し、読み出した情報に従ってドライブ制御信号ＤＳ１〜ＤＳ３を発生する。インバータ６３〜６５は、それぞれドライブ制御信号ＤＳ１〜ＤＳ３を反転して、ドライブ制御信号／ＤＳ１〜／ＤＳ３を発生する。
次に、上記構成のＰＳＲＡＭ１の読み出し動作について、特に入力回路３０及び出力回路５０に着目して説明する。図５は読み出し動作のフローチャートである。
図示するように、まずＰＳＲＡＭ１に電源が投入される（ステップＳ１０）。次に外部からモード信号が入力される（ステップＳ１１）。モード信号としては、信号ＭＯＤＥ１〜ＭＯＤＥ３のいずれかが入力される。モード信号が示す情報は、ＰＳＲＡＭ１のデータ出力バッファ１５に接続される回路の負荷情報である。すなわち、データ出力バッファ１５に接続される回路の負荷が大きく、換言すれば容量（キャパシタンス）が大きい場合には、データ出力バッファ１５の電流駆動能力を高める必要があり、逆に容量が小さい場合にはデータ出力バッファ１５の電流駆動能力は低くて良い。モード信号は、この容量の情報を示しており、本実施形態では容量を３段階に分け、ＭＯＤＥ１が最も容量が小さく、ＭＯＤＥ３が最も容量が大きい場合に相当する。
モード信号が入力されると、モードレジスタ２０がドライブ制御信号ＤＳ１〜ＤＳ３を決定する（ステップＳ１２）。すなわち、入力されたモード信号に応じてドライブ制御信号テーブル６１を参照し、ドライブ制御信号ＤＳ１〜ＤＳ３を発生する。同時にドライブ制御信号／ＤＳ１〜／ＤＳ３も発生する。
ドライブ制御信号ＤＳ１〜ＤＳ３、／ＤＳ１〜／ＤＳ３が決定されることで、出力回路５０の電流駆動力が決定される（ステップＳ１３）。すなわち図３に示す構成において、オン状態とされるＭＯＳトランジスタ数が決定される。更に、ドライブ制御信号ＤＳ１〜ＤＳ３、／ＤＳ１〜／ＤＳ３に応じて、入力回路３０のノイズフィルタ３９のフィルタ長が決定される（ステップＳ１４）。すなわち図２に示す構成において、ノイズフィルタ３９においてキャパシタ素子として機能するＭＯＳトランジスタ数が決定される。
その後、メモリセルアレイ１０のメモリセルＭＣからデータが読み出される（ステップＳ１５）。読み出されたデータはセンスアンプ１４で増幅され、データ出力バッファ１５から、ＰＳＲＡＭ１に接続された回路に出力される。この際、フィルタ長が十分でなければ（ステップＳ１６、ＮＯ）、ステップＳ１１に戻って再度、モード信号が入力される。フィルタ長が十分であれば（ステップＳ１６、ＹＥＳ）、必要に応じて引き続き読み出し動作が行われる。
モード信号に応じた入力回路３０及び出力回路５０の動作について、以下具体的に説明する。まずモード信号として信号ＭＯＤＥ１が入力された際について、図６及び図７を用いて説明する。図６は入力回路３０、図７は出力回路５０の回路図であり、図６においては、ノイズフィルタ３９におけるＭＯＳトランジスタ４２〜４７をキャパシタ素子として記載しており、実質的にキャパシタ素子として機能しないものについては破線で示している。ＭＯＤＥ１が入力された際、モードレジスタ２０はドライブ制御信号ＤＳ１＝“Ｈ”、ＤＳ２＝“Ｌ”、ＤＳ３＝“Ｌ”とする。
まず入力回路３０について説明する。図６に示すように、ドライブ制御信号ＤＳ１＝“Ｈ”、ＤＳ２＝“Ｌ”、ＤＳ３＝“Ｌ”とされるため、ＭＯＳトランジスタ４３、４４、４６、４７はキャパシタ素子として機能せず、ＭＯＳトランジスタ４２、４５のみがキャパシタ素子として機能する。例えば入力信号として“Ｈ”レベル（アドレス信号が“１”）が入力されたとすると、ＭＯＳトランジスタ３３、３４がオン状態とされ、ノードＮ１に現れるべき“Ｈ”レベルの信号は、抵抗素子４０とＭＯＳトランジスタ４５とのＲＣ回路によって遅延される。そして、ノードＮ１に“Ｈ”レベルが現れると、ＭＯＳトランジスタ３５がオン状態とされ、出力信号ＩＮintとして“Ｈ”レベルが出力される。
逆に入力信号として“Ｌ”レベル（アドレス信号が“０”）が入力されたとすると、ＭＯＳトランジスタ３６、３７がオン状態とされ、ノードＮ１に現れるべき“Ｌ”レベルの信号は、抵抗素子４１とＭＯＳトランジスタ４２とのＲＣ回路によって遅延される。そして、ノードＮ１に“Ｌ”レベルが現れると、ＭＯＳトランジスタ３８がオン状態とされ、出力信号ＩＮintとして“Ｌ”レベルが出力される。
次に出力回路５０について説明する。図７では入力信号／ＯＵＴintが“Ｌ”レベル（読み出しデータが“１”）である場合について示している。図示するように、／ＯＵＴint＝“Ｌ”であるので、ＭＯＳトランジスタ５４〜５６がオン状態となり、ＭＯＳトランジスタ６０〜６２はオフ状態とされる。また、ドライブ制御信号ＤＳ１＝“Ｈ”、ＤＳ２＝“Ｌ”、ＤＳ３＝“Ｌ”とされるため、ＭＯＳトランジスタ５２、５３、５８、５９はオフ状態とされ、ＭＯＳトランジスタ５１、５７がオン状態とされる。その結果、ＭＯＳトランジスタ５１、５４の電流経路を介して、電源電位ＶＤＤから電流が供給され、出力信号ＯＵＴextは“Ｈ”レベルとなる。／ＯＵＴintが“Ｈ”レベルの場合には、ＭＯＳトランジスタ５４の代わりにＭＯＳトランジスタ６０がオン状態とされるため、ＯＵＴextは“Ｌ”レベルとなる。
次に、モード信号として信号ＭＯＤＥ２が入力された際について、図８及び図９を用いて説明する。図８は入力回路３０、図９は出力回路５０の回路図であり、図８においては、図６と同様にノイズフィルタ３９におけるＭＯＳトランジスタ４２〜４７をキャパシタ素子として記載しており、キャパシタ素子として機能しないものについては破線で示している。ＭＯＤＥ２が入力された際、モードレジスタ２０はドライブ制御信号ＤＳ１＝“Ｈ”、ＤＳ２＝“Ｈ”、ＤＳ３＝“Ｌ”とする。
まず入力回路３０について説明する。図８に示すように、ドライブ制御信号ＤＳ１＝“Ｈ”、ＤＳ２＝“Ｈ”、ＤＳ３＝“Ｌ”とされるため、ＭＯＳトランジスタ４４、４７はキャパシタ素子として機能せず、ＭＯＳトランジスタ４２、４３、４５、４６がキャパシタ素子として機能する。例えば入力信号として“Ｈ”レベル（アドレス信号が“１”）が入力されたとすると、ノードＮ１に現れるべき“Ｈ”レベルの信号は、抵抗素子４０とＭＯＳトランジスタ４５、４６とのＲＣ回路によって遅延される。逆に入力信号として“Ｌ”レベル（アドレス信号が“０”）が入力されたとすると、ノードＮ１に現れるべき“Ｌ”レベルの信号は、抵抗素子４１とＭＯＳトランジスタ４２、４３とのＲＣ回路によって遅延される。
次に出力回路５０について説明する。図９では図７と同様に、入力信号／ＯＵＴintが“Ｌ”レベル（読み出しデータが“１”）である場合について示している。図示するように、ドライブ制御信号ＤＳ１＝“Ｈ”、ＤＳ２＝“Ｈ”、ＤＳ３＝“Ｌ”とされるため、ＭＯＳトランジスタ５３、５９はオフ状態とされ、ＭＯＳトランジスタ５１、５２、５７、５８がオン状態とされる。その結果、ＭＯＳトランジスタ５１、５４の電流経路と、ＭＯＳトランジスタ５２、５５の電流経路を介して、電源電位ＶＤＤから電流が供給され、出力信号ＯＵＴextは“Ｈ”レベルとなる。
次に、モード信号として信号ＭＯＤＥ３が入力された際について、図１０及び図１１を用いて説明する。図１０は入力回路３０、図１１は出力回路５０の回路図であり、図１０においては、図６と同様にノイズフィルタ３９におけるＭＯＳトランジスタ４２〜４７をキャパシタ素子として記載している。ＭＯＤＥ３が入力された際、モードレジスタ２０はドライブ制御信号ＤＳ１＝“Ｈ”、ＤＳ２＝“Ｈ”、ＤＳ３＝“Ｈ”とする。
まず入力回路３０について説明する。図１０に示すように、ドライブ制御信号ＤＳ１＝“Ｈ”、ＤＳ２＝“Ｈ”、ＤＳ３＝“Ｈ”とされるため、ノイズフィルタ３９における全てのＭＯＳトランジスタ４２〜４７がキャパシタ素子として機能する。入力信号として“Ｈ”レベル（アドレス信号が“１”）が入力されたとすると、ノードＮ１に現れるべき“Ｈ”レベルの信号は、抵抗素子４０とＭＯＳトランジスタ４５〜４７とのＲＣ回路によって遅延される。逆に入力信号として“Ｌ”レベル（アドレス信号が“０”）が入力されたとすると、ノードＮ１に現れるべき“Ｌ”レベルの信号は、抵抗素子４１とＭＯＳトランジスタ４２〜４４とのＲＣ回路によって遅延される。
次に出力回路５０について説明する。図１１では図７と同様に、入力信号／ＯＵＴintが“Ｌ”レベル（読み出しデータが“１”）である場合について示している。図示するように、ドライブ制御信号ＤＳ１＝“Ｈ”、ＤＳ２＝“Ｈ”、ＤＳ３＝“Ｈ”とされるため、ＭＯＳトランジスタ５１〜５３、５７〜５９がオン状態とされる。その結果、ＭＯＳトランジスタ５１、５４の電流経路、ＭＯＳトランジスタ５２、５５の電流経路、及びＭＯＳトランジスタ５３、５６の電流経路を介して、電源電位ＶＤＤから電流が供給され、出力信号ＯＵＴextは“Ｈ”レベルとなる。
上記図６乃至図１１を用いて説明した、モード信号に応じたノイズフィルタ３９のフィルタ長及び出力回路５０の電流駆動力について、図１２及び図１３を用いて説明する。なおフィルタ長とは、ノイズフィルタ３９内のＲＣ回路によって生じる遅延時間のことである。入力信号ＩＮextを一定期間だけ遅延させることで、この期間におけるノイズの混入を防ぐ。また出力回路５０の電流駆動力とは、出力回路の出力ノードＯＵＴextに対する電流供給能力のことであり、出力ノードＯＵＴextに接続された複数のＭＯＳトランジスタのうちのいくつがオン状態とされるかによって決まる。図１２は、入力回路３０における入力信号ＩＮextと、ＭＯＤＥ１〜ＭＯＤＥ３が入力された際の出力信号ＩＮintのタイミングチャートである。また図１３は、ＭＯＤＥ１〜ＭＯＤＥ３が入力された際の出力信号ＯＵＴextのタイミングチャートであり、特に“Ｈ”レベルを出力する際の様子を示している。
まず図１２を用いて入力回路３０におけるノイズフィルタ３９のフィルタ長について説明する。図示するように、例えば時刻ｔ０において入力信号ＩＮextとして“Ｌ”レベルが入力され、時刻ｔ４において入力信号ＩＮextとして“Ｈ”レベルが入力されたとする。
ＭＯＤＥ１においては、“Ｌ”レベルが入力された際、抵抗素子４１とＭＯＳトランジスタ４２とのＲＣ回路によってノードＮ１の放電が行われ、時刻ｔ０からΔｔ１だけ遅れた時刻ｔ１で、出力信号ＩＮintは“Ｌ”レベルとなる。“Ｈ”レベルが入力された際には、抵抗素子４０とＭＯＳトランジスタ４５とのＲＣ回路によってノードＮ１の充電が行われ、時刻ｔ４からΔｔ１だけ遅れた時刻ｔ５で、出力信号ＩＮintは“Ｈ”レベルとなる。つまり、ＭＯＤＥ１におけるフィルタ長はΔｔ１である。すなわち、Δｔ１の期間だけ入力信号ＩＮextを受け付けないことで、ノイズの混入を防ぐ。なお、本実施形態では“Ｌ”レベルが入力された際と“Ｈ”レベルが入力された際とでフィルタ長が同じである場合を例に説明しているが、異なっていても良い。
ＭＯＤＥ２においては、“Ｌ”レベルが入力された際、抵抗素子４１とＭＯＳトランジスタ４２、４３とのＲＣ回路によってノードＮ１の放電が行われ、時刻ｔ０からΔｔ２（＞Δｔ１）だけ遅れた時刻ｔ２で、出力信号ＩＮintは“Ｌ”レベルとなる。“Ｈ”レベルが入力された際には、抵抗素子４０とＭＯＳトランジスタ４５、４６とのＲＣ回路によってノードＮ１の充電が行われ、時刻ｔ４からΔｔ２だけ遅れた時刻ｔ６で、出力信号ＩＮintは“Ｈ”レベルとなる。つまり、ＭＯＤＥ２におけるフィルタ長はΔｔ２であり、ＭＯＤＥ１の場合よりもフィルタ長は長くなる。
ＭＯＤＥ３においては、“Ｌ”レベルが入力された際、抵抗素子４１とＭＯＳトランジスタ４２〜４４とのＲＣ回路によってノードＮ１の放電が行われ、時刻ｔ０からΔｔ３（＞Δｔ２）だけ遅れた時刻ｔ３で、出力信号ＩＮintは“Ｌ”レベルとなる。“Ｈ”レベルが入力された際には、抵抗素子４０とＭＯＳトランジスタ４５〜４７とのＲＣ回路によってノードＮ１の充電が行われ、時刻ｔ４からΔｔ３だけ遅れた時刻ｔ７で、出力信号ＩＮintは“Ｈ”レベルとなる。つまり、ＭＯＤＥ３におけるフィルタ長はΔｔ３であり、ＭＯＤＥ２の場合よりもフィルタ長は長くなる。
次に図１３を用いて出力回路５０の電流駆動力について説明する。図示するように、例えば時刻ｔ０において出力信号ＯＵＴextが“Ｈ”レベルに変化する場合を仮定する。
ＭＯＤＥ１においては、ＭＯＳトランジスタ５１、５４によってのみ電流が駆動される。よって、出力信号ＯＵＴextが“Ｈ”レベルに変化するのは、時刻ｔ０からΔｔ４が経過した時刻ｔ３である。
ＭＯＤＥ２においては、ＭＯＳトランジスタ５１、５４だけでなく、ＭＯＳトランジスタ５２、５５によっても電流が駆動される。よって、出力信号ＯＵＴextが“Ｈ”レベルに変化するのは、時刻ｔ０からΔｔ５（＜Δｔ４）が経過した時刻ｔ２である。
ＭＯＤＥ３においては、ＭＯＳトランジスタ５１、５４、５２、５５だけでなく、ＭＯＳトランジスタ５３、５６によっても電流が駆動される。よって、出力信号ＯＵＴextが“Ｈ”レベルに変化するのは、時刻ｔ０からΔｔ６（＜Δｔ５）が経過した時刻ｔ２である。
以上のように、モード信号としてＭＯＤＥ１が入力された際には、出力回路５０の電流駆動力は最も低く、入力回路３０のノイズフィルタ３９のフィルタ長は最も短くされる。逆にモード信号としてＭＯＤＥ３が入力された際には、出力回路５０の電流駆動力は最も高く、入力回路３０のノイズフィルタ３９のフィルタ長は最も長くされる。
以上のように、この発明の第１の実施形態に係るＰＳＲＡＭであると、下記の（１）の効果が得られる。
（１）ＰＳＲＡＭの動作速度を向上しつつ、ノイズ耐性を向上出来る（その１）。
本実施形態に係る構成であると、ノイズフィルタ３９のフィルタ長、及び出力回路５０の電流駆動力を、モード信号によって制御している。従って、ＰＳＲＡＭの動作速度を向上しつつ、ノイズ耐性を向上出来る。本効果について、以下詳細に説明する。
図１４は、入力回路における入力信号ＩＮextと出力信号ＩＮintのタイミングチャートであり、ノイズフィルタのフィルタ長をΔｔ１で固定した場合（ＣＡＳＥ１）とΔｔ３で固定した場合（ＣＡＳＥ２）とを示している。
図示するように、ＣＡＳＥ１であると、フィルタ長が短いためにＰＳＲＡＭの動作速度は速い。しかし、大きなノイズが発生した場合にはフィルタ長が十分では無く、例えば誤読み出しの原因となる。動作速度や出力ビット数が増加するにつれて、電源ノイズ等も増大する傾向にある。
そこでＣＡＳＥ２のようにフィルタ長をΔｔ３に長く設計したとする。この場合には、ＣＡＳＥ１で対応できなかった大きなノイズにも対応可能である。しかし図１４に示すような小さいノイズの場合には、フィルタ長が長すぎる。フィルタ長が長くなると動作速度は遅くなる。つまり図１４の場合、無駄にフィルタ長が長すぎて、動作速度が低下する原因となる。
しかし本実施形態であると、モード信号によってフィルタ長を制御している。この点について図１５を用いて説明する。図１５は、本実施形態に係る入力回路３０における入力信号ＩＮextと出力信号ＩＮintのタイミングチャートであり、モード信号としてＭＯＤＥ１、ＭＯＤＥ３が入力された場合について示している。
図示するように、モード信号としてＭＯＤＥ１が入力された場合には、フィルタ長は最も短いΔｔ１とされる。前述のように、ＭＯＤＥ１が入力されるのは、ＰＳＲＡＭ１が接続される回路の容量が小さい場合であり、出力回路５０の電流駆動力が最も低くされる場合である。電源ノイズは、特に出力回路５０の出力電流によって影響を受け、出力電流が大きいほど、電源ノイズも大きくなる。この点、ＭＯＤＥ１が入力される場合は、出力回路５０の出力電流が最も小さくなる場合であるから、発生するノイズも上記ＣＡＳＥ１として説明したように小さい。従ってフィルタ長は、短いΔｔ１で十分に対応可能である。
他方、ＭＯＤＥ３が入力された場合には、フィルタ長は最も長いΔｔ３とされる。ＭＯＤＥ３が入力されるのは、ＰＳＲＡＭ１が接続される回路の容量が大きい場合であり、出力回路５０の電流駆動力が最も高くされる場合である。つまり、ＭＯＤＥ３が入力される場合は、出力回路５０の出力電流が最も大きくなる場合であるから、発生するノイズも上記ＣＡＳＥ２として説明したように大きい。しかしこの場合にはフィルタ長も、最も長いΔｔ３に設定されるため、十分に対応可能である。
以上のように、本実施形態に係る構成であると、データ出力バッファ回路１５の電流駆動力を上げる必要がある場合には、ノイズも大きくなる可能性が高いため、アドレスバッファ１６の入力回路３０が備えるノイズフィルタ３９のフィルタ長を長くする。他方、データ出力バッファ１５の電流駆動力が低くてよい場合には、ノイズは小さい場合が殆どであるので、ノイズフィルタ３９のフィルタ長を短くしている。すなわち、発生するであろうノイズの大きさに応じて、ノイズフィルタ３９のフィルタ長を変化させている。従って、無駄にフィルタ長を長くして動作速度が低下したり、フィルタ長が短すぎてノイズ耐性が低下したりすることなく、フィルタ長を適切な値に出来る。その結果、ＰＳＲＡＭの動作速度を向上しつつ、ノイズ耐性を向上出来る。
なお上記実施形態においては、アドレスバッファ１６内のノイズフィルタ３９のフィルタ長を制御する場合を例に挙げて説明した。しかしアドレスバッファ１６に限らず、例えば図１における入力バッファ１８内のノイズフィルタにつき上記実施形態を適用しても良い。入力バッファ１８も、アドレスバッファ１６と同じく図２に示す入力回路３０を備えている。そして入力信号ＩＮextは制御信号であるが、入力回路３０自体の動作はアドレスバッファ１６内の入力回路３０と同様である。この場合でも、入力バッファ１８につき上記効果が得られる。なお、モード信号によるフィルタ長の制御は、アドレスバッファ１６と入力バッファ１８のいずれか一方についてのみ行っても良いし、両方につき行っても良い。
［第２の実施形態］
次に、この発明の第２の実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第１の実施形態において、ノイズフィルタ３９のフィルタ長を出力ビット数に応じて制御するものである。
本実施形態に係るＰＳＲＡＭのブロック構成は図１と同様であり、以下では第１の実施形態と異なる点についてのみ説明する。図１６は、本実施形態に係るＰＳＲＡＭ１の備えるアドレスバッファ１６における入力回路３０の回路図である。図示するように、本実施形態に係る入力回路３０は、第１の実施形態において説明した図２の構成において、ドライブ制御信号ＤＳ１〜ＤＳ３、／ＤＳ１〜／ＤＳ３の代わりに、フィルタ長制御信号ＦＬ１〜ＦＬ３、／ＦＬ１〜／ＦＬ３によって、ＭＯＳトランジスタ４２〜４７を制御する構成を有している。その他は図２と同様である。フィルタ長制御信号ＦＬ１〜ＦＬ３、／ＦＬ１〜／ＦＬ３については以下に述べる。
図１７は、本実施形態に係るＰＳＲＡＭ１の備えるモードレジスタ２０の回路図である。図示するように本実施形態に係るモードレジスタ２０は、第１の実施形態で図４を用いて説明した構成において、フィルタ長選択回路６６、及びインバータ６７〜６９を備え、更にメモリ装置７０がフィルタ長制御テーブル７０を備えている。
フィルタ長制御テーブル７０は、ドライブ制御信号テーブル６１と同様に、ＰＳＲＡＭ１のユーザによって、またはＰＳＲＡＭ１の製造時に、予めメモリ装置６０に書き込まれる。そしてフィルタ長制御テーブル７０は、外部から入力されるビット長信号に応じたフィルタ長制御信号ＦＬ１〜ＦＬ３の制御情報が格納されている。図１７の例であると、ビット長信号として３つの信号ＢＭＯＤＥ１〜ＢＭＯＤＥ３が用意されている。そして、ビット長信号としてＢＭＯＤＥ１が入力された際にはフィルタ長制御信号ＦＬ１が“Ｈ”レベル、ＦＬ２が“Ｌ”レベル、ＦＬ３が“Ｌ”レベルとされ、ビット長信号としてＢＭＯＤＥ２が入力された際にはビット長制御信号ＦＬ１が“Ｈ”レベル、ＦＬ２が“Ｈ”レベル、ＦＬ３が“Ｌ”レベルとされ、ビット長信号としてＢＭＯＤＥ３が入力された際にはフィルタ長制御信号ＦＬ１〜ＦＬ３の全てが“Ｈ”レベルとなる旨の情報が保持される。ビット長信号の詳細については後述する。
選択回路６６は、外部から入力されるビット長信号に応じて、メモリ装置６０内のフィルタ長制御信号テーブル７０からフィルタ長制御信号ＦＬ１〜ＦＬ３の情報を読み出し、読み出した情報に従ってフィルタ長制御信号ＦＬ１〜ＦＬ３を発生する。インバータ６７〜６９は、それぞれフィルタ長制御信号ＦＬ１〜ＦＬ３を反転して、フィルタ長制御信号／ＦＬ１〜／ＦＬ３を発生する。
次に、上記構成のＰＳＲＡＭ１の読み出し動作について、特に入力回路３０及びデータ出力バッファ１５に着目して説明する。図１８は読み出し動作のフローチャートである。
図示するように、まずＰＳＲＡＭ１に電源が投入される（ステップＳ１０）。次に外部からモード信号が入力される（ステップＳ１１）。引き続き、外部からビット長信号が入力される（ステップＳ２０）。ビット長信号としては、信号ＢＭＯＤＥ１〜ＢＭＯＤＥ３のいずれかが入力される。ビット長信号が示す情報は、ＰＳＲＡＭ１から外部へ出力される読み出しデータのビット数情報である。つまり、ＰＳＲＡＭ１から一度に読み出すべきデータのビット数は、ＰＳＲＡＭ１に接続される回路によって異なる。本実施形態の場合、データ出力バッファ１５は３２個の出力回路５０を備えているから、一度に最大で３２ビットの読み出しデータを出力することが出来る。しかし必要なビット数は１６ビットであるかもしれない。このような場合には、外部から必要なビット数は１６ビットである旨がビット長信号としてＰＳＲＡＭ１に与えられる。するとＰＳＲＡＭ１では、３２個の出力回路５０のうち、半分の１６個を使用し、残りの１６個はディセーブルとする。本実施形態では出力ビット数を３段階に分け、ＢＭＯＤＥ１では８ビット、ＢＭＯＤＥ２では１６ビット、ＢＭＯＤＥ３では３２ビットの読み出しデータが出力される。
モード信号が入力されると、モードレジスタ２０がドライブ制御信号ＤＳ１〜ＤＳ３を決定する（ステップＳ１２）。ドライブ制御信号ＤＳ１〜ＤＳ３、／ＤＳ１〜／ＤＳ３が決定されることで、出力回路５０の電流駆動力が決定される（ステップＳ１３）。
またビット長信号が入力されると、モードレジスタ２０はフィルタ長制御信号ＦＬ１〜ＦＬ３を決定する（ステップＳ２１）。すなわち、入力されたビット長信号に応じてフィルタ長制御信号テーブル７０を参照し、フィルタ長制御信号ＦＬ１〜ＦＬ３を発生する。同時にフィルタ長制御信号／ＦＬ１〜／ＦＬ３も発生する。フィルタ長制御信号ＦＬ１〜ＦＬ３、／ＦＬ１〜／ＦＬ３が決定されることで、ノイズフィルタ３９のフィルタ長が決定される（ステップＳ２２）。すなわち図１６に示す構成において、キャパシタ素子として機能するＭＯＳトランジスタ数が決定される。その後、メモリセルアレイ１０のメモリセルＭＣからデータが読み出される（ステップＳ１５）。
モード信号に応じた入力回路３０及びデータ出力バッファ１５の動作について、以下具体的に説明する。まずビット長信号として信号ＢＭＯＤＥ１が入力された際について、図１９を用いて説明する。図１９はノイズフィルタ３９の一部と、データ出力バッファ１５を示す回路図である。図１９においては、ノイズフィルタ３９におけるＭＯＳトランジスタ４２〜４７をキャパシタ素子として記載しており、キャパシタ素子として機能しないものについては破線で示している。ＢＭＯＤＥ１が入力された際、モードレジスタ２０はフィルタ長制御信号ＦＬ１＝“Ｈ”、ＦＬ２＝“Ｌ”、ＦＬ３＝“Ｌ”とする。
図示するように、ノイズフィルタ３９においては、フィルタ長制御信号ＦＬ１＝“Ｈ”、ＦＬ２＝“Ｌ”、ＦＬ３＝“Ｌ”とされるため、ＭＯＳトランジスタ４３、４４、４６、４７はキャパシタ素子として機能せず、ＭＯＳトランジスタ４２、４５のみがキャパシタ素子として機能する。すなわち、第１の実施形態においてモード信号ＭＯＤＥ１が入力された場合と同様である。従って、フィルタ長は最も短いΔｔ１とされる。またデータ出力バッファ１５においては、ＢＭＯＤＥ１が入力されたことにより、３２個の出力回路５０のうち８個がイネーブルとされて、８ビットの読み出しデータが出力される。残りの２４個はディセーブルとされる。
次に、ビット長信号として信号ＢＭＯＤＥ２が入力された際について、図２０を用いて説明する。図２０はノイズフィルタ３９の一部と、データ出力バッファ１５を示す回路図である。図２０においては、図１９と同様にノイズフィルタ３９におけるＭＯＳトランジスタ４２〜４７をキャパシタ素子として記載しており、キャパシタ素子として機能しないものについては破線で示している。ＢＭＯＤＥ２が入力された際、モードレジスタ２０はフィルタ長制御信号ＦＬ１＝“Ｈ”、ＦＬ２＝“Ｈ”、ＦＬ３＝“Ｌ”とする。
図示するように、ノイズフィルタ３９においては、フィルタ長制御信号ＦＬ１＝“Ｈ”、ＦＬ２＝“Ｈ”、ＦＬ３＝“Ｌ”とされるため、ＭＯＳトランジスタ４４、４７はキャパシタ素子として機能せず、ＭＯＳトランジスタ４２、４３、４５、４６がキャパシタ素子として機能する。すなわち、第１の実施形態においてモード信号ＭＯＤＥ２が入力された場合と同様である。従って、フィルタ長はΔｔ２（＞Δｔ１）とされる。またデータ出力バッファ１５においては、ＢＭＯＤＥ２が入力されたことにより、３２個の出力回路５０のうち１６個がイネーブルとされて、１６ビットの読み出しデータが出力される。残りの１６個はディセーブルとされる。
次に、ビット長信号として信号ＢＭＯＤＥ３が入力された際について、図２１を用いて説明する。図２１はノイズフィルタ３９の一部と、データ出力バッファ１５を示す回路図である。図２１においても、図１９と同様にノイズフィルタ３９におけるＭＯＳトランジスタ４２〜４７をキャパシタ素子として記載している。ＢＭＯＤＥ３が入力された際、モードレジスタ２０はフィルタ長制御信号ＦＬ１＝“Ｈ”、ＦＬ２＝“Ｈ”、ＦＬ３＝“Ｈ”とする。
図示するようにノイズフィルタ３９においては、フィルタ長制御信号ＦＬ１＝“Ｈ”、ＦＬ２＝“Ｈ”、ＦＬ３＝“Ｈ”とされるため、全てのＭＯＳトランジスタ４２〜４７がキャパシタ素子として機能する。すなわち、第１の実施形態においてモード信号ＭＯＤＥ３が入力された場合と同様である。従って、フィルタ長はΔｔ３（＞Δｔ２）とされる。またデータ出力バッファ１５においては、ＢＭＯＤＥ３が入力されたことにより、３２個全ての出力回路５０がイネーブルとされて、３２ビットの読み出しデータが出力される。
すなわち、本実施形態においても、フィルタ長制御信号ＦＬ１〜ＦＬ３によって、第１の実施形態において図１２を用いて説明したように、フィルタ長がΔｔ１、Δｔ２、Δｔ３のいずれかに設定される。第１の実施形態と異なる点は、フィルタ長がモード信号では無くビット長信号によって制御される点である。なお、出力回路５０の電流駆動力はモード信号によって制御され、その動作は第１の実施形態と同様である。
上記のように、この発明の第２の実施形態に係るＰＳＲＡＭであると、下記の（２）の効果が得られる。
（２）ＰＳＲＡＭの動作速度を向上しつつ、ノイズ耐性を向上出来る（その２）。
本実施形態に係る構成であると、ノイズフィルタ３９のフィルタ長をビット長信号によって制御している。従って、ＰＳＲＡＭの動作速度を向上しつつ、ノイズ耐性を向上出来る。本効果について、以下詳細に説明する。
図２２は、本実施形態に係るＰＳＲＡＭにおける、読み出しビット数とフィルタ長との関係を示すグラフである。一般的に、読み出しビット数が増加するにつれて、電源ノイズも増加する。これは、読み出しビット数の増加に伴い、データ出力バッファ１５において動作する出力回路５０の数が増えるからである。この点、本実施形態に係る構成であると、図２２に示すように読み出しビット数の増加と共に、ノイズフィルタ３９のフィルタ長を大きくしている。つまり、読み出しビット数が大きい場合にはノイズが大きくなる可能性が高いため、ノイズフィルタ３９のフィルタ長を長くする。他方、読み出しビット数が小さい場合にはノイズも小さい場合が殆どであるので、ノイズフィルタ３９のフィルタ長を短くしている。すなわち、発生するであろうノイズの大きさに応じて、ノイズフィルタ３９のフィルタ長を変化させている。従って、第１の実施形態で説明した図１５に示すように、無駄にフィルタ長を長くして動作速度が低下したり、フィルタ長が短すぎてノイズ耐性が低下したりすることなく、フィルタ長を適切な値に出来る。その結果、ＰＳＲＡＭの動作速度を向上しつつ、ノイズ耐性を向上出来る。
なお、上記実施形態においても第１の実施形態と同様に、アドレスバッファ１６に限らず入力バッファ１８内のノイズフィルタにつき本実施形態を適用出来る。そして入力バッファ１８につき上記効果が得られる。
［第３の実施形態］
次に、この発明の第３の実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第２の実施形態においてビット長信号をドライブ制御信号ＤＳ１〜ＤＳ３と関連付けることにより、ビット長信号によってノイズフィルタ３９のフィルタ長及び出力回路５０の電流駆動力を制御するものである。
本実施形態に係るＰＳＲＡＭ１のブロック構成は、上記第１の実施形態で説明した図１の構成であるが、モード信号の代わりにビット長信号が入力される。アドレスバッファ１６及びデータ出力バッファ１５は、上記第１の実施形態で説明した図２及び図３の構成を有している。図２３は、本実施形態に係るモードレジスタ２０の回路図である。
図示するようにモードレジスタ２０は、メモリ装置６０、選択回路７２、及びインバータ７３〜７５を備えている。メモリ装置６０は第１の実施形態で説明した通り、例えばＤＲＡＭやフラッシュメモリ等の半導体メモリ等であり、ドライブ制御信号テーブル７１を保持している。ドライブ制御信号テーブル７１は、ＰＳＲＡＭ１のユーザによって、またはＰＳＲＡＭ１の製造時に、予めメモリ装置６０に書き込まれる。ドライブ制御信号テーブル７１が第１の実施形態のテーブル６１と異なる点は、ドライブ制御信号テーブル７１はビット長信号に応じたドライブ制御信号ＤＳ１〜ＤＳ３の制御情報を格納している点である。図２３の例であると、ビット長信号として３つの信号ＢＭＯＤＥ１〜ＢＭＯＤＥ３が用意されている。そして、ＢＭＯＤＥ１が入力された際にはドライブ制御信号ＤＳ１が“Ｈ”レベル、ＤＳ２が“Ｌ”レベル、ＤＳ３が“Ｌ”レベルとされ、ＢＭＯＤＥ２が入力された際にはドライブ制御信号ＤＳ１が“Ｈ”レベル、ＤＳ２が“Ｈ”レベル、ＤＳ３が“Ｌ”レベルとされ、ＢＭＯＤＥ３が入力された際にはドライブ制御信号ＤＳ１〜ＤＳ３の全てが“Ｈ”レベルとなる旨の情報が保持される。
選択回路７２は、外部から入力されるビット長信号に応じて、メモリ装置６０内のドライブ制御信号テーブル７１からドライブ制御信号ＤＳ１〜ＤＳ３の情報を読み出し、読み出した情報に従ってドライブ制御信号ＤＳ１〜ＤＳ３を発生する。インバータ７３〜７５は、それぞれドライブ制御信号ＤＳ１〜ＤＳ３を反転して、ドライブ制御信号／ＤＳ１〜／ＤＳ３を発生する。
次に、上記構成のＰＳＲＡＭ１の読み出し動作について、特に入力回路３０及び出力回路５０に着目して説明する。図２４は読み出し動作のフローチャートである。
図示するように、まずＰＳＲＡＭ１に電源が投入される（ステップＳ１０）。次に外部からビット長信号が入力される（ステップＳ２０）。ビット長信号が入力されると、モードレジスタ２０がドライブ制御信号ＤＳ１〜ＤＳ３を決定する（ステップＳ３０）。すなわち、入力されたビット長信号に応じてドライブ制御信号テーブル７１を参照し、ドライブ制御信号ＤＳ１〜ＤＳ３を発生する。同時にドライブ制御信号／ＤＳ１〜／ＤＳ３も発生する。
ドライブ制御信号ＤＳ１〜ＤＳ３、／ＤＳ１〜／ＤＳ３が決定されることで、出力回路５０の電流駆動力が決定される（ステップＳ１３）。すなわち図３に示す構成において、オン状態とされるＭＯＳトランジスタ数が決定される。更に、ドライブ制御信号ＤＳ１〜ＤＳ３、／ＤＳ１〜／ＤＳ３に応じて、入力回路３０のノイズフィルタ３９のフィルタ長が決定される（ステップＳ１４）。すなわち図２に示す構成において、ノイズフィルタ３９においてキャパシタ素子として機能するＭＯＳトランジスタ数が決定される。また、ビット長信号に応じて、図３に示す構成においてイネーブルとされる出力回路５０の数が決定される。その後、メモリセルアレイ１０のメモリセルＭＣからデータが読み出される（ステップＳ１５）。
ビット長信号に応じた入力回路３０及び出力回路５０の動作について、以下具体的に説明する。
まずＢＭＯＤＥ１が入力されると、モードレジスタ２０はドライブ制御信号ＤＳ１＝“Ｈ”、ＤＳ２＝“Ｌ”、ＤＳ３＝“Ｌ”とする。従って、入力回路３０のノイズフィルタ３９においては、図６のようにＭＯＳトランジスタ４２、４５がキャパシタ素子として機能し、フィルタ長はΔｔ１となる。またデータ出力バッファ１５においては、図１９に示すように８個の出力回路５０がイネーブルとされ、８ビットの読み出しデータが出力される。更に、上記イネーブルとされた８個の出力回路５０においては、図７のようにＭＯＳトランジスタ５１、５７がオン状態とされる。
次にＢＭＯＤＥ２が入力された場合、モードレジスタ２０はドライブ制御信号ＤＳ１＝“Ｈ”、ＤＳ２＝“Ｈ”、ＤＳ３＝“Ｌ”とする。従って、入力回路３０のノイズフィルタ３９においては、図８のようにＭＯＳトランジスタ４２、４３、４５、４６がキャパシタ素子として機能し、フィルタ長はΔｔ２となる。またデータ出力バッファ１５においては、図２０に示すように１６個の出力回路５０がイネーブルとされ、１６ビットの読み出しデータが出力される。更に、上記イネーブルとされた１６個の出力回路５０においては、図９のようにＭＯＳトランジスタ５１、５２、５７、５８がオン状態とされる。
次にＢＭＯＤＥ３が入力された場合、モードレジスタ２０はドライブ制御信号ＤＳ１＝“Ｈ”、ＤＳ２＝“Ｈ”、ＤＳ３＝“Ｈ”とする。従って、入力回路３０のノイズフィルタ３９においては、図１０のようにＭＯＳトランジスタ４２〜４７の全てがキャパシタ素子として機能し、フィルタ長はΔｔ３となる。またデータ出力バッファ１５においては、図２１に示すように３２個全ての出力回路５０がイネーブルとされ、３２ビットの読み出しデータが出力される。更に、上記イネーブルとされた３２個の出力回路５０においては、図１１のようにＭＯＳトランジスタ５１、５２、５３、５７、５８、５９がオン状態とされる。
以上のように、この発明の第３の実施形態に係るＰＳＲＡＭであると、下記の（３）の効果が得られる。
（３）ＰＳＲＡＭの動作速度を向上しつつ、ノイズ耐性を向上出来る（その３）。
本実施形態に係る構成であると、ノイズフィルタ３９のフィルタ長と出力回路５０の電流駆動力とを、ビット長信号によって制御している。従って、ＰＳＲＡＭの動作速度を向上しつつ、ノイズ耐性を向上出来る。本効果について、以下詳細に説明する。
図２５は、本実施形態に係るＰＳＲＡＭにおける、読み出しビット数に対するフィルタ長と電流駆動力との関係を示すグラフである。横軸が読み出しビット数を示し、縦軸がノイズフィルタ３９のフィルタ長と、出力回路５０の電流駆動力とを示す。前述のとおり、読み出しビット数が増加するにつれて、電源ノイズも増加する。従って、本実施形態では、読み出しビット数の増加に伴い、ノイズフィルタ３９のフィルタ長を大きくしている。よって、第２の実施形態で説明した（２）の効果が得られる。
更に、読み出しビット数の増加と共に、電流駆動力を大きくしなければならない場合もあり得る。この場合には、本実施形態のようにビット長信号によって電流駆動力も制御することで、第２の実施形態に比べて選択回路が一つ不要となり、回路構成を簡略化出来る。また、読み出しビット数を増やすことによりノイズフィルタ３９のフィルタ長が大きくなるから、電流駆動力を大きくすることによりノイズが増加したとしても、これによる誤動作の発生は抑制される。このように、読み出しビット数に応じて、ノイズフィルタ３９のフィルタ長と出力回路５０の電流駆動力とを連動させて制御しても良い。
なお、上記実施形態においても第１、第２の実施形態と同様に、アドレスバッファ１６に限らず入力バッファ１８内のノイズフィルタにつき本実施形態を適用出来る。そして入力バッファ１８につき上記効果が得られる。
［第４の実施形態］
次に、この発明の第４の実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第１乃至第３の実施形態において、クロックに同期して動作するＰＳＲＡＭに関するものである。
図２６は、本実施形態に係るＰＳＲＡＭ１のブロック図である。図示するように、ＰＳＲＡＭ１には、外部からクロックＣＬＫが入力される。アドレスバッファ１６は、クロックＣＬＫに同期してアドレス信号を内部に取り込み、データ出力バッファ１５は、クロックＣＬＫに同期して読み出しデータを外部へ出力する。その他の構成及び動作は、上記第１乃至第３の実施形態で説明した通りであるので説明は省略する。
図２７は、クロックＣＬＫ、外部から入力されるアドレス信号、及びデータ出力バッファ１５から出力される出力データのタイミングチャートである。図示するように、アドレス信号Ａ１、Ａ２、Ａ３が、クロックＣＬＫに同期してＰＳＲＡＭ１へ入力される。アドレス信号は、クロックＣＬＫの例えば立ち上がりエッジのタイミングでアドレスバッファ１６に取り込まれる。また出力データＤ１、Ｄ２も、クロックＣＬＫに同期して出力データバッファ１５から出力される。
本実施形態に係るＰＳＲＡＭ１であると、上記第１乃至第３の実施形態で説明した（１）乃至（３）いずれかの効果に加えて、下記（４）の効果が得られる。
（４）ノイズフィルタの制御が容易となる。
電源電圧が大きく揺れて電源ノイズが増大するタイミングの一つが、データ出力バッファ１５から読み出しデータを出力するタイミングである。この点、本実施形態に係る構成であると、データの入出力はクロックに同期して行われる。つまり、データ出力バッファ１５から読み出しデータが出力されるタイミングは既知である。例えば図２７の例であると、時刻ｔ０〜ｔ１の期間Δｔ７、及び時刻ｔ２〜ｔ３の期間Δｔ８が、そのタイミングである。従って、ノイズフィルタ３９は、これらの期間Δｔ７、Δｔ８の期間において、入力信号（アドレス信号）を取り込まないように設定すれば良く、ノイズフィルタ３９の制御が容易となる。
但し、ノイズフィルタ３９を設けてノイズを除去する効果自体は、本実施形態のようなクロック同期式のＰＳＲＡＭよりも、上記第１乃至第３の実施形態で説明したような非同期式のＰＳＲＡＭの方が顕著である。なぜなら、同期式のＰＳＲＡＭであるとデータ出力タイミングは既知であるから、従来のフィルタ長一定のノイズフィルタであっても、一定程度の効果は得られる。ところが非同期式のＰＳＲＡＭであると、データ出力タイミングは不定である。そのため、従来のフィルタ長一定のノイズフィルタでは殆どノイズ除去の効果が得られない場合もあり得る。よって、上記第１乃至第３の実施形態のように、フィルタ長可変のノイズフィルタ３９を設けることは、特に非同期式のＰＳＲＡＭにおいて顕著な効果がある。
従って、本実施形態も上記第１乃至第３の実施形態と同様に入力バッファ１８に適用することが可能であるが、同期式ＰＳＲＡＭの場合には、アドレスバッファ１６よりも入力バッファ１６に適用することが望ましく、大きな効果が得られる。
［第５の実施形態］
次に、この発明の第５の実施形態に係る半導体記憶装置について説明する。本実施形態はクロック同期式ＰＳＲＡＭに係り、上記第４の実施形態において、ノイズフィルタ３９のフィルタ長を、負荷の容量や出力ビット数に応じて制御するのでは無く、半導体記憶装置の動作速度（クロック周波数）に応じて制御するものである。また本実施形態では、アドレスバッファ１６では無く入力バッファ１６に設けられたノイズフィルタのフィルタ長を調整する場合を例に説明する。なぜなら、上記第４の実施形態で説明したように、クロック同期式ＰＳＲＡＭの場合には、フィルタ長の調整はアドレスバッファ１６よりも入力バッファにおいて効果があるからである。
本実施形態に係るＰＳＲＡＭのブロック構成は図１と同様である。入力バッファ１８が備える入力回路の構成は、第２の実施形態で説明した図１６の構成であり、データ出力バッファ１６の構成は、第１の実施形態で説明した図２の構成である。そして第４の実施形態で説明したように、入力バッファ１８はクロックＣＬＫに同期して制御信号を内部に取り込み、データ出力バッファ１５はクロックＣＬＫに同期して読み出しデータを外部へ出力する。
図２８は、本実施形態に係るＰＳＲＡＭ１の備えるモードレジスタ２０の回路図である。図示するように本実施形態に係るモードレジスタ２０は、第１の実施形態において図４を用いて説明した構成において、フィルタ長選択回路１００、及びインバータ１０１〜１０３を備え、更にメモリ装置６０がフィルタ長制御テーブル１０４を備えている。
フィルタ長制御テーブル１０４は、第２の実施形態で説明したフィルタ長制御テーブル７０と同様に、ＰＳＲＡＭ１のユーザによって、またはＰＳＲＡＭ１の製造時に、予めメモリ装置６０に書き込まれる。そしてフィルタ長制御テーブル１０４は、外部から入力される速度信号に応じたフィルタ長制御信号ＦＬ１〜ＦＬ３の制御情報が格納されている。図２８の例であると、速度信号として４つの信号ＳＭＯＤＥ１〜ＳＭＯＤＥ４が用意されている。そして、速度信号としてＳＭＯＤＥ１が入力された際にはフィルタ長制御信号ＦＬ１〜ＦＬ３の全てが“Ｌ”レベルとされ、速度信号としてＳＭＯＤＥ２が入力された際にはフィルタ長制御信号ＦＬ１が“Ｈ”レベル、ＦＬ２が“Ｌ”レベル、ＦＬ３が“Ｌ”レベルとされ、速度信号としてＢＭＯＤＥ３が入力された際にはビット長制御信号ＦＬ１が“Ｈ”レベル、ＦＬ２が“Ｈ”レベル、ＦＬ３が“Ｌ”レベルとされ、速度信号としてＢＭＯＤＥ４が入力された際にはフィルタ長制御信号ＦＬ１〜ＦＬ３の全てが“Ｈ”レベルとなる旨の情報が保持される。速度信号の詳細については後述する。
選択回路１００は、外部から入力される速度信号に応じて、メモリ装置６０内のフィルタ長制御信号テーブル１０４からフィルタ長制御信号ＦＬ１〜ＦＬ３の情報を読み出し、読み出した情報に従ってフィルタ長制御信号ＦＬ１〜ＦＬ３を発生する。インバータ１０１〜１０３は、それぞれフィルタ長制御信号ＦＬ１〜ＦＬ３を反転して、フィルタ長制御信号／ＦＬ１〜／ＦＬ３を発生する。
次に、上記構成のＰＳＲＡＭ１の読み出し動作について、特に入力バッファ１８の備える入力回路３０及びデータ出力バッファ１５に着目して説明する。図２９は読み出し動作のフローチャートである。
図示するように、まずＰＳＲＡＭ１に電源が投入される（ステップＳ１０）。次に外部からモード信号が入力される（ステップＳ１１）。引き続き、外部から速度信号が入力される（ステップＳ４０）。速度信号としては、信号ＳＭＯＤＥ１〜ＳＭＯＤＥ４のいずれかが入力される。速度信号はＰＳＲＡＭ１の動作速度を示す信号であり、より具体的にはＰＳＲＡＭの動作クロックの周波数を示す。例えば本実施形態の場合であると、ＰＳＲＡＭ１の動作クロック周波数は、ＳＭＯＤＥ１が入力される場合には５４ＭＨｚ、ＳＭＯＤＥ２が入力される場合には７５ＭＨｚ、ＳＭＯＤＥ３が入力される場合には８３ＭＨｚ、ＳＭＯＤＥ４が入力される場合には１０８ＭＨｚである。
モード信号が入力されると、モードレジスタ２０がドライブ制御信号ＤＳ１〜ＤＳ３を決定する（ステップＳ１２）。ドライブ制御信号ＤＳ１〜ＤＳ３、／ＤＳ１〜／ＤＳ３が決定されることで、出力回路５０の電流駆動力が決定される（ステップＳ１３）。
また速度信号が入力されると、モードレジスタ２０はフィルタ長制御信号ＦＬ１〜ＦＬ３を決定する（ステップＳ４１）。すなわち、入力された速度信号に応じてフィルタ長制御信号テーブル１０４を参照し、フィルタ長制御信号ＦＬ１〜ＦＬ３を発生する。同時にフィルタ長制御信号／ＦＬ１〜／ＦＬ３も発生する。フィルタ長制御信号ＦＬ１〜ＦＬ３、／ＦＬ１〜／ＦＬＳ３が決定されることで、ノイズフィルタ３９のフィルタ長が決定される（ステップＳ２２）。すなわち図１６に示す構成において、キャパシタ素子として機能するＭＯＳトランジスタ数が決定される。その後、メモリセルアレイ１０のメモリセルＭＣからデータが読み出される（ステップＳ１５）。
速度信号に応じた入力回路３０の動作について、以下具体的に説明する。速度信号として信号ＳＭＯＤＥ１が入力されると、モードレジスタ２０はフィルタ長制御信号ＦＬ１＝“Ｌ”、ＦＬ２＝“Ｌ”、ＦＬ３＝“Ｌ”とする。従って、図１６に示す構成において、ノイズフィルタ３９内の全てのＭＯＳトランジスタがキャパシタ素子として機能しない。つまり、フィルタ長はゼロとなる。
次に速度信号として信号ＳＭＯＤＥ２が入力されると、モードレジスタ２０はフィルタ長制御信号ＦＬ１＝“Ｈ”、ＦＬ２＝“Ｌ”、ＦＬ３＝“Ｌ”とする。従って、ＭＯＳトランジスタ４３、４４、４６、４７はキャパシタ素子として機能せず、ＭＯＳトランジスタ４２、４５のみがキャパシタ素子として機能する。すなわち、第１の実施形態においてモード信号ＭＯＤＥ１が入力された場合と同様である。従って、フィルタ長は最も短いΔｔ１とされる。
次に速度信号として信号ＳＭＯＤＥ３が入力されると、モードレジスタ２０はフィルタ長制御信号ＦＬ１＝“Ｈ”、ＦＬ２＝“Ｈ”、ＦＬ３＝“Ｌ”とする。従って、ＭＯＳトランジスタ４４、４７はキャパシタ素子として機能せず、ＭＯＳトランジスタ４２、４３、４５、４６がキャパシタ素子として機能する。すなわち、第１の実施形態においてモード信号ＭＯＤＥ２が入力された場合と同様である。従って、フィルタ長はΔｔ２（＞Δｔ１）とされる。
次に速度信号として信号ＢＭＯＤＥ４が入力されると、モードレジスタ２０はフィルタ長制御信号ＦＬ１＝“Ｈ”、ＦＬ２＝“Ｈ”、ＦＬ３＝“Ｈ”とする。従って、全てのＭＯＳトランジスタ４２〜４７がキャパシタ素子として機能する。すなわち、第１の実施形態においてモード信号ＭＯＤＥ３が入力された場合と同様である。従って、フィルタ長はΔｔ３（＞Δｔ２）とされる。
すなわち、本実施形態においても、フィルタ長制御信号ＦＬ１〜ＦＬ３によって、フィルタ長がゼロ、Δｔ１、Δｔ２、Δｔ３のいずれかに設定される。第１の実施形態と異なる点は、フィルタ長がモード信号では無く速度信号によって制御される点である。なお、出力回路５０の電流駆動力はモード信号によって制御され、その動作は第１の実施形態と同様である。
上記のように、この発明の第５の実施形態に係るＰＳＲＡＭであると、下記の（５）の効果が得られる。
（５）ＰＳＲＡＭの動作速度を向上しつつ、ノイズ耐性を向上出来る（その４）。
本実施形態に係る構成であると、ノイズフィルタ３９のフィルタ長を速度信号によって制御している。言い換えれば、データ出力バッファ１５のデータ出力速度（すなわちクロックの周波数）に応じて、フィルタ長を制御している。従って、ＰＳＲＡＭの動作速度を向上しつつ、ノイズ耐性を向上出来る。本効果について、以下詳細に説明する。
図３０は、本実施形態に係るＰＳＲＡＭにおける、クロック周波数とフィルタ長との関係を示すグラフである。一般的に、動作速度が上昇するにつれて、電源ノイズも増加する。この点、本実施形態に係る構成であると、図３０に示すように動作速度の上昇と共に、ノイズフィルタ３９のフィルタ長を大きくしている。つまり、ＰＳＲＡＭの動作クロック周波数が高い場合にはノイズが大きくなる可能性が高いため、ノイズフィルタ３９のフィルタ長を長くする。他方、周波数が低い場合にはノイズも小さい場合が殆どであるので、ノイズフィルタ３９のフィルタ長を短くしている。すなわち、発生するであろうノイズの大きさに応じて、ノイズフィルタ３９のフィルタ長を変化させている。従って、第１の実施形態で説明した図１５に示すように、無駄にフィルタ長を長くして動作速度が低下したり、フィルタ長が短すぎてノイズ耐性が低下したりすることなく、フィルタ長を適切な値に出来る。その結果、ＰＳＲＡＭの動作速度を向上しつつ、ノイズ耐性を向上出来る。
勿論、同期式ＰＳＲＡＭの場合には上記実施形態を入力バッファ１８内の入力回路３０に適用することが好ましいが、アドレスバッファ１６内の入力回路３０に適用しても構わない。
［第６の実施形態］
次に、この発明の第６の実施形態に係る半導体記憶装置について説明する。本実施形態は上記第５の実施形態と同様にクロック同期式ＰＳＲＡＭに係り、上記第５の実施形態において速度信号をドライブ制御信号ＤＳ１〜ＤＳ３と関連付けることにより、速度信号によってノイズフィルタ３９のフィルタ長及び出力回路５０の電流駆動力を制御するものである。
本実施形態に係るＰＳＲＡＭ１のブロック構成は、上記第１の実施形態で説明した図１の構成であるが、モード信号の代わりに速度信号が入力される。入力バッファ１８の備える入力回路は、上記第２の実施形態で説明した図１６の構成を有し、データ出力バッファ１５は、上記第１の実施形態で説明した図３の構成を有している。図３１は、本実施形態に係るモードレジスタ２０の回路図である。
図示するようにモードレジスタ２０は、メモリ装置６０、選択回路１０６、及びインバータ１０７〜１１２を備えている。メモリ装置６０は第１の実施形態で説明した通り、例えばＤＲＡＭやフラッシュメモリ等の半導体メモリ等であり、制御信号テーブル１０５を保持している。制御信号テーブル１０５は、ＰＳＲＡＭ１のユーザによって、またはＰＳＲＡＭ１の製造時に、予めメモリ装置６０に書き込まれる。制御信号テーブル１０５が第１の実施形態のテーブル６１と異なる点は、制御信号テーブル１０５は速度信号に応じたドライブ制御信号ＤＳ１〜ＤＳ３と、フィルタ長制御信号ＦＬ１〜ＦＬ３の制御情報を格納している点である。図３１の例であると、速度信号として４つの信号ＳＭＯＤＥ１〜ＳＭＯＤＥ４が用意されている。ＳＭＯＤＥ１〜ＳＭＯＤＥ４が示す意味は、上記第５の実施形態で説明したとおりである。ＳＭＯＤＥ１、ＳＭＯＤＥ２が入力された際にはドライブ制御信号ＤＳ１が“Ｈ”レベル、ＤＳ２が“Ｌ”レベル、ＤＳ３が“Ｌ”レベルとされ、ＳＭＯＤＥ３が入力された際にはドライブ制御信号ＤＳ１が“Ｈ”レベル、ＤＳ２が“Ｈ”レベル、ＤＳ３が“Ｌ”レベルとされ、ＳＭＯＤＥ４が入力された際にはドライブ制御信号ＤＳ１〜ＤＳ３の全てが“Ｈ”レベルとなる旨の情報が保持される。ＳＭＯＤＥ１〜ＳＭＯＤＥ４とフィルタ制御信号ＦＬ１〜ＦＬ３との関係は、上記第５の実施形態と同様である。
選択回路１０６は、外部から入力される速度信号に応じて、メモリ装置６０内の制御信号テーブル１０６からドライブ制御信号ＤＳ１〜ＤＳ３及びフィルタ長制御信号ＦＬ１〜ＦＬ３の情報を読み出し、読み出した情報に従ってドライブ制御信号ＤＳ１〜ＤＳ３及びフィルタ長制御信号ＦＬ１〜ＦＬ３を発生する。インバータ１０７〜１０９は、それぞれドライブ制御信号ＤＳ１〜ＤＳ３を反転して、ドライブ制御信号／ＤＳ１〜／ＤＳ３を発生する。インバータ１１０〜１１２は、それぞれフィルタ長制御信号ＦＬ１〜ＦＬ３を反転して、フィルタ長制御信号／ＦＬ１〜／ＦＬ３を発生する。
次に、上記構成のＰＳＲＡＭ１の読み出し動作について、特に入力バッファ１８の入力回路３０及び出力回路５０に着目して説明する。図３２は読み出し動作のフローチャートである。
図示するように、まずＰＳＲＡＭ１に電源が投入される（ステップＳ１０）。次に外部から速度信号が入力される（ステップＳ４０）。速度信号が入力されると、モードレジスタ２０がドライブ制御信号ＤＳ１〜ＤＳ３及びフィルタ長制御信号ＦＬ１〜ＦＬ３を決定する（ステップＳ５０）。すなわち、制御信号テーブル１０５を参照し、入力された速度信号に応じてドライブ制御信号ＤＳ１〜ＤＳ３及びフィルタ長制御信号ＦＬ１〜ＦＬ３を発生する。同時にドライブ制御信号／ＤＳ１〜／ＤＳ３及びフィルタ長制御信号／ＦＬ１〜／ＦＬ３も発生する。
ドライブ制御信号ＤＳ１〜ＤＳ３、／ＤＳ１〜／ＤＳ３が決定されることで、出力回路５０の電流駆動力が決定される（ステップＳ１３）。すなわち図３に示す構成において、オン状態とされるＭＯＳトランジスタ数が決定される。更に、フィルタ長制御信号ＦＬ１〜ＦＬ３、／ＦＬ１〜／ＦＬ３が決定されることで、入力バッファ１８の入力回路３０のノイズフィルタ３９のフィルタ長が決定される（ステップＳ２２）。すなわち図１６に示す構成において、ノイズフィルタ３９においてキャパシタ素子として機能するＭＯＳトランジスタ数が決定される。その後、メモリセルアレイ１０のメモリセルＭＣからデータが読み出される（ステップＳ１５）。
以上のように、この発明の第６の実施形態に係るＰＳＲＡＭであると、下記の（６）の効果が得られる。
（６）ＰＳＲＡＭの動作速度を向上しつつ、ノイズ耐性を向上出来る（その５）。
本実施形態に係る構成であると、ノイズフィルタ３９のフィルタ長と出力回路５０の電流駆動力とを、速度信号によって制御している。従って、ＰＳＲＡＭの動作速度を向上しつつ、ノイズ耐性を向上出来る。本効果について、以下詳細に説明する。
図３３は、本実施形態に係るＰＳＲＡＭにおける、動作クロック周波数に対するフィルタ長と電流駆動力との関係を示すグラフである。横軸が動作クロック周波数を示し、縦軸がノイズフィルタ３９のフィルタ長と、出力回路５０の電流駆動力とを示す。前述のとおり、クロック周波数が上昇するにつれて、電源ノイズも増加する。従って、本実施形態では、クロック周波数の上昇に伴い、ノイズフィルタ３９のフィルタ長を大きくしている。よって、第５の実施形態で説明した（５）の効果が得られる。
更に、クロック周波数の上昇と共に、電流駆動力を大きくしなければならない場合もあり得る。この場合には、本実施形態のように速度信号によって電流駆動力も制御することで、モードレジスタ２０の構成を簡略化出来る。
なお本実施形態においても、第３の実施形態のようにフィルタ長制御信号を廃して、ドライブ制御信号によってフィルタ長を制御しても良い。この場合のノイズフィルタ３９の構成は図２の通りであり、モードレジスタ２０は図３４の構成を有する。図３４に示すように、制御信号テーブル１０５は、ドライブ制御信号ＤＳ１〜ＤＳ３の情報を保持し、フィルタ長制御信号ＦＬ１〜ＦＬ３の情報は不要である。そして選択回路１０６は、制御信号テーブル１０５を参照して、ドライブ制御信号ＤＳ１〜ＤＳ３を発生する。この場合、フィルタ長及び電流駆動力の変化は図３５のようになる。
勿論、本実施形態においても同期式ＰＳＲＡＭの場合には上記実施形態を入力バッファ１８内の入力回路３０に適用することが好ましいが、アドレスバッファ１６内の入力回路３０に適用しても構わない。
［第７の実施形態］
次に、この発明の第７の実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第１乃至第６の実施形態において、入力バッファ１８または／及びアドレスバッファ１６のフィルタ長を、ノイズフィルタ３９におけるＲＣ回路の抵抗値によって変化させるものである。図３６は、本実施形態に係るＰＳＲＡＭ１が備えるアドレスバッファ１６または／及び入力バッファ１８における入力回路３０の回路図である。
図示するように入力回路３０は、上記第１の実施形態において説明した図２の構成において、ＭＯＳトランジスタ４２〜４７を廃し、抵抗素子８０〜８３、ｐチャネルＭＯＳトランジスタ８４〜８７、及びｎチャネルＭＯＳトランジスタ８８〜９１を新たに追加した構成を有している。
抵抗素子８０、８１は、抵抗素子４０の一端とＭＯＳトランジスタ３３のドレインとの間に直列接続されている。抵抗素子８０の一端は抵抗素子４０の一端に接続され、他端は抵抗素子８１の一端に接続される。抵抗素子８１の他端はＭＯＳトランジスタ３３のドレインに接続されている。ＭＯＳトランジスタ８４のソースは抵抗素子８１の他端に接続され、ドレインは抵抗素子８１の一端に接続され、ゲートにはドライブ制御信号ＤＳ３が入力される。ＭＯＳトランジスタ８５のソースは抵抗素子８０の他端に接続され、ドレインは抵抗素子８０の一端に接続され、ゲートにはドライブ制御信号ＤＳ２が入力される。ＭＯＳトランジスタ８６のソースは抵抗素子４０の一端に接続され、ドレインは抵抗素子４０の他端に接続され、ゲートにはドライブ制御信号ＤＳ１が入力される。
抵抗素子８２、８３は、抵抗素子４１の一端とＭＯＳトランジスタ３６のドレインとの間に直列接続されている。抵抗素子８２の一端は抵抗素子４１の一端に接続され、他端は抵抗素子８３の一端に接続される。抵抗素子８３の他端はＭＯＳトランジスタ３６のドレインに接続されている。ＭＯＳトランジスタ８８のソースは抵抗素子８３の他端に接続され、ドレインは抵抗素子８３の一端に接続され、ゲートにはドライブ制御信号／ＤＳ３が入力される。ＭＯＳトランジスタ８９のソースは抵抗素子８２の他端に接続され、ドレインは抵抗素子８２の一端に接続され、ゲートにはドライブ制御信号／ＤＳ２が入力される。ＭＯＳトランジスタ９０のソースは抵抗素子４１の一端に接続され、ドレインは抵抗素子４１の他端に接続され、ゲートにはドライブ制御信号／ＤＳ１が入力される。
ＭＯＳトランジスタ８７は、ゲートがノードＮ２に接続され、ソースとドレインが共通接続されて電源電圧ＶＤＤが印加される。ＭＯＳトランジスタ９１は、ゲートがノードＮ１に接続され、ソースとドレインが共通接続されて接地される。すなわちＭＯＳトランジスタ８７、９１は、キャパシタ素子として機能する。
なお、本実施形態を第２、第５、第６の実施形態に適用する場合には、ドライブ制御信号ＤＳ１〜ＤＳ３、／ＤＳ１〜／ＤＳ３を、フィルタ制御信号ＦＬ１〜ＦＬ３、／ＦＬ１〜／ＦＬ３に置き換えれば良い。
上記構成において、ＤＳ１＝“Ｈ”、ＤＳ２＝“Ｌ”、ＤＳ３＝“Ｌ”とされた場合（例えばＭＯＤＥ１が入力された場合）には、ＭＯＳトランジスタ８４、８５、８９、８８がオン状態とされる。すなわち、抵抗素子８０、８１、８２、８３の両端は、これらのＭＯＳトランジスタの電流経路によって短絡される。その結果、ノイズフィルタ３９においては、抵抗素子４０、４１、及びＭＯＳトランジスタ８７、９１によってＲＣ回路が形成される。
また、ＤＳ１＝“Ｈ”、ＤＳ２＝“Ｈ”、ＤＳ３＝“Ｌ”とされた場合（例えばＭＯＤＥ２が入力された場合）には、ＭＯＳトランジスタ８４、８８がオン状態とされる。すなわち、抵抗素子８１、８３の両端は、これらのＭＯＳトランジスタの電流経路によって短絡される。その結果、ノイズフィルタ３９においては、抵抗素子４０、４１、８０、８２、及びＭＯＳトランジスタ８７、９１によってＲＣ回路が形成される。
そして、ＤＳ１＝“Ｈ”、ＤＳ２＝“Ｈ”、ＤＳ３＝“Ｈ”とされた場合（例えばＭＯＤＥ３が入力された場合）には、ＭＯＳトランジスタ８４〜８６、８８〜９０は全てオフ状態とされる。その結果、ノイズフィルタ３９においては、抵抗素子４０、４１、８０〜８３、及びＭＯＳトランジスタ８７、９１によってＲＣ回路が形成される。
以上のように、ノイズフィルタ３９におけるＲＣ回路の抵抗値がＭＯＤＥ信号、すなわち、ＰＳＲＡＭに接続される負荷の容量によって変化する。また第２、第３の実施形態のようにＢＭＯＤＥ信号によってフィルタ長が制御される場合には、ＲＣ回路の抵抗値は出力ビット数によってＲＣ回路の抵抗値が変化する。また第５、第６の実施形態のようにＳＭＯＤＥ信号によってフィルタ長が制御される場合には、ＲＣ回路の抵抗値はクロック周波数によってＲＣ回路の抵抗値が変化する。図３７は、負荷の容量、読み出しビット数、及びクロック周波数に対する、ノイズフィルタ３９のＲＣ回路の抵抗値の変化を示すグラフである。図示するように、負荷の容量が増大する、読み出しビット数が増加する、またはクロック周波数が上昇するにつれて、ＲＣ回路の抵抗値も増大する。その結果、ＲＣ回路における遅延時間が長くなり、フィルタ長を長くすることが出来る。本構成によっても、上記第１乃至第６の実施形態で説明した効果が得られる。
［第８の実施形態］
次に、この発明の第８の実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第１乃至第７の実施形態において、フィルタ長のデフォルト値を設定するためのものである。図３８は、本実施形態に係るアドレスバッファ１６または／及び入力バッファ１８の備える入力回路３０の回路図である。なお図３８におけるドライブ制御信号ＤＳ１〜ＤＳ３、／ＤＳ１〜／ＤＳ３は、フィルタ長制御信号ＦＬ１〜ＦＬ３、／ＦＬ１〜／ＦＬ３に置き換えても良い。
図示するように本実施形態に係る入力回路３０は、上記第１の実施形態で説明した図２に示す構成において、更にｐチャネルＭＯＳトランジスタ９２及びｎチャネルＭＯＳトランジスタ９３を備えている。ＭＯＳトランジスタ９２は、ゲートがノードＮ１に接続され、ソースとドレインが共通接続されて電源電圧ＶＤＤが印加されている。ＭＯＳトランジスタ９２トランジスタ９３は、ゲートがノードＮ１に接続され、ソースとドレインが共通接続され接地されている。
上記構成であると、ＭＯＳトランジスタ９２、９３は、ドライブ制御信号ＤＳ１〜ＤＳ３、／ＤＳ１〜／ＤＳ３に関わらず、常時キャパシタ素子として機能する。従って、ノイズフィルタ３９のフィルタ長のデフォルト値を、ＭＯＳトランジスタ９２、９３のサイズ、すなわちＭＯＳトランジスタ９２、９３で形成されるキャパシタ素子の容量によって、適宜設定することが出来る。
図３９は、入力回路３０の回路図であり、抵抗値によってフィルタ長のデフォルト値を設定する構成を示している。図示するように入力回路３０は、上記第７の実施形態において図３６を用いて説明した構成において、更に抵抗素子９４、９５を備えている。抵抗素子９４の一端はノードＮ１に接続され、他端は抵抗素子４０の他端に接続されている。抵抗素子９５の一端はノードＮ１に接続され、他端は抵抗素子４１の他端に接続されている。
上記構成であると、ドライブ制御信号ＤＳ１〜ＤＳ３、／ＤＳ１〜／ＤＳ３に関わらず、抵抗素子９４、９５は短絡されることが無い。従って、ノイズフィルタ３９のフィルタ長のデフォルト値を、抵抗素子９４、９５の抵抗値によって適宜設定することが出来る。なおデフォルト値は、ＰＳＲＡＭの出荷前に行われるテストモードにおけるノイズ試験によって決定出来る。つまり、複数の動作条件下において発生するノイズをチェックし、最低限必要とされるフィルタ長を把握する。そして、この最低限必要なフィルタ長を満たすように、抵抗素子の抵抗値、またはＭＯＳトランジスタ９２、９３のサイズが決定される。
以上のように、この発明の第１乃至第８の実施形態に係る半導体記憶装置であると、データ出力バッファ１５におけるデータの出力能力に応じて、アドレスバッファ１６または／及び入力バッファ１８の入力回路３０に設けられたノイズフィルタ３９のフィルタ長が変化される。この出力能力とは、例えば、出力回路５０の電流駆動力（すなわち、出力データバッファに接続される負荷容量）、出力データバッファから出力されるビット数、またはデータ出力バッファの出力速度（すなわち、半導体記憶装置の動作速度）である。すなわち、上記負荷容量、ビット数、動作速度が上昇してノイズが発生しやすい状態となった際にはノイズフィルタ３９のフィルタ長を長くする。逆に、上記負荷容量、ビット数、動作速度が低下してノイズが発生しにくい状態となった際にはノイズフィルタ３９のフィルタ長を短くする。これにより、ノイズフィルタ３９を場合毎に最適な値とすることが出来、無駄にフィルタ長を長くして動作速度が低下することを防止出来る。
なお、上記実施形態においては、アドレスバッファ１６及び入力バッファ１８内のノイズフィルタ３９のフィルタ長を制御する場合を例に挙げて説明した。しかしアドレスバッファ１６及び入力バッファ１８に限らず、データの出力と共に入力される外部入力信号、すなわちアドレス信号や制御信号のみならず、外部から入力される全般の信号が入力される入力回路であれば、全般に適用可能である。また、ノイズフィルタ３９内のＭＯＳトランジスタ４２、４３、４４の容量比、ＭＯＳトランジスタ４５、４６、４７の容量比、抵抗素子４０、８０、８１の抵抗比、及び抵抗素子４１、８２、８３の抵抗比は、例えば１：１：２である。勿論、この値は適宜設定すれば良い。また図２２、図２５、図３０、図３３では、フィルタ長が一次関数的に変化する場合について示しているが、勿論、二次以上の高次の関数に従って変化させても良い。
また、上記実施形態では、各テーブル６１、７０、７１、１０４、１０５が制御信号ＤＳ１〜ＤＳ３、ＦＬ１〜ＦＬ３そのものを保持している場合について説明した。しかし各テーブルは、必要とされる電流駆動力またはフィルタ長に関する情報を保持していれば良い。この場合、各選択回路６２、６６、７２、１００、１０６は、テーブルから読み出した電流駆動力またはフィルタ長を満たすようにして、制御信号ＤＳ１〜ＤＳ３、ＦＬ１〜ＦＬ３を生成する。
更に、上記実施形態では半導体記憶装置としてＰＳＲＡＭを例に挙げて説明した。しかしＰＳＲＡＭに限らず、例えばＥＥＰＲＯＭであっても良い。図４０はＮＡＮＤ型フラッシュメモリのメモリセルアレイの回路図である。図示するように、図示するようにメモリセルアレイは、複数のＮＡＮＤセルを有している。図４０では１行のＮＡＮＤセルのみを示しているが複数あっても良い。ＮＡＮＤセルの各々は、３２個のメモリセルトランジスタＭＴ０〜ＭＴ３１と、選択トランジスタＳＴ１、ＳＴ２とを含んでいる。以下では、説明の簡潔化のために、メモリセルトランジスタＭＴ０〜ＭＴ３１を単にメモリセルトランジスタＭＴと呼ぶ。メモリセルトランジスタＭＴは、半導体基板上にゲート絶縁膜を介在して形成されたフローティングゲートと、フローティングゲート上にゲート間絶縁膜を介在して形成されたコントロールゲートとを有する積層ゲート構造を備えている。なお、メモリセルトランジスタＭＴの個数は３２個に限られず、８個や１６個であってもよく、その数は限定されるものではない。メモリセルトランジスタＭＴは、隣接するもの同士でソース、ドレインを共有している。そして、選択トランジスタＳＴ１、ＳＴ２間に、その電流経路が直列接続されるようにして配置されている。直列接続されたメモリセルトランジスタＭＴの一端側のドレイン領域は選択トランジスタＳＴ１のソース領域に接続され、他端側のソース領域は選択トランジスタＳＴ２のドレイン領域に接続されている。
同一行にあるメモリセルトランジスタＭＴのコントロールゲートはワード線ＷＬ０〜ＷＬ３１のいずれかに共通接続され、同一行にあるメモリセルの選択トランジスタＳＴ１、ＳＴ２のゲートは、それぞれセレクトゲート線ＳＧＤ、ＳＧＳに共通接続されている。また、メモリセルアレイにおいて同一列にある選択トランジスタＳＴ１のドレインはビット線ＢＬ０〜ＢＬｎ（ｎは自然数）のいずれかに共通接続される。選択トランジスタＳＴ２のソースはソース線ＳＬに共通接続される。
図４１はＮＯＲ型フラッシュメモリのメモリセルアレイの回路図である。図示するように、メモリセルアレイ２０は（（ｍ＋１）×（ｎ＋１））個（ｍ、ｎは自然数）のメモリセルＭＣを備えている。メモリセルＭＣは、電荷蓄積層（例えばフローティングゲート）と制御ゲートとを含む積層ゲートを備えたＭＯＳトランジスタである。そして、同一行にあるメモリセルＭＣの制御ゲートは、同一のワード線ＷＬ０〜ＷＬｍのいずれかに共通接続される。また同一列にあるメモリセルＭＣのドレインは、同一のビット線ＢＬ０〜ＢＬｎのいずれかに共通接続される。更にメモリセルＭＣのソースは、同一のソース線ＳＬに共通接続される。
上記のようなフラッシュメモリであっても、上記実施形態は適用出来る。またフラッシュメモリに限らず、例えばＤＲＡＭ等、半導体メモリ全般に適用可能である。
また、上記実施形態において説明したモード信号、ビット長信号、及び速度信号は、例えば図１に示すように直接モードレジスタ２０に入力されるように記載されている。しかしこれらの信号は、アドレスバッファ１６がアドレス信号を受け付けるアドレスピンを用いて、半導体記憶装置１に入力されることが出来る。アドレス信号は例えば８ビットのデータであり、従ってアドレスピンも８個、用意されている。この場合、電源投入直後においては、モード信号、ビット長信号、または速度信号としての８ビットデータがアドレスピンに入力される。そして、データ出力バッファ１５の電流駆動力及びノイズフィルタ３９のフィルタ長が決定された後には、アドレス信号としての８ビットデータがアドレスピンに入力される。つまり、アドレスピンに入力される８ビットデータは、電源投入直後はモード信号、ビット長信号、または速度信号を意味し、その後はアドレス信号を意味する。この点につき、図４２を用いて詳細に説明する。図４２は、アドレスピンに入力される８ビットデータに着目した、半導体記憶装置１の処理の流れを示すフローチャートである。なお図４２では８ビットデータがモード信号である場合につき示しているが、ビット長信号及び速度信号の場合も同様である。
図示するように、まずＰＳＲＡＭ１に電源が投入されると（ステップＳ１０）、それを検知したモードレジスタ２０は第１状態となる（ステップＳ６０）。第１状態とは、モード信号を受付可能な状態である。そして外部から８ビットデータがアドレスピンに入力される（ステップＳ６１）。この時点で入力される８ビットデータは、アドレス信号では無くモード信号である（ステップＳ６２）。そしてアドレスバッファ１６は、モードレジスタ２０が第１状態にあることによって、それがモード信号であることを認識する。
するとアドレスバッファ１６は、アドレスピンから入力された８ビットデータをモードレジスタ２０に転送する（ステップＳ６３）。そしてモードレジスタ２０は、与えられた８ビットデータに基づいて、データ出力バッファ１５の電流駆動力とノイズフィルタ３９のフィルタ長を決定する（ステップＳ６４）。８ビットデータは、例えばそのうちの下位２ビットによってＭＯＤＥ１〜ＭＯＤＥ３を区別出来る。つまり図４において、８ビットデータの下位２ビットが“００”の場合にはモード信号ＭＯＤＥ１が入力された場合に相当し、“０１”の場合にはＭＯＤＥ２、“１０”の場合にはＭＯＤＥ３が入力された場合に相当する。この対応関係については種々設定可能である。
電流駆動力及びフィルタ長を決定したモードレジスタ２０は第２状態へ遷移する（ステップＳ６５）。第２状態は、決定した電流駆動力及びフィルタ長によってその後のアドレスバッファ１６及びデータ出力バッファ１５を動作させる状態である。そして外部から８ビットデータがアドレスピンに入力される（ステップＳ６６）。この時点で入力される８ビットデータは、モード信号では無くアドレス信号である（ステップＳ６７）。そしてアドレスバッファ１６は、モードレジスタ２０が第２状態にあることによって、それがアドレス信号であることを認識する。
するとアドレスバッファ１６は、アドレスピンから入力された８ビットデータを、モードレジスタ２０では無くアドレスレジスタ１７に転送する（ステップＳ６８）。８ビットデータを受けたアドレスレジスタ１７は、この８ビットデータから得られるロウアドレス及びカラムアドレスを、ロウデコーダ１１及びカラムデコーダ１３へ出力する。そしてメモリセルアレイ１０からのデータの読み出し動作が行われる（ステップＳ１５）。
以上のように、モード信号、ビット長信号、及び速度信号は、アドレス信号と共用する８ビットデータを用いて、アドレスピンから入力されることが可能である。勿論、アドレス信号と共用するだけでなく、データと共用しても良い。すなわち、入力データが８ビットデータであったとすると、データ入力ピンも８個設けられる。そこで、このデータ入力ピンに入力データと共用する８ビットデータを用いてモード信号、ビット長信号、及び速度信号を入力しても良い。
またモード信号、ビット長信号、及び速度信号は、入力データとして使用される８ビットデータと、アドレス信号として使用される８ビットデータとの両方を用いて半導体記憶装置１に入力しても良い。つまり、モード信号、ビット長信号、及び速度信号が２ビットで表現される場合には、入力データと共用される８ビットデータのうちのいずれか１ビットと、アドレス信号と共用される８ビットデータのうちのいずれか１ビットとを用いて半導体記憶装置１に入力しても良い。
勿論、モード信号、ビット長信号、及び速度信号は、アドレス信号や入力データとは別個に半導体記憶装置１に入力され、専用の入力ピン及び入力バッファ回路を設けても良く、適切な方法を選択出来る。
なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。
この発明の第１の実施形態に係るＰＳＲＡＭのブロック図。 この発明の第１の実施形態に係るＰＳＲＡＭの備えるアドレスバッファの回路図。 この発明の第１の実施形態に係るＰＳＲＡＭの備えるデータ出力バッファの回路図。 この発明の第１の実施形態に係るＰＳＲＡＭの備えるモードレジスタの回路図。 この発明の第１の実施形態に係るＰＳＲＡＭの読み出し動作を示すフローチャート。 この発明の第１の実施形態に係るＰＳＲＡＭの備える入力回路の回路図であり、ＭＯＤＥ１が入力された際の様子を示す図。 この発明の第１の実施形態に係るＰＳＲＡＭの備える出力回路の回路図であり、ＭＯＤＥ１が入力された際の様子を示す図。 この発明の第１の実施形態に係るＰＳＲＡＭの備える入力回路の回路図であり、ＭＯＤＥ２が入力された際の様子を示す図。 この発明の第１の実施形態に係るＰＳＲＡＭの備える出力回路の回路図であり、ＭＯＤＥ２が入力された際の様子を示す図。 この発明の第１の実施形態に係るＰＳＲＡＭの備える入力回路の回路図であり、ＭＯＤＥ３が入力された際の様子を示す図。 この発明の第１の実施形態に係るＰＳＲＡＭの備える出力回路の回路図であり、ＭＯＤＥ３が入力された際の様子を示す図。 この発明の第１の実施形態に係るＰＳＲＡＭにおける入力データのタイミングチャート。 この発明の第１の実施形態に係るＰＳＲＡＭにおける出力データのタイミングチャート。 ＰＳＲＡＭにおける入力データのタイミングチャート。 この発明の第１の実施形態に係るＰＳＲＡＭにおける入力データのタイミングチャート。 この発明の第２の実施形態に係るＰＳＲＡＭの備える入力回路の回路図。 この発明の第２の実施形態に係るＰＳＲＡＭの備えるモードレジスタの回路図。 この発明の第２の実施形態に係るＰＳＲＡＭの読み出し動作を示すフローチャート。 この発明の第２の実施形態に係るＰＳＲＡＭの備えるノイズフィルタ及びデータ出力バッファの回路図であり、ＭＯＤＥ１が入力された際の様子を示す図。 この発明の第２の実施形態に係るＰＳＲＡＭの備えるノイズフィルタ及びデータ出力バッファの回路図であり、ＭＯＤＥ２が入力された際の様子を示す図。 この発明の第２の実施形態に係るＰＳＲＡＭの備えるノイズフィルタ及びデータ出力バッファの回路図であり、ＭＯＤＥ３が入力された際の様子を示す図。 この発明の第２の実施形態に係るＰＳＲＡＭにおける、読み出しビット数に対するフィルタ長の変化を示すグラフ。 この発明の第３の実施形態に係るＰＳＲＡＭの備えるモードレジスタの回路図。 この発明の第３の実施形態に係るＰＳＲＡＭの読み出し動作を示すフローチャート。 この発明の第３の実施形態に係るＰＳＲＡＭにおける、読み出しビット数に対するフィルタ長と電流駆動力の変化を示すグラフ。 この発明の第４の実施形態に係るＰＳＲＡＭのブロック図。 この発明の第４の実施形態に係るＰＳＲＡＭにおけるアドレス信号と出力データのタイミングチャート。 この発明の第５の実施形態に係るＰＳＲＡＭの備えるモードレジスタの回路図。 この発明の第５の実施形態に係るＰＳＲＡＭの読み出し動作を示すフローチャート。 この発明の第５の実施形態に係るＰＳＲＡＭにおける、クロック周波数に対するフィルタ長と電流駆動力の変化を示すグラフ。 この発明の第６の実施形態に係るＰＳＲＡＭの備えるモードレジスタの回路図。 この発明の第６の実施形態に係るＰＳＲＡＭの読み出し動作を示すフローチャート。 この発明の第６の実施形態に係るＰＳＲＡＭにおける、クロック周波数に対するフィルタ長と電流駆動力の変化を示すグラフ。 この発明の第６の実施形態の変形例に係るＰＳＲＡＭの備えるモードレジスタの回路図。 この発明の第６の実施形態の変形例に係るＰＳＲＡＭにおける、クロック周波数に対するフィルタ長と電流駆動力の変化を示すグラフ。 この発明の第７の実施形態に係るＰＳＲＡＭの備える入力回路の回路図。 この発明の第７の実施形態の変形例に係るＰＳＲＡＭの備えるノイズフィルタにおける、負荷容量、読み出しビット数、及びクロック周波数に対する抵抗値の変化を示すグラフ。 この発明の第８の実施形態に係るＰＳＲＡＭの備える入力回路の回路図。 この発明の第８の実施形態の変形例に係るＰＳＲＡＭの備える入力回路の回路図。 ＮＡＮＤ型フラッシュメモリのメモリセルアレイの回路図。 ＮＯＲ型フラッシュメモリのメモリセルアレイの回路図。 この発明の第１乃至第８の実施形態に係るＰＳＲＡＭにおいて、アドレスバッファに入力される信号に基づく処理の流れを示すフローチャート。
符号の説明
１…ＰＳＲＡＭ、１０…メモリセルアレイ、１１…ロウデコーダ、１２…カラムデコーダ、１３…カラムセレクタ、１４…センスアンプ、１５…データ出力バッファ、１６…アドレスバッファ、１７…アドレスレジスタ、１８…入力バッファ、１９…制御回路、２０…モードレジスタ、３０…入力回路、３１、３２、６３〜６５、６７〜６９、７３〜７５、１０１〜１０３、１０７〜１１２…インバータ、３３〜３５、４２〜４４、５１〜５６、８４〜８７、９２…ｐチャネルＭＯＳトランジスタ、３６〜３８、４５〜４７、５７〜６２、８８〜９１、９３…ｎチャネルＭＯＳトランジスタ、３９…ノイズフィルタ、４０、４１、８０〜８３、９４、９５…抵抗素子、５０…出力回路、６０…メモリ装置、６１、７０、７１、１０４、１０５…テーブル、６２、６６、７２、１００、１０６…選択回路、

Claims (5)

  1. データを保持する複数のメモリセルを備えたメモリセルアレイと、
    前記メモリセルから読み出されたデータを外部へ出力する出力バッファ回路と、
    前記メモリセルのアドレス信号を受信し、且つノイズを除去するノイズフィルタを有する入力バッファ回路と
    を具備し、前記ノイズフィルタのフィルタ長は、前記出力バッファ回路における前記データの出力能力に応じて可変である
    ことを特徴とする半導体記憶装置。
  2. 前記出力バッファ回路は、前記データに応じて該出力バッファ回路の出力ノードに電流を供給し、且つ各々独立して制御される複数のＭＯＳトランジスタを備え、
    前記出力バッファ回路における前記出力能力は、該出力バッファ回路の電流駆動力であり、
    前記ノイズフィルタのフィルタ長は、オン状態とされる前記ＭＯＳトランジスタ数の増加と共に長くされる
    ことを特徴とする請求項１記載の半導体記憶装置。
  3. 前記メモリセルから読み出される前記データは多ビットデータであり、
    前記出力バッファ回路は、各々が前記データのいずれかのビットを出力する複数の出力回路を備え、
    前記出力回路は、読み出された前記データのビット数に応じた数だけ動作状態とされ、
    前記出力バッファ回路における前記出力能力は、該出力バッファ回路の出力する前記データのビット数であり、
    前記ノイズフィルタのフィルタ長は、前記動作状態とされる前記出力回路数の増加と共に長くされる
    ことを特徴とする請求項１記載の半導体記憶装置。
  4. 前記出力バッファ回路は、クロック信号に同期して前記データを外部へ出力し、
    前記出力バッファ回路における前記出力能力は、該出力バッファ回路のデータ出力速度であり、
    前記ノイズフィルタのフィルタ長は、前記クロック信号の周波数の上昇と共に長くされる
    ことを特徴とする請求項１記載の半導体記憶装置。
  5. 半導体記憶装置に対して電源が投入された後、前記半導体記憶装置に対して入力された第１制御信号を受け付けるステップと、
    前記第１制御信号とデータ出力回路の電流駆動力との関係を保持するテーブルを参照することにより、前記受け付けた第１制御信号に応じた前記電流駆動力となるように前記データ出力回路を制御する第２制御信号が発生されるステップと、
    前記第２制御信号により前記データ出力回路の電流駆動力が決定されるステップと、
    前記第２制御信号を用いて、外部入力信号を受け付ける入力バッファ内のノイズフィルタのフィルタ長が決定されるステップと
    を具備し、前記電流駆動力が大きいほど、前記フィルタ長は長く設定される
    ことを特徴とする半導体記憶装置の制御方法。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107039075A (zh) * 2015-10-08 2017-08-11 精工半导体有限公司 非易失性存储装置
CN114375273A (zh) * 2019-08-30 2022-04-19 株式会社万都 转向控制装置、转向控制方法和包括其的转向支撑系统
US12005978B2 (en) 2019-08-30 2024-06-11 Hl Mando Corporation Steering control device, steering control method, and steering support system including same

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105321541B (zh) * 2015-11-26 2019-03-15 上海兆芯集成电路有限公司 数据接收芯片

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10125056A (ja) * 1996-10-18 1998-05-15 Seiko Epson Corp 半導体記憶装置
JP2000090662A (ja) * 1998-04-24 2000-03-31 Fujitsu Ltd 半導体集積回路
JP2001307485A (ja) * 2000-04-24 2001-11-02 Nec Corp 半導体記憶装置
JP2002304884A (ja) * 2001-04-06 2002-10-18 Fujitsu Ltd 制御回路及び半導体記憶装置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5107523A (en) * 1990-12-11 1992-04-21 Intel Corporation Processor clock governor
US5289060A (en) * 1992-09-16 1994-02-22 Texas Instruments Incorporated Programmable glitch filter
JPH0729377A (ja) 1993-07-08 1995-01-31 Sharp Corp 半導体記憶装置
US5943263A (en) * 1997-01-08 1999-08-24 Micron Technology, Inc. Apparatus and method for programming voltage protection in a non-volatile memory system
US6025744A (en) * 1998-04-17 2000-02-15 International Business Machines Corporation Glitch free delay line multiplexing technique
JP3778417B2 (ja) * 2000-02-29 2006-05-24 富士通株式会社 半導体記憶装置
JP3409059B2 (ja) * 2000-07-26 2003-05-19 Ｎｅｃエレクトロニクス株式会社 半導体記憶装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10125056A (ja) * 1996-10-18 1998-05-15 Seiko Epson Corp 半導体記憶装置
JP2000090662A (ja) * 1998-04-24 2000-03-31 Fujitsu Ltd 半導体集積回路
JP2001307485A (ja) * 2000-04-24 2001-11-02 Nec Corp 半導体記憶装置
JP2002304884A (ja) * 2001-04-06 2002-10-18 Fujitsu Ltd 制御回路及び半導体記憶装置

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107039075A (zh) * 2015-10-08 2017-08-11 精工半导体有限公司 非易失性存储装置
CN107039075B (zh) * 2015-10-08 2021-06-22 艾普凌科有限公司 非易失性存储装置
CN114375273A (zh) * 2019-08-30 2022-04-19 株式会社万都 转向控制装置、转向控制方法和包括其的转向支撑系统
CN114375273B (zh) * 2019-08-30 2024-05-07 汉拿万都株式会社 转向控制装置、转向控制方法和包括其的转向支撑系统
US12005978B2 (en) 2019-08-30 2024-06-11 Hl Mando Corporation Steering control device, steering control method, and steering support system including same

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