JPH0729377A

JPH0729377A - 半導体記憶装置

Info

Publication number: JPH0729377A
Application number: JP16936093A
Authority: JP
Inventors: Toshio Ishii; 稔士石井; Yasuhiro Hotta; 泰裕堀田
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1993-07-08
Filing date: 1993-07-08
Publication date: 1995-01-31

Abstract

(57)【要約】【構成】出力バッファ回路制御信号φ２がＬレベルに
変化して出力バッファ回路６が動作を開始したことを検
出した場合に、入力バッファ回路制御信号φ０を一定期
間アクティブとする第２タイミング信号発生回路１１を
設けると共に、この入力バッファ回路制御信号φ０がア
クティブとなった場合に、アドレス信号入力バッファ回
路１と出力イネーブル信号入力バッファ回路９の第２の
反転電圧Ｖ_INVL２を第３の反転電圧Ｖ_INVL１まで低下さ
せる。【効果】出力バッファ回路６の動作開始時にタイミン
グを合わせてアドレス信号入力バッファ回路１や出力イ
ネーブル信号入力バッファ回路９のノイズマージンを一
時的に拡大することができるので、この出力バッファ回
路６の駆動能力を低減させたり、アドレス信号入力バッ
ファ回路１や出力イネーブル信号入力バッファ回路９の
ノイズマージンを常時拡大するようなノイズ対策が不要
となり、半導体記憶装置の高速化と安定化を阻害する要
因を排除することができるようになる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、マスクＲＯＭ（Read-O
nly Memory）やＥＥＰＲＯＭ（ElectricallyErasable P
rogrammable ROM）等の半導体記憶装置に関する。

【０００２】

【従来の技術】近年の半導体製造技術の進歩に伴って集
積回路の高密度化が可能となり、半導体記憶装置の記憶
容量も大容量化してきている。記憶容量の増大化は、機
器に半導体記憶装置を搭載する場合に安価に情報の蓄積
量を増加させることができるので非常に好都合ではある
が、素子が高密度化した分だけデータの読み出しに長い
時間を要するようになるという不都合も発生する。そこ
で、このような記憶容量の増大した半導体記憶装置の高
速化を図るために、メモリセルアレイからのデータの読
み出しに要する時間を短縮するだけでなく、アドレス信
号等を入力する入力バッファ回路やデータ信号を出力す
る出力バッファ回路での遅延時間を短縮する工夫が従来
からなされている。

【０００３】従来の一般的な半導体記憶装置の構成を図
７に示す。この半導体記憶装置は、外部からアドレス信
号Ａと出力イネーブル信号ＯＥバーとが入力されるよう
になっている。

【０００４】外部からのアドレス信号Ａは、アドレス信
号入力バッファ回路１に入力され、ここでアドレス信号
Ａｉとアドレス信号Ａｊとに分割されてそれぞれＸデコ
ーダ回路２とＹデコーダ回路３に送られるようになって
いる。Ｘデコーダ回路２とＹデコーダ回路３は、メモリ
セルアレイ４のビット線とワード線を選択し、アドレス
信号Ａに対応するメモリセルからデータを読み出すため
の回路である。そして、この読み出されたデータは、Ｙ
デコーダ回路３を介してセンスアンプ回路５で増幅さ
れ、出力バッファ回路６に送られて外部に出力されるこ
とになる。

【０００５】また、上記アドレス信号入力バッファ回路
１が出力するアドレス信号Ａｉ及びＡｊは、第１検出回
路７にも送られるようになっている。第１検出回路７
は、このアドレス信号Ａｉ及びＡｊの変化を検出してタ
イミング信号発生回路８に信号を送る回路であり、タイ
ミング信号発生回路８は、この第１検出回路７からの信
号に基づいてプリチャージ信号φ１や出力バッファ回路
制御信号φ２等のタイミング信号を発生する回路であ
る。プリチャージ信号φ１は、メモリセルアレイ４のビ
ット信号のプリチャージを行うためのタイミング信号で
あり、第１検出回路７がアドレス信号Ａｉ及びＡｊの変
化を検出した場合に一定期間アクティブとなる。出力バ
ッファ回路制御信号φ２は、出力バッファ回路６を非活
性化させて動作を停止させるためのタイミング信号であ
る。この出力バッファ回路制御信号φ２は、第１検出回
路７がアドレス信号Ａｉ及びＡｊの変化を検出した場合
にプリチャージ信号φ１よりも長い期間アクティブとな
る。

【０００６】外部からの出力イネーブル信号ＯＥバー
は、出力イネーブル信号入力バッファ回路９に入力され
第２検出回路１０に送られるようになっている。第２検
出回路１０は、この出力イネーブル信号ＯＥバーがアク
ティブであるかどうかを検出して上記タイミング信号発
生回路８に信号を送る回路であり、タイミング信号発生
回路８は、この第２検出回路１０が出力イネーブル信号
ＯＥバーの非アクティブ状態を検出している間、無条件
に上記出力バッファ回路制御信号φ２をアクティブとす
る。

【０００７】上記構成の半導体記憶装置の動作を図８及
び図９に基づいて説明する。

【０００８】図８に示すように、時刻ｔ３１に外部から
のアドレス信号Ａが変化したとすると、アドレス信号入
力バッファ回路１が出力するアドレス信号Ａｉ（アドレ
ス信号Ａｊが変化する可能性もあるが、ここではアドレ
ス信号Ａｉが変化するものとする）も少し遅れて変化す
る。そして、第１検出回路７がこのアドレス信号Ａｉの
変化を検出すると、タイミング信号発生回路８は、時刻
ｔ３２から時刻ｔ３３までの期間、プリチャージ信号φ
１をＬレベルからＨレベル（アクティブ）に変化させ
る。プリチャージ信号φ１がＨレベルになると、この期
間にメモリセルアレイ４のビット線のプリチャージが行
われ、これによってデータの読み出し準備が行われる。
そして、このプリチャージの完了後にアドレス信号Ａに
対応するメモリセルから読み出されたデータがセンスア
ンプ回路５で増幅され時刻ｔ３４に確定されて出力バッ
ファ回路６に送られる。

【０００９】また、タイミング信号発生回路８は、上記
時刻ｔ３２からセンスアンプ回路５がデータを確定した
後の時刻ｔ３５までの期間、出力バッファ回路制御信号
φ２をＨレベル（アクティブ）に変化させる。出力バッ
ファ回路制御信号φ２がＨレベルになると、この期間、
出力バッファ回路６の動作が停止され、この出力バッフ
ァ回路６から未確定のデータが出力されるのを抑制する
ことができる。

【００１０】図９に示すように、時刻ｔ４１に外部から
の出力イネーブル信号ＯＥバーがＬレベル（アクティ
ブ）になったとすると、第２検出回路１０がこれを検出
し、タイミング信号発生回路８が時刻ｔ４２に出力バッ
ファ回路制御信号φ２をＬレベル（非アクティブ）に変
化させる。出力バッファ回路制御信号φ２がＬレベルに
なると、それまで動作を停止させられていた出力バッフ
ァ回路６が動作を開始し、メモリセルアレイ４から読み
出されセンスアンプ回路５で増幅確定されたデータを外
部に出力することができるようになる。

【００１１】上記アドレス信号入力バッファ回路１は、
外部からのアドレス信号ＡのインターフェイスがＴＴＬ
（Transistor Transistor Logic）レベルとなる場合、
Ｌレベルを０．８ＶとしＨレベルを２．２Ｖとして入力
する必要があり、反転電圧（しきい値電圧）を例えば
１．５Ｖに固定すると、ノイズマージンが高低にそれぞ
れ０．７Ｖずつしか確保できないことになる。そこで、
このアドレス信号入力バッファ回路１は、従来から入電
圧と出力電圧との関係にヒステリシス特性を持たせて、
ノイズマージンをできるだけ大きくするようにしてい
る。

【００１２】このようなヒステリシス特性を備えたアド
レス信号入力バッファ回路１の従来の一般的な構成を図
１０に示す。このアドレス信号入力バッファ回路１は、
ＣＭＯＳ（Complementary Metal Oxide Semiconducto
r）・ＦＥＴ（Field Effect Transistor）を用いて構成
されている。ただし、ここでは、アドレス信号入力バッ
ファ回路１のうち、アドレス信号Ａの１ビット（アドレ
ス信号Ａｉに含まれるものとする）に対応する回路部分
のみを示している。

【００１３】アドレス信号Ａの各ビットは、２つのＰＭ
ＯＳトランジスタＱ１及びＱ２とＮＭＯＳトランジスタ
Ｑ３の各ゲート端子に入力されるようになっている。こ
れらのＰＭＯＳトランジスタＱ１及びＱ２とＮＭＯＳト
ランジスタＱ３とは、この順序でソース−ドレイン端子
を互いに直列接続して電源接地間に挿入されている。そ
して、ＰＭＯＳトランジスタＱ２とＮＭＯＳトランジス
タＱ３のドレイン端子が出力線１ａとなり、この出力線
１ａからアドレス信号Ａｉが出力されるようになってい
る。また、ＰＭＯＳトランジスタＱ１のドレイン端子に
接続されるＰＭＯＳトランジスタＱ２のソース端子は、
第３のＰＭＯＳトランジスタＱ４のソース−ドレイン端
子を介して接地され、このＰＭＯＳトランジスタＱ４の
ゲート端子には、出力線１ａが接続されている。

【００１４】上記構成のアドレス信号入力バッファ回路
１は、図１１に示すように、アドレス信号Ａの電圧レベ
ルを示す入力電圧Ｖ_INがＴＴＬレベルのＬレベルからＨ
レベルに変化すると、ＰＭＯＳトランジスタＱ１及びＱ
２がＯＦＦになると共に、ＮＭＯＳトランジスタＱ３が
ＯＮとなるので、第１の反転電圧Ｖ_INVHを境にして出力
電圧Ｖ_OUTが急激にＣＭＯＳレベルのＨレベル（電源電
圧Ｖ_CCレベル）からＬレベル（接地電圧ＧＮＤレベル）
に変化する。また、入力電圧Ｖ_INがＨレベルからＬレベ
ルに変化した場合には、まずＰＭＯＳトランジスタＱ１
がＯＮになると共に、ＮＭＯＳトランジスタＱ３がＯＦ
Ｆになる。しかし、ゲート端子をＬレベルの出力線１ａ
に接続されたＰＭＯＳトランジスタＱ４がＯＮとなって
いるので、ＰＭＯＳトランジスタＱ２のソース端子は、
電源電圧Ｖ_CCレベルをＰＭＯＳトランジスタＱ１とこの
ＰＭＯＳトランジスタＱ４とで分圧された電位になる。
このため、ＰＭＯＳトランジスタＱ２は、入力電圧Ｖ_IN
が第１の反転電圧Ｖ_INVHまで低下してもＯＮにはなれ
ず、さらに低電圧の第２の反転電圧Ｖ_INVL付近まで低下
した場合にのみＯＮに変化し始め、この第２の反転電圧
Ｖ_INVLを境にして出力電圧Ｖ_OUTが急激にＬレベルから
Ｈレベルに変化することになる。そして、これによりア
ドレス信号入力バッファ回路１にヒステリシス特性を持
たせることができ、アドレス信号Ａの各ビットの入力電
圧Ｖ_INがＨレベルに変化する場合とＬレベルに変化する
場合とで反転電圧を異なるようにして広いノイズマージ
ンが得られるようにしている。

【００１５】なお、出力イネーブル信号入力バッファ回
路９も、このアドレス信号入力バッファ回路１と同様に
ヒステリシス特性が設けられている。

【００１６】

【発明が解決しようとする課題】ここで、上記半導体記
憶装置の高速化を図るには、出力バッファ回路６やアド
レス信号入力バッファ回路１等６の駆動能力を向上させ
る必要がある。ところが、外部にデータを出力する出力
バッファ回路６の駆動能力が向上すると瞬時的に極めて
大きな電流の変化が発生するので、半導体記憶装置の内
部接地レベルが過渡的に変動して大きなノイズが発生す
る。そして、このように内部接地レベルが変動すると、
例えば外部からのアドレス信号Ａの入力電圧Ｖ_INがＴＴ
ＬレベルのＨレベルを維持されていたとしても、内部接
地レベルの上昇により相対的に入力電圧Ｖ_INが第２の反
転電圧Ｖ_INVLより低下する場合が生じ、これによってア
ドレス信号入力バッファ回路１から出力されるアドレス
信号Ａｉ及びＡｊが変化するおそれがあり半導体記憶装
置の動作が不安定になる。

【００１７】即ち、上記図８の動作の場合、時刻ｔ３２
に出力バッファ回路６が動作を停止した直後と、時刻ｔ
３５に出力バッファ回路６が動作を再開した直後に、内
部接地レベルに図示のようなノイズＮ１１及びＮ１２が
発生し、特に出力バッファ回路６の動作開始時のノイズ
Ｎ１２の変動が大きくなるので、アドレス信号Ａが変化
しなくてもアドレス信号Ａｉ（又はアドレス信号Ａｊ）
が図示１点鎖線のように一時的に変化するおそれが生じ
る。そして、このようにアドレス信号Ａｉが変化する
と、第１検出回路７が誤検出して図示１点鎖線のように
タイミング信号発生回路８のプリチャージ信号φ１や出
力バッファ回路制御信号φ２がＨレベルとなり、出力バ
ッファ回路６が不必要に動作を停止すると共に、その後
も間違ったデータを出力するようになる。また、図９の
動作の場合にも、時刻ｔ４２に出力バッファ回路６が動
作を開始した直後に内部接地レベルに図示のようなノイ
ズＮ１３が発生するので、アドレス信号Ａｉ（又はアド
レス信号Ａｊ）が図示１点鎖線のように一時的に変化す
るおそれが生じ、これによって出力バッファ回路制御信
号φ２もＨレベルとなって出力バッファ回路６が不必要
に動作を停止すると共に、その後も間違ったデータを出
力するようになる。

【００１８】そこで、このようなノイズによる影響を回
避して半導体記憶装置の動作を安定させるに出力バッフ
ァ回路６の駆動能力を低下させてノイズを減少させる
か、又は、アドレス信号入力バッファ回路１のノイズマ
ージンをさらに拡大する方法が考えられる。しかしなが
ら、出力バッファ回路６の駆動能力を低下させたので
は、当初の半導体記憶装置の高速化の目的に反すること
になる。また、アドレス信号入力バッファ回路１のノイ
ズマージンは、拡大するにも限度があり、しかも、無理
に拡大すると、実際に外部からのアドレス信号Ａが変化
した場合にアドレス信号入力バッファ回路１の出力に変
化が現れるまでの遅延時間が長くなって、この場合にも
半導体記憶装置の高速化の障害になるという問題が発生
する。

【００１９】なお、上記出力イネーブル信号入力バッフ
ァ回路９にも、アドレス信号入力バッファ回路１と同様
の問題がある。

【００２０】本発明は、上記事情に鑑み、出力バッファ
回路が動作を開始した場合にのみアドレス信号入力バッ
ファ回路等のノイズマージンを拡大することにより、ノ
イズ対策によって高速化が阻害されることのない半導体
記憶装置を提供することを目的としている。

【００２１】

【課題を解決するための手段】本発明の半導体記憶装置
は、複数のメモリセルを有するメモリセルアレイと、外
部からインターフェイスレベル振幅の入力信号を受け取
り、該入力信号を内部論理レベル振幅の信号に変換する
入力バッファ回路と、アドレス信号に基づいて該メモリ
セルアレイからデータ信号を読み出す手段と、該データ
信号を出力する出力バッファ回路と、該出力バッファ回
路の動作を制御するための制御信号を発生するタイミン
グ信号発生回路と、を備えた半導体記憶装置であって、
該入力バッファ回路は、入出力関係にヒステリシス特性
を有しており、該制御信号に応じて、該ヒステリシス特
性を変化させ、それによって上記課題が解決される。

【００２２】前記タイミング信号発生回路は、前記アド
レス信号が変化した場合に、前記制御信号によって前記
出力バッファ回路の動作を一時的に停止させるものであ
ってもよい。

【００２３】前記タイミング信号発生回路は、前記入力
バッファ回路を介して入力された出力イネーブル信号が
非アクティブの場合に、前記制御信号によって前記出力
バッファ回路の動作を停止させるものであってもよい。

【００２４】

【作用】タイミング信号発生回路が制御信号を、例えば
アクティブから非アクティブの状態に戻すことによっ
て、出力バッファ回路の動作停止を解除したとする。こ
の場合、本発明の半導体記憶装置では、入力バッファ回
路のヒステリシス特性を変化させることによって、ノイ
ズマージンを一時的に大きくする。出力バッファ回路の
動作開始に伴って、内部接地レベルの変動等によるノイ
ズが発生し、それによって入力バッファ回路に入力され
る信号の振幅が相対的に変化したとしても、本発明によ
れば、入力バッファ回路の出力が変化するようなおそれ
がなくなる。従って、出力バッファ回路の動作開始時に
発生するノイズによっても、外部から入力された信号が
変化したと誤検出されるようなおそれがなくなる。この
ため、出力バッファ回路の駆動能力を低減させたり、入
力バッファ回路のヒステリシス特性によるノイズマージ
ンを常時必要以上に拡大するノイズ対策が不要となる。
入力バッファ回路を介して入力されたアドレス信号が変
化すると、メモリセルアレイからの読み出し動作が開始
されるので、この読み出し動作が完了するまでは出力バ
ッファ回路の出力が未確定となる。この読み出し動作の
期間について出力バッファ回路の動作を一時的に停止さ
せるために、出力バッファ回路制御タイミング信号発生
回路が出力バッファ回路制御信号をアクティブにする。

【００２５】一般に、半導体記憶装置は、外部から送ら
れて来る出力イネーブル信号がアクティブな場合にのみ
データの出力を行うようになっている。この出力イネー
ブル信号が非アクティブとなっている期間について出力
バッファ回路の動作を一時的に停止させるために、タイ
ミング信号発生回路が制御信号をアクティブな状態にす
る。

【００２６】

【実施例】以下、図面を参照しながら、本発明の実施例
を詳述する。

【００２７】図１乃至図６は本発明の一実施例を示すも
のであって、図１は半導体記憶装置の構成を示すブロッ
ク図、図２はアドレス信号入力バッファ回路の構成を示
す回路図、図３はアドレス信号入力バッファ回路の動作
を示す入出力特性図、図４は半導体記憶装置の読み出し
動作を示すタイムチャート、図５は図４の動作の詳細を
示すタイムチャート、図６は半導体記憶装置の出力イネ
ーブル信号がアクティブに変化した場合の動作を示すタ
イムチャートである。なお、上記図７及び図１０に示し
た従来例と同様の機能を有する構成部材には同じ番号を
付記する。

【００２８】本実施例の半導体記憶装置は、図１に示す
ように、外部からＴＴＬレベルのアドレス信号Ａと出力
イネーブル信号ＯＥバーとが入力されるようになってい
る。外部からのＴＴＬレベルのアドレス信号Ａは、アド
レス信号入力バッファ回路１に入力され、ここでＣＭＯ
Ｓレベルに変換されると共にアドレス信号Ａｉとアドレ
ス信号Ａｊとに分割されてそれぞれＸデコーダ回路２と
Ｙデコーダ回路３に送られるようになっている。そし
て、このアドレス信号Ａｉ及びＡｊに基づいてメモリセ
ルアレイ４から読み出されたデータは、Ｙデコーダ回路
３を介してセンスアンプ回路５で増幅され、出力バッフ
ァ回路６に送られて外部に出力されることになる。ま
た、アドレス信号入力バッファ回路１が出力するアドレ
ス信号Ａｉ及びＡｊは、第１検出回路７にも送られるよ
うになっている。第１検出回路７は、このアドレス信号
Ａｉ及びＡｊの変化を検出して第１タイミング信号発生
回路８に信号を送る回路であり、第１タイミング信号発
生回路８は、この第１検出回路７からの信号に基づいて
プリチャージ信号φ１や出力バッファ回路制御信号φ２
等のタイミング信号を発生するようになっている。

【００２９】外部からのＴＴＬレベルの出力イネーブル
信号ＯＥバーは、出力イネーブル信号入力バッファ回路
９に入力されてＣＭＯＳレベルに変換されて第２検出回
路１０に送られるようになっている。第２検出回路１０
は、この出力イネーブル信号ＯＥバーがアクティブであ
るかどうかを検出して上記第１タイミング信号発生回路
８に信号を送る回路であり、第１タイミング信号発生回
路８は、この第２検出回路１０が出力イネーブル信号Ｏ
Ｅバーの非アクティブ状態を検出している間、無条件に
上記出力バッファ回路制御信号φ２をアクティブとする
ようになっている。

【００３０】また、上記第１タイミング信号発生回路８
が出力する出力バッファ回路制御信号φ２は、第２タイ
ミング信号発生回路１１にも送られるようになってい
る。第２タイミング信号発生回路１１は、アドレス信号
入力バッファ回路１及び出力イネーブル信号入力バッフ
ァ回路９に送る入力バッファ回路制御信号φ０バーを発
生する回路であり、出力バッファ回路制御信号φ２がア
クティブから非アクティブに変化した場合に、この入力
バッファ回路制御信号φ０バーを一定期間アクティブと
するようになっている。

【００３１】上記アドレス信号入力バッファ回路１の構
成を図２に示す。ただし、ここでは、アドレス信号入力
バッファ回路１のうち、アドレス信号Ａの１ビット（ア
ドレス信号Ａｉに含まれるものとする）に対応する回路
部分のみを示している。

【００３２】ＴＴＬレベルのアドレス信号Ａの各ビット
は、２つのＰＭＯＳトランジスタＱ１及びＱ２とＮＭＯ
ＳトランジスタＱ３の各ゲート端子に入力されるように
なっている。これらのＰＭＯＳトランジスタＱ１及びＱ
２とＮＭＯＳトランジスタＱ３は、この順序でソース−
ドレイン端子を互いに直列接続して電源接地間に挿入さ
れている。そして、ＰＭＯＳトランジスタＱ２とＮＭＯ
ＳトランジスタＱ３のドレイン端子が出力線１ａとな
り、この出力線１ａからインバータ回路１ｂを介してＣ
ＭＯＳレベルに変換されたアドレス信号Ａｉが出力され
るようになっている。

【００３３】上記ＰＭＯＳトランジスタＱ１のドレイン
端子に接続されるＰＭＯＳトランジスタＱ２のソース端
子は、第３のＰＭＯＳトランジスタＱ４のソース−ドレ
イン端子を介して接地されると共に、第２のＮＭＯＳト
ランジスタＱ５のドレイン−ソース端子を介しても接地
されている。そして、このＰＭＯＳトランジスタＱ４の
ゲート端子には、出力線１ａが接続されている。また、
ＮＭＯＳトランジスタＱ５のゲート端子には、ＮＯＲ回
路１ｃの出力が接続されている。このＮＯＲ回路１ｃ
は、一方の入力に出力線１ａが接続されると共に、他方
の入力に上記図１に示した第２タイミング信号発生回路
１１からの入力バッファ回路制御信号φ０バーが送り込
まれるようになっている。

【００３４】上記構成のアドレス信号入力バッファ回路
１は、図３に示すように、アドレス信号Ａの電圧レベル
を示す入力電圧Ｖ_INがＴＴＬレベルのＬレベルからＨレ
ベルに変化すると、ＰＭＯＳトランジスタＱ１及びＱ２
がＯＦＦになると共に、ＮＭＯＳトランジスタＱ３がＯ
Ｎとなるので、第１の反転電圧Ｖ_INVHを境にして出力電
圧Ｖ_OUTが急激にＣＭＯＳレベルのＨレベルからＬレベ
ルに変化する。

【００３５】そして、入力バッファ回路制御信号φ０バ
ーがＨレベル（非アクティブ）の場合に、入力電圧ＶIN
がＴＴＬレベルのＨレベルからＬレベルに変化すると、
まずＰＭＯＳトランジスタＱ１がＯＮになると共に、Ｎ
ＭＯＳトランジスタＱ３がＯＦＦになる。しかし、ゲー
ト端子をＬレベルの出力線１ａに接続されたＰＭＯＳト
ランジスタＱ４がＯＮとなっているので、ＰＭＯＳトラ
ンジスタＱ２のソース端子は、電源電圧Ｖ_CCレベルをＰ
ＭＯＳトランジスタＱ１とこのＰＭＯＳトランジスタＱ
４とで分圧された電位になる。このため、ＰＭＯＳトラ
ンジスタＱ２は、入力電圧ＶINが第１の反転電圧Ｖ_INVH
まで低下してもＯＮにはなれず、さらに低電圧の第２の
反転電圧Ｖ_INVL２付近まで低下した場合にのみＯＮに変
化し始め、この第２の反転電圧Ｖ_INVL２を境にして出力
電圧Ｖ_OUTが急激にＬレベルからＨレベルに変化するこ
とになる。

【００３６】また、入力バッファ回路制御信号φ０バー
がＬレベル（アクティブ）の場合に、入力電圧Ｖ_INがＴ
ＴＬレベルのＨレベルからＬレベルに変化すると、まず
ＰＭＯＳトランジスタＱ１がＯＮになると共に、ＮＭＯ
ＳトランジスタＱ３がＯＦＦになる。しかし、上記と同
様にＰＭＯＳトランジスタＱ４がＯＮになると共に、Ｎ
ＯＲ回路１ｃの出力がＨレベルとなるためＮＭＯＳトラ
ンジスタＱ５もＯＮになっているので、ＰＭＯＳトラン
ジスタＱ２のソース端子は、電源電圧Ｖ_CCレベルをＰＭ
ＯＳトランジスタＱ１とこれらＰＭＯＳトランジスタＱ
４及びＮＭＯＳトランジスタＱ５の並列回路とで分圧さ
れた電位になり上記の場合よりもさらに低電位となる。
このため、ＰＭＯＳトランジスタＱ２は、入力電圧ＶIN
が第２の反転電圧ＶINVL２まで低下してもＯＮにはなれ
ず、さらに低電圧の第３の反転電圧Ｖ_INVL１付近まで低
下した場合にのみＯＮに変化し始め、この第３の反転電
圧Ｖ_INVL１を境にして出力電圧Ｖ_OUTが急激にＬレベル
からＨレベルに変化することになる。

【００３７】従って、このアドレス信号入力バッファ回
路１は、入力バッファ回路制御信号φ０バーがＨレベル
の場合に従来と同様のヒステリシス特性を有すると共
に、入力バッファ回路制御信号φ０バーがＬレベル（ア
クティブ）になった場合には、入力電圧Ｖ_INがＨレベル
からＬレベルに変化する際の反転電圧をさらに低下させ
てヒステリシス特性の幅を拡大し、より広いノイズマー
ジンが得られるようになっている。なお、出力イネーブ
ル信号入力バッファ回路９もこの図２と同様の構成であ
り、入力バッファ回路制御信号φ０によってヒステリシ
ス特性が制御されるようになっている。

【００３８】上記構成の半導体記憶装置の動作を図４乃
至図６に基づいて説明する。

【００３９】図４に示すように、時刻ｔ１に外部からの
アドレス信号Ａが変化したとすると、アドレス信号入力
バッファ回路１が出力するアドレス信号Ａｉ（アドレス
信号Ａｊが変化する可能性もあるが、ここではアドレス
信号Ａｉが変化するものとする）も少し遅れて変化す
る。そして、第１検出回路７がこのアドレス信号Ａｉの
変化を検出すると、第１タイミング信号発生回路８は、
時刻ｔ２から時刻ｔ３までの期間、プリチャージ信号φ
１をＨレベル（アクティブ）に変化させる。すると、こ
の期間にアドレス信号Ａに対応するメモリセルから読み
出されたデータがセンスアンプ回路５で増幅され時刻ｔ
４に確定されて出力バッファ回路６に送られる。また、
第１タイミング信号発生回路８は、時刻ｔ２からセンス
アンプ回路５がデータを確定した後の時刻ｔ５までの期
間、出力バッファ回路制御信号φ２をＨレベル（アクテ
ィブ）に変化させる。出力バッファ回路制御信号φ２が
Ｈレベルになると、この期間、出力バッファ回路６の動
作が停止される。

【００４０】ここで、時刻ｔ４に出力バッファ回路６が
動作を停止した直後と、時刻ｔ５に出力バッファ回路６
が動作を再開した直後には、内部接地レベルに図示のよ
うなノイズＮ１及びＮ２が発生し、特に出力バッファ回
路６の動作開始時のノイズＮ２の変動が大きくなる。し
かしながら、この時刻ｔ５に出力バッファ回路制御信号
φ２がＬレベルに戻ると、第２タイミング信号発生回路
１１が時刻ｔ６までの期間、入力バッファ回路制御信号
φ０バーをＬレベル（アクティブ）に変化させる。する
と、アドレス信号入力バッファ回路１と出力イネーブル
信号入力バッファ回路９のヒステリシス特性が変化しノ
イズマージンが拡大されるので、ノイズＮ２によってア
ドレス信号Ａｉ及びＡｊや出力イネーブル信号ＯＥバー
が誤って変化するのを防止することができる。

【００４１】即ち、図５に示すように、入力バッファ回
路制御信号φ０がＨレベル（非アクティブ）の場合に
は、アドレス信号入力バッファ回路１は、アドレス信号
Ａが時刻ｔ１１にＬレベルからＨレベルに変化すると、
第１の反転電圧ＶINVHを超えた時点で、アドレス信号Ａ
ｉをＨレベルに変化させる。また、アドレス信号Ａが時
刻ｔ１４にＨレベルからＬレベルに変化すると、第２の
反転電圧Ｖ_INVL２を超えた時点で、アドレス信号Ａｉを
Ｌレベルに変化させる。ところで、アドレス信号ＡがＨ
レベルのときに、上記ノイズＮ２の影響によって、この
アドレス信号Ａに図示のような変動Ｃが発生したとする
と、変動Ｃによるアドレス信号Ａのレベルが第２の反転
電圧Ｖ_INVL２を超えて低下た時点で、アドレス信号Ａｉ
がＬレベルに変化してしまうことになる。しかしなが
ら、図示のように、アドレス信号Ａに変動Ｃが発生する
可能性のある時刻ｔ１２から時刻ｔ１３までの期間、入
力バッファ回路制御信号φ０をＬレベル（アクティブ）
にすると、アドレス信号入力バッファ回路１のしきい値
電圧を第３の反転電圧ＶINVL１まで低下させることがで
きる。従って、本来Ｈレベルとなるアドレス信号Ａのレ
ベルが変動Ｃによって低下したとしても、この第３の反
転電圧Ｖ_INVL１を超えて低下する可能性はほとんどない
ため、アドレス信号Ａｉが変化するようなおそれがなく
なる。また、出力イネーブル信号入力バッファ回路９に
おいても、同様にノイズＮ２の影響によって出力イネー
ブル信号ＯＥバーを誤って変化させて出力するようなお
それがなくなる。

【００４２】図６に示すように、時刻ｔ２１に外部から
の出力イネーブル信号ＯＥバーがＬレベル（アクティ
ブ）になったとすると、第２検出回路１０がこれを検出
し、第１タイミング信号発生回路８は、時刻ｔ２２に出
力バッファ回路制御信号φ２をＬレベル（非アクティ
ブ）に変化させる。出力バッファ回路制御信号φ２がＬ
レベルになると、それまで動作を停止させられていた出
力バッファ回路６が動作を開始する。従って、この場合
にも内部接地レベルに図示のようなノイズＮ３が発生す
る。しかしながら、この時刻ｔ２２に出力バッファ回路
制御信号φ２がＬレベルに変わると、第２タイミング信
号発生回路１１が時刻ｔ２３までの期間、入力バッファ
回路制御信号φ０バーをＬレベル（アクティブ）に変化
させる。従って、上記図４の場合と同様に、アドレス信
号入力バッファ回路１と出力イネーブル信号入力バッフ
ァ回路９のヒステリシス特性が変化しノイズマージンが
拡大されるので、このノイズＮ３によってアドレス信号
Ａｉ及びＡｊや出力イネーブル信号ＯＥバーが誤って変
化するのを防止することができる。

【００４３】この結果、本実施例の半導体記憶装置によ
れば、出力バッファ回路６の動作開始時に発生するノイ
ズＮ２及びＮ３によって外部から入力されたアドレス信
号Ａや出力イネーブル信号ＯＥバーが変化したと誤検出
されるおそれがなくなるので、この出力バッファ回路６
の駆動能力を低減させたり、アドレス信号入力バッファ
回路１や出力イネーブル信号入力バッファ回路９のヒス
テリシス特性によるノイズマージンを必要以上に拡大す
るノイズ対策が不要となる。

【００４４】

【発明の効果】以上の説明から明らかなように、本発明
の半導体記憶装置によれば、出力バッファ回路の動作開
始時にタイミングを合わせて入力バッファ回路のノイズ
マージンを一時的に拡大することができるので、この出
力バッファ回路の駆動能力を低減させたり、この入力バ
ッファ回路のノイズマージンを常時拡大するようなノイ
ズ対策が不要となり、半導体記憶装置の高速化と安定化
を阻害する要因を排除することができるようになる。

【図面の簡単な説明】

【図１】本発明の一実施例を示すものであって、半導体
記憶装置の構成を示すブロック図である。

【図２】本発明の一実施例を示すものであって、アドレ
ス信号入力バッファ回路の構成を示す回路図である。

【図３】本発明の一実施例を示すものであって、アドレ
ス信号入力バッファ回路の動作を示す入出力特性図であ
る。

【図４】本発明の一実施例を示すものであって、半導体
記憶装置の読み出し動作を示すタイムチャートである。

【図５】本発明の一実施例を示すものであって、図４の
動作の詳細を示すタイムチャートである。

【図６】本発明の一実施例を示すものであって、半導体
記憶装置の出力イネーブル信号がアクティブに変化した
場合の動作を示すタイムチャートである。

【図７】従来例を示すものであって、半導体記憶装置の
構成を示すブロック図である。

【図８】従来例を示すものであって、半導体記憶装置の
読み出し動作を示すタイムチャートである。

【図９】従来例を示すものであって、半導体記憶装置の
出力イネーブル信号がアクティブに変化した場合の動作
を示すタイムチャートである。

【図１０】従来例を示すものであって、アドレス信号入
力バッファ回路の構成を示す回路図である。

【図１１】従来例を示すものであって、アドレス信号入
力バッファ回路の動作を示す入出力特性図である。

【符号の説明】

１アドレス信号入力バッファ回路４メモリセルアレイ６出力バッファ回路８第１タイミング信号発生回路９出力イネーブル信号入力バッファ回路１１第２タイミング信号発生回路 φ０入力バッファ回路制御信号 φ２出力バッファ回路制御信号

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｇ１１Ｃ 16/06 Ｈ０１Ｌ 27/115 21/8247 29/788 29/792 Ｈ０３Ｋ 19/0175 Ｇ１１Ｃ 17/00 ３０６Ａ３０９Ｚ 7210−4ＭＨ０１Ｌ 27/10 ４３４ 29/78 ３７１ 8321−5ＪＨ０３Ｋ 19/00 １０１Ｋ

Claims

【特許請求の範囲】

【請求項１】複数のメモリセルを有するメモリセルア
レイと、外部からインターフェイスレベル振幅の入力信号を受け
取り、該入力信号を内部論理レベル振幅の信号に変換す
る入力バッファ回路と、アドレス信号に基づいて該メモリセルアレイからデータ
信号を読み出す手段と、該データ信号を出力する出力バッファ回路と、該出力バッファ回路の動作を制御するための制御信号を
発生するタイミング信号発生回路と、を備えた半導体記
憶装置であって、該入力バッファ回路は、入出力関係にヒステリシス特性
を有しており、該制御信号に応じて、該ヒステリシス特
性を変化させる半導体記憶装置。
【請求項２】前記タイミング信号発生回路は、前記ア
ドレス信号が変化した場合に、前記制御信号によって前
記出力バッファ回路の動作を一時的に停止させる請求項
１に記載の半導体記憶装置。
【請求項３】前記タイミング信号発生回路は、前記入
力バッファ回路を介して入力された出力イネーブル信号
が非アクティブの場合に、前記制御信号によって前記出
力バッファ回路の動作を停止させる請求項１又は２に記
載の半導体記憶装置。