JPH10125056A

JPH10125056A - 半導体記憶装置

Info

Publication number: JPH10125056A
Application number: JP8276466A
Authority: JP
Inventors: Mitsuhiro Yamamura; 光宏山村
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 1996-10-18
Filing date: 1996-10-18
Publication date: 1998-05-15

Abstract

(57)【要約】【課題】半導体記憶装置、特にＲＡＭ，ＲＯＭ等のメモ
リ装置における入力回路に関する。ノイズの発生しやす
い低温かつ高電源電圧時には、遅延手段によりノイズに
よる入力回路の誤動作を防止する。なおかつ、ノイズの
発生しにくい高温あるいは低電源電圧時には、動作速度
を低下させずにノイズ対策も実現する。【解決手段】入力端子１に接続された入力回路２内にお
いて、その遅延量を選択可能な遅延手段３に対し、低温
時には長い遅延量を、高温時には短い遅延量または遅延
量ゼロを、温度検知回路４によって選択する。あるいは
入力端子１に接続された入力回路２内において、同じく
遅延量を選択可能な遅延手段３に対し、高電源電圧時に
は長い遅延量を、低電源電圧時には短い遅延量または遅
延量ゼロを、電源電圧検知回路４によって選択する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体記憶装置、特
にＲＡＭ（ランダムアクセスメモリ），ＲＯＭ（リード
オンリーメモリ）等のメモリ装置における入力回路に関
する。

【０００２】

【従来の技術】複数の出力端子をもつ半導体記憶装置に
おいては、データ出力時等に生じる電源配線上のノイズ
によって次の様な不具合が生じる。それは、それらノイ
ズによって入力回路初段論理回路の判定レベルが変動す
るために入力信号を誤って取り込んでしまい、結果的に
その変動時間分のパルス幅をもった誤動作成分（以下、
パルス性誤動作成分と記述）が入力信号上にのってしま
うというものである。

【０００３】従来、上記不具合に対しては以下の対策を
とってきた。

【０００４】すなわち、特開昭６１−１２０５１６，特
公平４−６６４０６のように、入力回路内の遅延手段に
て入力信号を遅延させ、その遅延時間内のパルス性誤動
作成分をキャンセルし、内部回路に伝達しないようにす
る対策である。

【０００５】このときの遅延時間が長いほど、より長い
パルス性誤動作成分をキャンセルすることができ、ノイ
ズに対してより安定動作できるというという利点が生じ
る。一方、それにつれて読みだし動作等の回路の動作速
度がより遅れるといった欠点も大きくなる。

【０００６】

【発明が解決しようとする課題】従来例のように、ノイ
ズによる誤動作への対策として入力回路に遅延手段を設
けると、ノイズの発生しやすい低温かつ高電源電圧領域
における動作は保証される。

【０００７】しかしながら、高温領域あるいは低電源電
圧領域といったノイズの発生し難い領域においても、遅
延手段により動作速度が低下するといった問題があっ
た。

【０００８】これらの領域は、低温，高電源電圧領域と
比較して、もともと動作速度が低下する領域である。特
に、最高温かつ最低電源電圧（動作保証範囲内におけ
る）では装置の動作は最も遅くなる。したがって、高温
領域あるいは低電源電圧領域において、遅延手段により
装置の動作速度がさらに低下することは大きな問題とな
る。

【０００９】そこで、本発明は上記問題を解決し、高温
あるいは低電源電圧領域において、すなわち装置の動作
が遅い領域において、動作速度をより低下させないよう
なノイズ対策手段をほどこした入力回路を提供するもの
である。

【００１０】

【課題を解決するための手段】本発明の第１の半導体記
憶装置は、入力端子と前記入力端子に接続され信号遅延
手段を備えた入力回路とを有する半導体記憶装置におい
て、電源電圧検知回路を備え、前記電源電圧検知回路の
出力によって前記信号遅延手段の遅延量を切り替えるこ
とを特徴とする。

【００１１】また、本発明の第２の半導体記憶装置は、
入力端子と前記入力端子に接続され信号遅延手段を備え
た入力回路とを有する半導体記憶装置において、温度検
知回路を備え、前記温度検知回路の出力によって前記信
号遅延手段の遅延量を切り替えることを特徴とする。

【００１２】また、本発明の第３の半導体記憶装置は、
入力端子と前記入力端子に接続され信号遅延手段を備え
た入力回路とを有する半導体記憶装置において、電源電
圧検知回路と温度検知回路とを備え、前記電源電圧検知
回路の出力及び前記温度検知回路の出力によって前記信
号遅延手段の遅延量を切り替えることを特徴とする。

【００１３】また、本発明の第４の半導体記憶装置は、
第１のの半導体記憶装置において、パルス信号発生回路
を具備し、前記パルス信号発生回路にて生成されたパル
ス信号にて動作する該電源電圧検知回路を有することを
特徴とする。

【００１４】また、本発明の第５の半導体記憶装置は、
第２の半導体記憶装置において、パルス信号発生回路を
具備し、前記パルス信号発生回路にて生成されたパルス
信号にて動作する温度検知回路を有することを特徴とす
る。

【００１５】また、本発明の第６の半導体記憶装置は、
第３の半導体記憶装置において、パルス信号発生回路を
具備し、前記パルス信号発生回路にて生成されたパルス
信号にて動作する電源電圧検知回路と前記パルス信号発
生回路にて生成されたパルス信号にて動作する温度検知
回路とを有することを特徴とする。

【００１６】また、本発明の第７の半導体記憶装置は、
第４の半導体記憶装置において、外部信号をもとに該パ
ルス信号を生成する該パルス信号発生回路を備えること
を特徴とする。

【００１７】また、本発明の第８の半導体記憶装置は、
第５の半導体記憶装置において、外部信号をもとに該パ
ルス信号を生成する該パルス信号発生回路を備えること
を特徴とする。

【００１８】また、本発明の第９の半導体記憶装置は、
第６の半導体記憶装置において、外部信号をもとに該パ
ルス信号を生成する該パルス信号発生回路を備えること
を特徴とする。

【００１９】また、本発明の第１０の半導体記憶装置
は、第４の半導体記憶装置において、外部アドレス信号
をもとに該パルス信号を生成する該パルス信号発生回路
を備えることを特徴とする。

【００２０】また、本発明の第１１の半導体記憶装置
は、第５の半導体記憶装置において、外部アドレス信号
をもとに該パルス信号を生成する該パルス信号発生回路
を備えることを特徴とする。

【００２１】また、本発明の第１２の半導体記憶装置
は、第６の半導体記憶装置において、外部アドレス信号
をもとに該パルス信号を生成する該パルス信号発生回路
を備えることを特徴とする。

【００２２】また、本発明の第１３の半導体記憶装置
は、第４の半導体記憶装置において、チップ選択信号を
もとに該パルス信号を生成する該パルス信号発生回路を
備えることを特徴とする。

【００２３】また、本発明の第１４の半導体記憶装置
は、第５の半導体記憶装置において、チップ選択信号を
もとに該パルス信号を生成する該パルス信号発生回路を
備えることを特徴とする。

【００２４】また、本発明の第１５の半導体記憶装置
は、第６の半導体記憶装置において、チップ選択信号を
もとに該パルス信号を生成する該パルス信号発生回路を
備えることを特徴とする。

【００２５】また、本発明の第１６の半導体記憶装置
は、第４の半導体記憶装置において、読み出し制御信号
をもとに該パルス信号を生成する該パルス信号発生回路
を備えることを特徴とする。

【００２６】また、本発明の第１７の半導体記憶装置
は、第５の半導体記憶装置において、読み出し制御信号
をもとに該パルス信号を生成する該パルス信号発生回路
を備えることを特徴とする。

【００２７】また、本発明の第１８の半導体記憶装置
は、第６の半導体記憶装置において、読み出し制御信号
をもとに該パルス信号を生成する該パルス信号発生回路
を備えることを特徴とする。

【００２８】また、本発明の第１９の半導体記憶装置
は、第４の半導体記憶装置において、出力制御信号をも
とに該パルス信号を生成する該パルス信号発生回路を備
えることを特徴とする。

【００２９】また、本発明の第２０の半導体記憶装置
は、第５の半導体記憶装置において、出力制御信号をも
とに該パルス信号を生成する該パルス信号発生回路を備
えることを特徴とする。

【００３０】また、本発明の第２１の半導体記憶装置
は、第６の半導体記憶装置において、出力制御信号をも
とに該パルス信号を生成する該パルス信号発生回路を備
えることを特徴とする。

【００３１】また、本発明の第２２の半導体記憶装置
は、第４の半導体記憶装置において、クロック信号をも
とに該パルス信号を生成する該パルス信号発生回路を備
えることを特徴とする。

【００３２】また、本発明の第２３の半導体記憶装置
は、第５の半導体記憶装置において、クロック信号をも
とに該パルス信号を生成する該パルス信号発生回路を備
えることを特徴とする。

【００３３】また、本発明の第２４の半導体記憶装置
は、第６の半導体記憶装置において、クロック信号をも
とに該パルス信号を生成する該パルス信号発生回路を備
えることを特徴とする。

【００３４】

【作用】本発明は、高電源電圧動作時に発生するノイズ
により入力回路初段に生じたパルス性の誤動作信号を、
遅延手段によって内部に伝達させない。また、低電源電
圧動作時には、電源電圧検知回路にて遅延手段の遅延量
を小さく、あるいはゼロに切り替える。そのため、装置
の動作速度の低下を従来のノイズ対策によるものに比べ
て抑える。

【００３５】さらに本発明は、低温動作時に発生するノ
イズにより入力回路初段に生じたパルス性の誤動作信号
を、遅延手段によって内部に伝達させない。また、高温
動作時には温度検知回路にて遅延手段の遅延量を小さ
く、あるいはゼロに切り替える。そのため、装置の動作
速度の低下を従来のノイズ対策によるものに比べて抑え
る。

【００３６】

【発明の実施の形態】半導体記憶装置に入力される信号
と、半導体記憶装置の読み出し動作を図９を用いて簡単
に説明する。

【００３７】図９は半導体記憶装置内部の簡単な構成
と、半導体記憶装置に入力される信号を記したブロック
図である。

【００３８】図９において、半導体記憶装置に外部から
入力する信号として、外部アドレス信号，データ入出力
信号，チップ選択信号，読み出し制御信号，出力制御信
号，クロック信号がある。

【００３９】このうち外部アドレス信号は、半導体記憶
装置内部のメモリセルのアドレスを指定する信号であ
り、複数入力されている。

【００４０】データ入出力信号は半導体記憶装置内部へ
データを入力する、あるいは半導体記憶装置からデータ
を出力する信号であり、外部アドレス信号と同様に複数
ある。

【００４１】チップ選択信号は半導体記憶装置の動作状
態，スタンバイ状態を切り替える信号である。

【００４２】読み出し制御信号は読み出しモード／書き
込みモードの切り替えのために、出力制御信号は出力／
非出力の切り替えのために使用する。

【００４３】そして、クロック信号は動作状態における
内部動作のタイミングを制御している。しかし、内部動
作のタイミングは他の信号にて制御することも可能であ
るため、クロック信号は必須ではない。

【００４４】半導体記憶装置に入力されたチップ選択信
号によって、スタンバイ状態が解除されて動作状態に移
行すると、半導体記憶装置は外部アドレス信号より行ア
ドレスと列アドレスを取り込む。ただし、クロック信号
を必要とする半導体記憶装置では、アドレスはクロック
信号に同期して取り込まれる。

【００４５】取り込まれた行アドレスにしたがって行デ
コーダーが動作し、行デコーダーによりメモリセルが行
選択される。このとき読み出し制御信号によって読み出
しモードが設定されていると、選択されたメモリセルの
データが列ゲートに送られる。

【００４６】一方、取り込まれた列アドレスにしたがっ
て列デコーダーが動作し、列デコーダーによって列選択
された列ゲートのデータが出力バッファに伝達される。

【００４７】出力バッファは出力制御信号の状態に基づ
いてデータ入出力信号にデータを出力する。

【００４８】これら一連の読み出し動作のタイミング
は、クロック信号を入力する半導体記憶装置ではクロッ
ク信号によって決定される。

【００４９】一方、クロック信号を必要としない半導体
記憶装置においては外部アドレス信号，チップ選択信
号，読み出し制御信号，出力制御信号によって制御され
る。

【００５０】以上をふまえた上で、以下、本発明につい
て述べることとする。

【００５１】本発明の一実施例のブロック図を図１に示
し、まずその基本動作を説明する。

【００５２】図１において、１は入力端子、７は内部回
路である。また、２は入力端子１と内部回路７の間にあ
る入力回路であり、入力端子１の信号を内部回路７に伝
達する。

【００５３】４は温度検知回路または電源電圧検知回路
であり、３は入力回路２内の遅延手段である。

【００５４】遅延手段３の遅延量は、高温あるいは低電
源電圧の場合は短く、もしくはゼロに切り替えられ、低
温あるいは高電源電圧の場合は長く切り替えられる。た
だし、この制御は温度検知回路または電源電圧検知回路
４の出力Ｐにて行われれる。

【００５５】本実施例においては、遅延手段３は図１の
ように、その入力と出力がそれぞれ入力初段論理回路５
と論理回路６を介して入力端子１と内部回路７に接続さ
れている位置にある場合を示す。ただし、遅延手段３の
入力回路内における位置が信号の伝達する経路上であれ
ば、どこにあろうともその効果は変わらない。

【００５６】まず、温度検知回路４を備えた本実施例の
半導体記憶装置を、低温領域で動作させた場合を説明す
る。

【００５７】この領域において電源電圧が高電源電圧に
なると、その場合には本装置、あるいは周辺装置の出力
トランジスタに流れる電流が増大する。そのとき、複数
の出力トランジスタの出力データの位相が重なった場合
等には電源ノイズが生じ易くなる。

【００５８】その電源ノイズが入力初段論理回路５に伝
播したとき、入力初段論理回路５の判定レベルが変動
し、入力端子１の電位によっては入力初段論理回路５の
出力に短パルス性の誤動作信号が発生するのである。

【００５９】低温領域において遅延手段３は、温度検知
回路４の出力Ｐにより、長い遅延量に切り替えられてい
る。よって同遅延手段３は後述するようにノイズフィル
ターとして働き、設定された遅延時間内の短パルス性誤
動作信号を除去して出力する機能を有する。

【００６０】したがって低温領域で、かつ高電源電圧領
域における短パルス性誤動作信号は除去される。

【００６１】また、低温領域において入力端子１に入力
された入力信号は、入力回路２内において入力初段論理
回路５から遅延手段３，論理回路６を通って内部回路７
に伝達されるが、その際遅延手段３において設定された
遅延量の分だけ遅延して伝達される。遅延手段３の遅延
量は長いといっても短パルス性誤動作信号を除去可能な
長さに設定されている程度である。一方この領域の装置
の動作速度は高速であるため、低電源電圧の場合でも遅
延手段３の遅延量が装置の最低動作速度に影響すること
はない。

【００６２】次に、電源電圧検知回路４を備えた本実施
例の半導体記憶装置において、高電源電圧領域で装置を
動作させた場合を説明する。

【００６３】この領域においても、遅延手段３は電源電
圧検知回路４の出力Ｐにより、長い遅延量に切り替えら
れている。よって、同様に遅延回路３は短パルス性誤動
作信号を除去して出力する機能を有する。したがって、
動作温度が低温になった場合に発生する短パルス性誤動
作信号は先の場合と同様に除去される。

【００６４】また、この領域において入力端子１に入力
された入力信号も同様に、遅延手段３において設定され
た遅延量の分だけ遅延して伝達される。この領域の装置
の動作速度も高速であるため、高温領域であっても遅延
手段３の遅延量が装置の最低動作速度に影響することは
ない。

【００６５】さらに、温度検知回路または電源電圧検知
回路４を備えた本実施例の半導体記憶装置において、高
温または低電源電圧領域で装置を動作させた場合を説明
する。

【００６６】この領域では逆に、本装置あるいは周辺装
置の出力トランジスタに流れる電流が減少するために電
源ノイズは生じない。したがって入力初段論理回路５の
出力に短パルス性の誤動作信号は発生せず、ノイズ対策
は不要である。

【００６７】そのためこの領域では、遅延手段３の遅延
量は、温度検知回路または電源電圧検知回路４の出力Ｐ
により、短く、もしくはゼロに切り替えられている。

【００６８】よって入力端子１に入力された外部信号は
入力回路２内において、ほとんど、もしくはまったく遅
延されずに内部回路７に伝達される。

【００６９】したがって、高温かつ低電源電圧領域にお
いて装置の動作速度が最低になった場合にも、ノイズ対
策としての遅延手段は装置の動作速度に影響を及ぼさな
い。

【００７０】次に、本発明を構成する個々の回路の詳細
な動作を、図２〜図５を使って説明する。

【００７１】まず図２は、図１のブロック図における遅
延手段３の一実施例を示す回路図である。

【００７２】図２において１１〜１４は遅延手段３内で
信号を遅延するはたらきをもって構成されるインバータ
であり、それぞれ直列に接続されている。つまり、イン
バータ１１に入力された信号Ａは、遅延されてインバー
タ１４から出力されることとなる。

【００７３】１６，１７は伝送ゲートであり、ともに信
号Ｐ、および信号Ｐのインバータ１５による反転出力に
よって制御され、互いに逆位相で動作する。

【００７４】すなわち信号ＰがＬレベルのときは伝送ゲ
ート１６がオンし、伝送ゲート１７がオフする。一方信
号ＰがＨレベルのときは伝送ゲート１６はオフし、伝送
ゲート１７がオンする。

【００７５】したがって、信号線Ｂに伝達される信号
は、信号ＰがＬレベルのときは信号Ａとなり、信号Ｐが
Ｈレベルのときは前記インバータ１４の出力、言い換え
ると信号Ａを遅延した信号となる。

【００７６】また、ＮＡＮＤ回路１８は信号Ａ，Ｂの信
号の論理積を反転し、信号Ｃとして出力する。

【００７７】なお、信号Ｐは温度検知回路または電源電
圧検知回路４の出力信号であり、低温あるいは高電源電
圧時にＨレベルとなり、高温あるいは低電源電圧時にＬ
レベルになるものとする。

【００７８】次に、図２の動作を、図２の回路動作を示
す図４のタイミング図を用いて説明する。ただしタイミ
ングのみに着目するため、図４においては信号の振幅の
大小は無視して記述してある。

【００７９】図４において図２の信号Ａ〜Ｃのタイミン
グは同記号で表わされている。また、入力端子１に入力
された入力信号は記号１のタイミングで、信号Ｐのタイ
ミングはＰで示す。

【００８０】同図において、低温あるいは高電源電圧領
域では信号ＰがＨレベルである。その領域で入力信号１
に時間ｔ３でＨからＬレベルに変わる信号が入力され、
またノイズにより入力初段論理回路５が期間ｔ１〜ｔ２
のあいだ誤動作したとする。

【００８１】このとき遅延手段３の入力信号Ａには、期
間ｔ１〜ｔ２のＨパルス誤動作信号と信号１が反転伝達
されたｔ３以降のＨレベル信号が生じている。

【００８２】この領域では信号ＰがＨレベルのため、信
号Ｂは信号Ａが遅延した信号となり、期間ｔ１’〜ｔ
２’のＨパルス誤動作信号とｔ４以降のＨレベル信号と
なる。

【００８３】したがって信号Ａ，Ｂの論理積反転信号Ｃ
では、誤動作成分はキャンセルされ、また入力信号１は
ｔ３からｔ４に遅延されて出力する。

【００８４】なお、１８がＮＡＮＤ回路である以上、遅
延手段３によって遅延される信号とキャンセルされる短
パルス誤信号はＨレベルのもののみである。１８をＮＯ
ＲあるいはＯＲ回路とすると逆に、Ｌレベルの信号に対
して同等の動作をおこなう。

【００８５】以上が、遅延手段３が低温あるいは高電源
電圧領域においてパルス性ノイズのフィルターとしては
たらくしくみの説明である。

【００８６】一方、高温あるいは低電源電圧領域では信
号ＰがＬレベルである。その領域で入力信号１に時間ｔ
５でＨからＬレベルに変わる信号が入力された場合を考
える。

【００８７】この領域ではノイズが発生しないため、誤
動作信号は考慮しない。

【００８８】このとき、信号ＰがＬレベルのため、信号
Ｂは信号Ａと等しい。したがってその論理積反転信号Ｃ
は信号Ａの反転信号であり、信号１にｔ５で入力された
信号は遅延されずにｔ５で出力される。

【００８９】以上が、遅延手段３が高温あるいは低電源
電圧領域において遅延量をゼロにするしくみの説明であ
る。

【００９０】このように、本願にかかわる遅延手段３の
はたらきを、一実施例を示す図２を用いて説明してき
た。しかし遅延手段３における信号の遅延方法は、いか
なるものであっても本願の効果に変わりはない。

【００９１】例えば、信号伝達経路上に容量を接続した
り、信号を伝達させる論理回路の駆動能力を低下させた
りして、信号波形を鈍らせることにより信号を遅延させ
てもよい。また、クロック信号など遅延手段３の外部の
信号を元に信号を遅延させてもよい。さらに、入力波形
を鈍らせる遅延手段３を使用する場合は、信号を遅延さ
せる過程で短パルス性誤動作成分がキャンセルされてし
まうので、本実施例におけるＮＡＮＤゲートやＮＯＲゲ
ートを使用せず、後述するような切り換えのしくみがひ
とつあるだけで遅延量を切り換えることが可能である。
この場合、遅延回路３はノイズレベルのＨ，Ｌにかかわ
らずノイズフィルターとして動作する。

【００９２】本実施例では、高温あるいは低電源電圧に
おいて遅延手段３の遅延量をゼロに切り替えることを示
したが、その遅延量を、切り替えない場合に対しより短
くするだけで本願の効果を達成することができる。

【００９３】さらに、本実施例では遅延手段３内での切
り替えの仕組みとして、伝送ゲートとＮＡＮＤ回路の組
み合わせを用いたが、伝送ゲートのみや複数入力の論理
ゲート、クロックドゲートインバータ、トランジスタ単
体、といった個々の素子のみやその組み合わせを用いる
ことも可能であり、その場合も本願の効果に変わりはな
い。

【００９４】次に、電源電圧検知回路あるいは温度検知
回路４について説明する。

【００９５】図３は図１のブロック図における電源電圧
検出回路あるいは温度検出回路４の一実施例を示す回路
図である。

【００９６】図３において３１〜３３は抵抗負荷であ
る。抵抗負荷３１，３２は図３のように電源、接地電源
間に配置されている。したがって、抵抗負荷３１，３２
の接続点Ｉの電位は、抵抗負荷３１，３２によって電源
電圧を抵抗分割した電位となる。

【００９７】信号ＩはＮチャネルＭＯＳトランジスタ３
５のゲートに入力され、トランジスタ３５と抵抗負荷３
３で構成されるインバータの入力信号となる。そのイン
バータの出力は、直列接続されたインバータ３７〜３９
を通って電源電圧検出回路あるいは温度検知回路４の出
力信号Ｐとして出力される。

【００９８】図３の回路の詳細な動作を図５（ａ）、図
５（ｂ）のグラフを用いて説明する。

【００９９】図５（ａ）は図３の電源電圧検知回路４に
おいて電源電圧を変化させたときの信号Ｉおよび出力信
号Ｐの電位の変化を表わすグラフである。また、図５
（ａ）において点線で表わされたＶｔｈ３５はトランジ
スタ３５のしきい値電圧を表わす。

【０１００】図５（ａ）において、電源電圧の上昇とと
もに信号Ｉの電位は上昇する。電源電圧がＶｃとなった
とき、入力信号ＩがＶｔｈ３５を越え、トランジスタ３
５，抵抗負荷３３で構成されるインバータの出力は反転
する。

【０１０１】したがって、電源電圧検知回路４の出力信
号Ｐは電源電圧がＶｃ以上になるとＨレベルとなり、そ
のＶｃ未満ではＬレベルとなる。

【０１０２】一方図５（ｂ）は図３の温度検知回路４に
おいて温度を変化させたときの信号Ｉおよび出力信号Ｐ
の電位の変化を表わすグラフである。

【０１０３】図３において、抵抗負荷３２にＰｏｌｙ−
Ｓｉ抵抗のような抵抗値の温度依存性がほとんどない素
子を使用し、かつ抵抗負荷３１にｎ拡散抵抗のような抵
抗値が正の温度依存性をもつ素子を使用すると、温度の
上昇とともに信号Ｉの電位は低下する。

【０１０４】それにしたがってトランジスタ３５の電流
駆動能力が低下し、Ｔｃにおいてトランジスタ３５，抵
抗負荷３３で構成されるインバータの出力が反転する。

【０１０５】よって温度検知回路４の出力信号Ｐは、あ
るＴｃ以下ではＨレベルであり、Ｔｃを越えるとＬレベ
ルとなる。

【０１０６】以上の電源電圧検知回路あるいは温度検知
回路４において検知する電圧Ｖｃ，検知する温度Ｔｃ
は、抵抗負荷３１，３２の抵抗比や温度依存性、トラン
ジスタ３５の電流駆動能力，しきい値電圧Ｖｔｈ３５を
変えることにより設定することができる。

【０１０７】また、信号Ｉを受けるインバータ回路はＮ
チャネルＭＯＳトランジスタと抵抗負荷３３にて構成し
たが、これはＰチャネルＭＯＳトランジスタと抵抗負荷
にて構成することもできる。

【０１０８】さらに、信号Ｐを生成するインバータの段
数や抵抗負荷３１，３２の温度依存性を変化させること
で、低電源電圧あるいは高温の領域にてＨレベルの信号
を出力するようにすることも容易に可能である。

【０１０９】他にも、抵抗負荷３１〜３３を単数、ある
いは複数のトランジスタで構成しても同様の効果を得る
ことができる。

【０１１０】また、電源電圧と温度の両方を複数、ある
いは単数の検知回路４によって検知し、低温かつ高電源
電圧領域において遅延手段３の遅延量を切り替えること
も可能である。

【０１１１】本発明の第２の実施例を表すブロック図を
図６に示し、その動作を説明する。

【０１１２】図６において、図１と同記号が示すものは
図１の実施例と同一のものであり、９はパルス信号発生
回路である。

【０１１３】一方、８は温度検知回路または電源電圧検
知回路であり、その機能は図１の温度検知回路または電
源電圧検知回路４と同等だが、パルス信号発生回路９の
出力信号Ｄ１にて動作のオン、オフを制御される点が異
なっている。

【０１１４】温度検知回路または電源電圧検知回路８
の、温度検知回路または電源電圧検知回路４に対する構
成上の相違点を図７にて説明する。すなわち、それは抵
抗負荷３２と接地電源との間にトランジスタ４０が、Ｎ
チャネルＭＯＳトランジスタ３５と接地電源との間にト
ランジスタ４１が、ともに制御信号Ｄ１をゲート入力と
するＮチャネルＭＯＳトランジスタとして挿入されてい
る点である。

【０１１５】この２つのトランジスタ４０，４１がスイ
ッチとなり、温度検知回路または電源電圧検知回路８の
オン、オフを制御している。

【０１１６】Ｄ１がＨレベルの時はトランジスタ４０，
４１がオンとなり、温度検知回路または電源電圧検知回
路８の出力Ｐは、温度検知回路または電源電圧検知回路
４の場合と同様に、温度Ｔｃまたは電源電圧Ｖｃを境に
反転する。

【０１１７】一方Ｄ１がＬレベルの時、抵抗負荷３３と
ＮチャネルＭＯＳトランジスタ３５で構成されるインバ
ータの出力は、信号Ｉの電圧にかかわらずＨレベルとな
る。すなわち、温度検知回路または電源電圧検知回路８
の出力Ｐは、温度あるいは電源電圧にかかわらずＬレベ
ルとなる。

【０１１８】このとき、抵抗負荷３１，３２を通る経路
と、抵抗負荷３５とトランジスタ３５を通る経路といっ
た、電源から接地電源へと流れ込む貫通電流の２つの経
路が遮断される。

【０１１９】また、本実施例におけるパルス信号発生回
路９は、図６にて示すように外部信号である出力制御信
号／ＯＥを元にし、温度検知回路または電源電圧検知回
路８の制御信号Ｄ１を発生させている。

【０１２０】パルス信号発生回路９は、ＮＯＲゲート５
６と、インバータ５７〜５９よりなる遅延回路とで構成
される。その出力Ｄ１は図８のタイミング図のように、
出力制御信号／ＯＥと、出力制御信号／ＯＥを遅延回路
で遅延させた信号ＥとのＮＯＲ論理をとって生成され
る。

【０１２１】本実施例においては、Ｄ１をデータ出力時
などノイズの発生し易いタイミングにてＨレベルとなる
ように設定する。すると温度検知回路または電源電圧検
知回路８をノイズの発生し易いタイミングに限定して動
作させることとなり、したがって温度検知回路または電
源電圧検知回路８の動作により貫通電流が流れる期間を
減じ、装置における消費電流の増加を抑えることができ
る。

【０１２２】例えば図８のように、出力制御信号／ＯＥ
の立ち下がりに同期してＤ１にＨパルスを発生させる
と、同じく出力制御信号／ＯＥの立ち下がりに同期して
行われるデータ読み出し動作時にのみ、温度検知回路ま
たは電源電圧検知回路８を動作させることができる。

【０１２３】なお、以上の実施例において、信号Ｄ１を
Ｈパルス信号でなくＬパルス信号としたとしても、同様
の効果を得ることができる。

【０１２４】さらに、温度検知回路または電源電圧検知
回路８の出力Ｐをラッチ回路により保持させると、信号
Ｄ１のパルス位置を任意のタイミングとすることがで
き、かつ信号Ｄ１のパルス幅を削減して消費電流の増加
をより一層抑えることができる。

【０１２５】また、本発明の信号Ｄ１を生成する元とし
ては、出力制御信号のほかにアドレス信号、チップ選択
信号、読み出し制御信号、クロック信号等の外部信号を
使用しても同様の効果が得られる。

【０１２６】

【発明の効果】以上のように本発明によれば、装置の動
作速度を低下させることなく、低温かつ高電源電圧領域
においてノイズによる入力回路の誤動作を防止すること
ができる。

【図面の簡単な説明】

【図１】本発明の一実施例を示す回路図である。

【図２】本発明の遅延手段の一実施例を示す回路図であ
る。

【図３】本発明の温度検知回路あるいは電源電圧検知回
路の一実施例を示す回路図である。

【図４】本発明の遅延手段の動作を示すタイミング図で
ある。

【図５】本発明の温度検知回路あるいは電源電圧検知回
路の動作を示すタイミング図である。

【図６】本発明の一実施例を示す回路図である。

【図７】本発明の温度検知回路あるいは電源電圧検知回
路の一実施例を示す回路図である。

【図８】本発明のパルス信号発生回路の動作を示すタイ
ミング図である。

【図９】本発明の半導体記憶装置の、内部構成と入出力
される信号を示すブロック図である。

【符号の説明】

１．．．．．．．．入力端子２．．．．．．．．入力回路３．．．．．．．．遅延手段４，．８．．．．．温度検知回路または電源電圧検知回
路５．．．．．．．．入力初段論理回路６．．．．．．．．論理回路７．．．．．．．．内部回路Ｐ．．．．．．．．制御信号１１〜１５．．．．インバータ１６，１７．．．．伝送ゲート１８．．．．．．．ＮＡＮＤゲート３１〜３３．．．．抵抗負荷３５．．．．．．．ＮチャネルＭＯＳトランジスタ３７〜３９．．．．インバータＶｔｈ３５．．．．ＮチャネルＭＯＳトランジスタ３５
のしきい値電圧９．．．．．．．．パルス信号発生回路Ｄ１．．．．．．．制御信号４０、４１．．．．ＮチャネルＭＯＳトランジスタ５１，５４．．．．インバータ５２，５３．．．．クロックドゲートインバータ５６．．．．．．．ＮＯＲゲート５７〜５９．．．．インバータ／ＯＥ．．．．．．出力制御信号

Claims

【特許請求の範囲】

【請求項１】入力端子と前記入力端子に接続され信号遅
延手段を備えた入力回路とを有する半導体記憶装置にお
いて、電源電圧検知回路を備え、前記電源電圧検知回路
の出力によって前記信号遅延手段の遅延量を切り替える
ことを特徴とする半導体記憶装置。
【請求項２】入力端子と前記入力端子に接続され信号遅
延手段を備えた入力回路とを有する半導体記憶装置にお
いて、温度検知回路を備え、前記温度検知回路の出力に
よって前記信号遅延手段の遅延量を切り替えることを特
徴とする半導体記憶装置。
【請求項３】入力端子と前記入力端子に接続され信号遅
延手段を備えた入力回路とを有する半導体記憶装置にお
いて、電源電圧検知回路と温度検知回路とを備え、前記
電源電圧検知回路の出力及び前記温度検知回路の出力に
よって前記信号遅延手段の遅延量を切り替えることを特
徴とする半導体記憶装置。
【請求項４】請求項１記載の半導体記憶装置において、
パルス信号発生回路を具備し、前記パルス信号発生回路
にて生成されたパルス信号にて動作する該電源電圧検知
回路を有することを特徴とする半導体記憶装置。
【請求項５】請求項２記載の半導体記憶装置において、
パルス信号発生回路を具備し、前記パルス信号発生回路
にて生成されたパルス信号にて動作する温度検知回路を
有することを特徴とする半導体記憶装置。
【請求項６】請求項３記載の半導体記憶装置において、
パルス信号発生回路を具備し、前記パルス信号発生回路
にて生成されたパルス信号にて動作する電源電圧検知回
路と前記パルス信号発生回路にて生成されたパルス信号
にて動作する温度検知回路とを有することを特徴とする
半導体記憶装置。
【請求項７】請求項４記載の半導体記憶装置において、
外部信号をもとに該パルス信号を生成する該パルス信号
発生回路を備えることを特徴とする半導体記憶装置。
【請求項８】請求項５記載の半導体記憶装置において、
外部信号をもとに該パルス信号を生成する該パルス信号
発生回路を備えることを特徴とする半導体記憶装置。
【請求項９】請求項６記載の半導体記憶装置において、
外部信号をもとに該パルス信号を生成する該パルス信号
発生回路を備えることを特徴とする半導体記憶装置。
【請求項１０】請求項４記載の半導体記憶装置におい
て、外部アドレス信号をもとに該パルス信号を生成する
該パルス信号発生回路を備えることを特徴とする半導体
記憶装置。
【請求項１１】請求項５記載の半導体記憶装置におい
て、外部アドレス信号をもとに該パルス信号を生成する
該パルス信号発生回路を備えることを特徴とする半導体
記憶装置。
【請求項１２】請求項６記載の半導体記憶装置におい
て、外部アドレス信号をもとに該パルス信号を生成する
該パルス信号発生回路を備えることを特徴とする半導体
記憶装置。
【請求項１３】請求項４記載の半導体記憶装置におい
て、チップ選択信号をもとに該パルス信号を生成する該
パルス信号発生回路を備えることを特徴とする半導体記
憶装置。
【請求項１４】請求項５記載の半導体記憶装置におい
て、チップ選択信号をもとに該パルス信号を生成する該
パルス信号発生回路を備えることを特徴とする半導体記
憶装置。
【請求項１５】請求項６記載の半導体記憶装置におい
て、チップ選択信号をもとに該パルス信号を生成する該
パルス信号発生回路を備えることを特徴とする半導体記
憶装置。
【請求項１６】請求項４記載の半導体記憶装置におい
て、読み出し制御信号をもとに該パルス信号を生成する
該パルス信号発生回路を備えることを特徴とする半導体
記憶装置。
【請求項１７】請求項５記載の半導体記憶装置におい
て、読み出し制御信号をもとに該パルス信号を生成する
該パルス信号発生回路を備えることを特徴とする半導体
記憶装置。
【請求項１８】請求項６記載の半導体記憶装置におい
て、読み出し制御信号をもとに該パルス信号を生成する
該パルス信号発生回路を備えることを特徴とする半導体
記憶装置。
【請求項１９】請求項４記載の半導体記憶装置におい
て、出力制御信号をもとに該パルス信号を生成する該パ
ルス信号発生回路を備えることを特徴とする半導体記憶
装置。
【請求項２０】請求項５記載の半導体記憶装置におい
て、出力制御信号をもとに該パルス信号を生成する該パ
ルス信号発生回路を備えることを特徴とする半導体記憶
装置。
【請求項２１】請求項６記載の半導体記憶装置におい
て、出力制御信号をもとに該パルス信号を生成する該パ
ルス信号発生回路を備えることを特徴とする半導体記憶
装置。
【請求項２２】請求項４記載の半導体記憶装置におい
て、クロック信号をもとに該パルス信号を生成する該パ
ルス信号発生回路を備えることを特徴とする半導体記憶
装置。
【請求項２３】請求項５記載の半導体記憶装置におい
て、クロック信号をもとに該パルス信号を生成する該パ
ルス信号発生回路を備えることを特徴とする半導体記憶
装置。
【請求項２４】請求項６記載の半導体記憶装置におい
て、クロック信号をもとに該パルス信号を生成する該パ
ルス信号発生回路を備えることを特徴とする半導体記憶
装置。