KR100214496B1 - 전압 레벨 검출 회로 - Google Patents

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Abstract

본 발명은 전압 레벨 검출 회로에 관한 것으로, 종래 회로는 전압(Vcc)와 접지간에 전류 경로가 존재하게 되므로 전류 소모가 크게 되며, 잡음에 의해 전압(Vcc)의 레벨이 변화하여 일정 전압 이하로 하강하는 경우 전압 레벨 검출 신호의 레벨이 변화함으로 안정적인 전압 레벨 검출 동작을 할 수 없는 문제점이 있다. 이러한 종래의 문제점을 개선하기 위하여 본 발명에서는 2개의 클럭을 조합하여 그 2개의 클럭이 로우 상태일 동안만 전압의 레벨을 감지하여 특정 레벨의 도달 여부를 검출하도록 창안한 것으로, 본 발명은 전압 레벨을 감지한 후 전류 경로를 차단함으로써 전류 소모를 줄일 수 있으며, 특정 클럭이 인에이블되는 경우에만 전압 레벨을 감지함으로 잡음에 의해 전압 레벨이 변화하는 경우에도 안정된 동작을 수행할 수 있다.

Description

전압 레벨 검출 회로
제1도는 종래의 전압 레벨 검출 회로도.
제2도는 전압 레벨 검출에 따른 파형도.
제3도는 본 발명의 전압 레벨 검출 회로도.
제4도는 본 발명에 따른 타이밍도.
* 도면의 주요부분에 대한 부호의 설명
201 : 전압 레벨 검출 제어부 202 : 전압 레벨 검출부
203 : 신호 출력부 AN1 : 앤드 게이트
OR1 : 오아 게이트 IN11∼IN19 : 인버터
PM11∼PM13 : 피모스 트랜지스터 NM11∼NM16 : 엔모스 트랜지스터
본 발명은 전압 레벨 감지에 관한 것으로 특히, 동작 전압이 일정 레벨 이상이 되면 인에이블 신호를 발생시킴으로써 특정한 전압 레벨에 따라 내부 회로의 기능을 제어할 수 있도록 하여 대기시의 전류 소모를 줄이고 잡음에도 안정적인 동작을 할 수 있도록 한 전압 레벨 검출 회로에 관한 것이다.
종래의 전압 레벨 검출 회로는 제1도에 도시된 바와 같이, 감지하려는 전압(Vcc)에 대해 다수의 엔모스 트랜지스터(NM1∼NM4)를 직렬 접속하여 게이트에 전압(Vcc)가 인가됨과 아울러 소스가 접지된 엔모스 트랜지스터(NM5)의 드레인에 접속하고 그 접속점을 인버터(IN1)(IN2)를 순차 통해 전압 레벨 검출 신호(OUT)가 출력되도록 구성된다.
이와 같은 종래 회로의 동작 과정을 설명하면 다음과 같다.
기기에 전원이 입력되면 감지하려는 전압(Vcc)의 레벨이 증가하게 되고 이 전압(Vcc)은 엔모스 트랜지스터(NM1∼NM4)를 순차적으로 거치면서 각각의 문턱 전압(Vt)만큼씩 강하되어 노드(N1)에 나타나게 된다.
이때, 엔모스 트랜지스터(NM5)는 전압(Vcc)가 인가되어진다.
이에 따라, 노드(N1)의 전압 레벨이 인버터(IN1)의 문턱 전압보다 낮은 경우 그 인버터(IN1)는 로우로 인식함으로 인버터(IN1)(IN2)를 순차적으로 거쳐 출력 신호(OUT)가 로우로 출력되어진다.
이 후, 전압(Vcc)의 레벨이 점점 상승하여 엔모스 트랜지스터(NM1∼NM4)에서 전압 강하되어 노드(N1)에 나타나는 전압의 레벨이 인버터(IN1)의 문턱 전압보다 높게 되면 그 인버터(IN1)는 하이 레벨을 인식하게 된다.
따라서, 노드(N1)의 전압이 인버터(IN1)(IN2)를 순차적으로 통함에 의해 전압 레벨 검출 신호(OUT)는 하이 레벨로 출력하게 된다.
이러한 전압 레벨 검출 동작은 제2도의 파형도에 도시된 바와 같이, 감지하려는 전압(Vcc)의 레벨이 상승하여도 일정 기간동안 전압 레벨 감지 신호(OUT)의 레벨은 로우 상태를 유지하나, 그 전압(Vcc)의 레벨이 일정 레벨이상이 되면 순간적으로 하이 상태로 변하게 된다.
그러나, 종래 회로는 전압(Vcc)와 접지간에 전류 경로가 존재하게 되므로 전류 소모가 크게 되며, 잡음에 의해 전압(Vcc)의 레벨이 변화하여 일정 전압 이하로 하강하는 경우 전압 레벨 검출 신호의 레벨이 변화함으로 안정적인 전압 레벨 검출 동작을 할 수 없는 문제점이 있다.
본 발명은 종래의 문제점을 개선하기 위하여 2개의 클럭을 조합하여 그 2개의 클럭이 로우 상태일 동안만 전압의 레벨을 감지하여 특정 레벨의 도달 여부를 검출하도록 구현함으로써 대기시 전류 소모를 감소시키고 잡음 발생시에도 검출 레벨을 일정하게 유지하도록 창안한 전압 레벨 검출 회로를 제공함에 목적이 있다.
본 발명은 상기의 목적을 달성하기 위하여 제1클럭이 로우가 된 후 제2클럭의 다른 2개의 지연 신호를 논리 조합하여 단펄스를 발생시키는 전압 레벨 검출 제어 수단과, 이 전압 레벨 검출 제어 수단의 단펄스 구간동안 검지하려는 전압의 레벨을 검출하는 전압 레벨 검출 수단과, 상기 전압 레벨 검출 제어 수단의 지연 클럭에 인에이블되어 상기 전압 레벨 검출 수단의 출력을 감지하여 전압 레벨 검출 신호를 출력하는 신호 출력 수단으로 구성한다.
상기 전압 레벨 검출 제어 수단은 제2클럭을 소정 시간 지연하여 지연 클럭을 출력하는 다수개의 인버터와, 이 다수개의 인버터에서의 첫번째 지연 클럭과 마지막 지연 클럭을 논리 곱하여 전압 레벨 검출 수단을 초기화하기 위한 단펄스를 발생시키는 앤드 게이트와, 이 앤드 게이트의 출력 신호와 제1클럭을 논리합하여 상기 전압 레벨 검출 수단으로 출력하는 오아 게이트로 구성한다.
상기 전압 레벨 검출 수단은 전압 레벨 검출 제어 수단의 출력 신호가 하이이면 소스가 접지된 엔모스 트랜지스터가 턴온되어 검출하려는 전압의 레벨을 초기화하고, 상기 전압 레벨 검출 제어 수단의 출력 신호가 로우이면 피모스 트랜지스터가 턴온되어 감지하려는 전압을 다수개의 직렬 접속된 엔모스 트랜지스터를 통해 문턱 전압만큼씩 전압 강하함에 의해 검출하려는 전압의 레벨을 감지하여 래치하도록 구성한다.
상기 신호 출력 수단은 전압 레벨 검출 제어 수단의 지연 클럭이 하인인 동안에는 전압과 접지측에 접속된 각각의 모스 트랜지스터를 턴오프시켜 이전 출력값을 유지하도록 하고, 상기 지연 클럭이 로우인 동안 상기 전압과 접지측에 접속된 각각의 모스 트랜지스터를 턴온시켜 전압 레벨 검출 수단에서 검출한 전압 레벨을 감지하도록 구성한다.
이하, 본 발명을 도면에 의거 상세히 설명하면 다음과 같다.
제3도는 본 발명의 실시예의 회로도로서 이에 도시한 바와 같이, 클럭 신호(CLK1)가 로우가 된 후 클럭신호(CLK2)의 제1, 제2지연 신호를 논리곱하여 전압 레벨 검출을 위한 단펄스를 출력하는 전압 레벨 검출 제어부(201)와, 이 전압 레벨 검출 제어부(201)의 단펄스기간동안 검지하려는 전압(Vcc)의 레벨을 검출하는 전압 레벨 검출부(202)와, 상기 전압 레벨 검출 제어부(201)의 지연 클럭에 인에에블되어 상기 전압 레벨 검출부(202)의 출력을 감지하여 전압 레벨 검출 신호(OUT)를 출력하는 신호 출력부(203)로 구성한다.
상기 전압 레벨 검출 제어부(201)는 클럭(CLK2)을 순차적으로 소정 시간 지연하는 인버터(IN11∼IN14)와, 상기 인버터(IN11)(IN14)의 출력 신호를 논리곱하여 전압 레벨 검출부(202)를 초기화하기 위한 단펄스를 발생시키는 앤드 게이트(AN1)와, 이 앤드 게이트(AN1)의 출력 신호를 클럭(CLK1)를 논리합하여 인에블 신호를 상기 전압 레벨 검출부(202)에 출력하는 오아 게이트(OR1)로 구성한다.
상기 전압 레벨 검출부(202)는 소스가 전압(Vcc)이 인가된 피모스 트랜지스터(PM11)와 소스가 접지된 엔모스 트랜지스터(NM14)의 게이트에 전압 레벨 검출 제어부(201)의 출력을 공통 접속하고 상기 피모스 트랜지스터(PM11)의 드레인에 게이트와 드레인 단자가 공통 접속된 엔모스 트랜지스터(NM11∼NM13)를 순차적으로 직렬 접속하여 상기 엔모스 트랜지스터(NM14)의 드레인에 접속하며 상기 엔모스 트랜지스터(NM13) (NM14)의 접속점을 래치(LT11)를 통해 신호 출력부(203)에 접속하여 구성한다.
상기 래치(LT11)는 인버터(IN15)(IN16)를 역방향으로 병렬 접속하여 구성한다.
상기 신호 출력부(203)는 소스에 전압(Vcc)이 인가된 피모스 트랜지스터(PM12)의 게이트에 전압 레벨 검출부 제어부(201)의 지연 클럭을 인가하고 상기 전압 레벨 검출 제어부(201)의 지연 클럭을 반전하는 인버터(IN17)의 출력을 소스가 접지된 엔모스 트랜지스터(NM16)의 게이트에 접속하며 상기 피모스 트랜지스터(PM12)의 드레인에 소스가 접속된 피모스 트랜지스터(PM13)의 게이트와 상기 엔모스 트랜지스터(NM16)의 드레인에 소스가 접속된 엔모스 트랜지스터(NM15)의 게이트에 전압 레벨 검출부(202)의 출력을 접속하여 상기 피모스 트랜지스터(PM13)와 엔모스 트랜지스터(NM15)의 드레인 공통점을 래치(LT12)를 통해 출력단(OUT)에 접속하도록 구성한다.
상기에서 전압 레벨 검출 제어부(201)로부터 입력되는 지연클럭은 전압 레벨 검출부(202)가 초기화된 이 후에 그 전압 레벨 검출부(202)의 검출 전압을 감지하기 위한 것이다.
상기 래치(LT12)는 인버터(IN18)(IN19)를 역방향으로 병렬 접속하여 구성한다.
이와 같이 구성한 본 발명의 실시예에 대한 동작 및 작용 효과를 설명하면 다음과 같다.
기기의 전원이 온된 후 클럭(CLK1)이 하이인 동안 전압 레벨검출 제어부(201)는 오아 게이트(OR1)의 출력이 하이 상태를 유지하여 전압 레벨 검출부(202)는 피모스 트랜지스터(PM11)가 턴오프 상태를 유지하고 엔모스 트랜지스터(NM14)가 턴온 상태를 유지하게 된다.
이에 따라, 노드(N11)의 하이 신호에 의해 엔모스 트랜지스터(NM14)가 턴온되어 노드(N12)는 로우로 된다.
이때, 클럭(CLK2)이 하이라면 전압 레벨 검출 제어부(201)는 인버터(IN11∼IN14)를 순차적으로 통해 하이 상태를 유지함으로 신호 출력부(203)는 피모스 트랜지스터(PM12)와 엔모스 트렌지스터(NM16)가 턴오프 상태를 유지함으로 인버터(IN18, IN19)로 이루어진 래치(LT12)는 이전의 전압 레벨 검출 신호(OUT)의 값을 래치하고 있다.
이 후, 클럭(CLK1)이 로우가 되면 전압 레벨 검출 제어부(201)의 오아 게이트(OR1)의 출력기 로우가 되어 전압 레벨 검출부(202)는 피모스 트랜지스터(PM11)가 턴온되고 엔모스 트랜지스터(NM14)가 턴오프되지만, 클럭(CLK2)이 하이 상태인 경우 전압 레벨 검출 제어부(201)에서 지연된 하이인 지연 클럭에 의해 신호 출력부(203)는 피모스 트랜지스터(PM12)와 엔모스 트랜지스터(NM16)가 턴오프 상태를 유지함으로 래치(LT12)는 이전의 값을 래치하고 있다.
이 후, 클럭(CLK2)이 소정 기간동안 로우가 되면 전압 레벨 검출 제어부(201)는 인버터(IN11∼IN14)에서 상기 클럭(CLK2)을 소정 시간 지연하며 앤드 게이트(AN1)가 전압 레벨 검출부(202)를 초기화하기 위한 단펄스를 발생시키며 그 제4도(c)의 파형과 같은 단펄스는 오아 게이트(OR1)를 통해 전압 레벨 검출부(202)로 출력하게 된다.
이때, 전압 레벨 검출 제어부(201)에서 하이인 단펄스가 출력되는 동안 전압 레벨 검출부(202)는 피모스 트랜지스터(PM11)가 턴오프되고 엔모스 트랜지스터(NM14)가 턴온되어 노드(N12)를 로우로 초기화하고 이 초기화된 로우는 인버터(IN15, IN16)로 이루어진 래치(LT11)에 의해 래치되어 전압 레벨 검출부(202)의 출력은 하이로 된다.
즉, 전압 레벨 검출부(202)는 노드(N11)이 하이일 때 초기화되어 노드(N13)도 제4도(d)와 같이 하이로 초기화된다.
따라서, 전압 레벨 검출부(202)의 출력단자(N13)가 제4도(d)와 같이 하이 상태인 동안 전압 레벨 검출 제어부(201)의 지연 클럭도 하이 상태이므로 신호 출력부(203)는 피모스 트랜지스터(PM12)와 엔모스 트랜지스터(NM16)이 턴오프 상태를 유지하여 출력단(OUT)은 이전의 값을 유지하게 된다.
이 후, 전압 레벨 검출 제어부(201)는 클럭(CLK2)이 인버터(IN11∼IN14)를 순차 통해 지연되어 최종 지연 신호가 로우로 되면 앤드 게이트(AN1)의 출력이 로우가 되면서 오아 게이트(OR1)의 출력이 로우가 된다.
이 때, 전압 레벨 검출부(202)는 전압 레벨 검출부(202)는 피모스 트랜지스터(PM11)가 턴온되고 엔모스 트랜지스터(NM14)가 턴오프 되어 전압 레벨 검출 동작을 시작하게된다.
즉, 전압 레벨 검출부(202)는 제4도(c)와 같은 단펄스에 의해 초기화된 후 피모스 트랜지스터(PM11)를 통해 인가된 전압(Vcc)이 엔모스 트랜지스터(NM11∼NM13)를 순차적으로 통해 문턱 전압(Vt)만큼씩 강하되어 노드(N12)에 나타나게 된다.
이에 따라, 노드(N12)에 나타난 전압값이 인버터(IN15)의 문턱전압보다 낮으면 래치(LT11)의 출력단인 노드(N13)의 전압값은 하이가 되며, 문턱 전압보다 높으면 로우가 된다.
그리고, 전압 레벨 검출 제어부(201)에서 지연된 클럭이 로우가 되는 시점에서 신호 출력부(203)는 피모스 트랜지스터(PM12)가 턴온되고 그 로우인 지연 클럭이 인버터(IN17)을 통해 인가된 엔모스 트랜지스터(NM16)가 턴온되어 전압 레벨 검출부(202)에서의 검출 전압을 감지할 수 있게 된다.
따라서, 신호 출력부(203)가 전압 레벨 검출부(202)의 출력을 피모스 트랜지스터(PM13)와 엔모스 트랜지스터(NM15)로 이루어진 인버터에서 반전하여 인버터(IN18)(IN19)로 이루어진 래치(LT12)에서 래치함에 의해 제4도(f)와 같이 전압 레벨 검출 신호(OUT)를 출력하는데, 그 전압 레벨 검출 신호(OUT)는 노드(N13)의 레벨에 따라 하이 또는 로우를 출력되어진다.
이 후, 클럭(CLK2)이 하이가 되면 전압 레벨 검출 제어부(201)에서 인버터(IN11∼IN14)를 순차 통해 하이로 됨으로 신호 출력부(203)는 피모스 트랜지스터(PM12)와 엔모스 트랜지스터(NM16)가 턴오프되어 래치(LT12)의 출력 레벨이 유지되어 진다.
즉, 클럭(CLK2)이 로우인 동안에만 전압 레벨 검출 동작이 수행되고 그 클럭(CLK2)가 하이인 동안에는 신호 출력부(203)가 검출하려는 전압(Vcc)의 레벨을 래치하고 있으므로 잡음에 의해 검출하려는 전압(Vcc)의 레벨이 변화하여도 전압 레벨 검출 신호(OUT)는 일정한 레벨을 유지하게 된다.
상기에서 상세히 설명한 바와 같이 본 발명은 전압 레벨을 감지한 후 전류 경로를 차단함으로써 전류 소모를 줄일 수 있으며, 특정 클럭이 인에이블되는 경우에만 전압 레벨을 감지함으로 잡음에 의해 전압 레벨이 변화하는 경우에도 안정된 동작을 수행할 수 있는 효과가 있다.

Claims (4)

  1. 제1클럭이 로우가 된 후 제2클럭(CLK2)의 제1지연 신호와 제2지연 신호를 논리 조합하여 단팔스를 발생시키는 전압 레벨 검출 제어 수단과, 이 전압 레벨 검출 제어 수단의 단펄스에 의해 초기화된 후 검지하려는 전압(Vcc)의 레벨을 검출하는 전압 레벨 검출 수단과, 상기 전압 레벨 검출 제어 수단의 지연클럭이 액티브인 동안 상기 전압 레벨 검출 수단의 출력을 래치하여 전압 레벨 검출 신호를 출력하는 신호 출력 수단으로 구성한 것을 특징으로 하는 전압 레벨 검출 회로.
  2. 제1항에 있어서, 전압 레벨 검출 제어 수단은 제2클럭(CLK2)을 소정 시간 지연하여 지연 클럭을 출력하는 다수개의 인버터와, 이 다수개의 인버터에서의 첫번째 지연 클럭과 마지막 지연 클럭을 논리 곱하여 전압 레벨 검출 수단을 초기화하기 위한 단펄스를 발생시키는 앤드 게이트와, 이 앤드 게이트의 출력신호와 제1클럭(CLK1)을 논리 합하여 상기 전압 레벨 검출 수단에 출력하는 오아 게이트로 구성한 것을 특징으로 하는 전압 레벨 검출 회로.
  3. 제1항에 있어서, 전발 레벨 검출 수단은 소스에 전압(Vcc)이 인가된 피모스 트랜지스터의 게이트와 소스가 접지된 엔모스 트랜지스터의 게이트에 전압 레벨 검출 제어 수단의 제어 신호를 인가하여 상기 피모스 트랜지스터의 드레인으로부터 상기 엔모스 트랜지스터의 드레인에 게이트와 드레인에 공통 접속된 다수개의 엔모스 트랜지스터를 직렬 접속하여 그 접속점이 래치(LT11)를 통해 신호 출력 수단에 접속되도록 구성한 것을 특징으로 하는 전압 레벨 검출 회로.
  4. 제1항에 있어서, 신호 출력 수단은 소스에 전압(Vcc)이 인가된 제1피모스 트랜지스터의 게이트에 전압 레벨 검출 제어 수단의 지연 클럭을 인가하고 상기 전압 레벨 검출 제어 수단의 지연 클럭을 인버터를 통해 소스가 접지된 제1엔모스 트랜지스터의 게이트에 접속하며 게이트에 전압 레벨 검출 수단의 출력이 게이트에 공통 접속된 제2 피모스 트랜지스터와 제2엔모스 트랜지스터를 상기 제1피모스 트랜지스터와 제1엔모스 트랜지스터 사이에 직렬 접속하여 상기 제2피모스 트랜지스터와 제2엔모스 트랜지스터의 공통 접속점을 래치를 통해 출력단(OUT)에 접속되도록 구성한 것을 특징으로 하는 전압 레벨 검출 회로.
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