JPH10334668A - 半導体メモリ素子の感知増幅器インエーブル信号発生回路 - Google Patents

半導体メモリ素子の感知増幅器インエーブル信号発生回路

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JPH10334668A
JPH10334668A JP9368170A JP36817097A JPH10334668A JP H10334668 A JPH10334668 A JP H10334668A JP 9368170 A JP9368170 A JP 9368170A JP 36817097 A JP36817097 A JP 36817097A JP H10334668 A JPH10334668 A JP H10334668A
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Abstract

(57)【要約】 【課題】 電源電圧の変動に関係なく一定の幅を有する
半導体メモリ素子の感知増幅器インエーブル信号発生回
路を提供する。 【解決手段】 外部からの入力信号を入力して感知増幅
器インエーブル信号を発生する感知増幅器インエーブル
信号発生手段と、前記感知増幅器インエーブル信号発生
手段から発生した感知増幅器インエーブル信号を遅延さ
せるための遅延手段と、外部から印加される制御信号に
より電源電圧の変動を検出して電源電圧変動検出信号を
発生する電源電圧変動検出手段と、前記電源電圧変動検
出手段から出力される検出信号により前記遅延手段の遅
延した感知増幅器インエーブル信号を伝達するための伝
達手段と、前記感知増幅器インエーブル信号発生手段か
ら発生した感知増幅器インエーブル信号と前記伝達手段
を通じて伝達された遅延した感知増幅器インエーブル信
号とを入力して、一定のパルス幅を有する出力信号を出
力する出力手段とを具備することを特徴とする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体メモリ素子に
係わり、特に電源電圧の変動に関係なく一定のパルス幅
を有する感知増幅器インエーブル信号を発生する半導体
メモリ素子の感知増幅器インエーブル信号発生回路に関
する。
【０００２】
【従来の技術】図１は従来の半導体メモリ素子の感知増
幅器インエーブル信号発生回路図を示したものである。
図１を参照すれば、従来の半導体メモリ素子の感知増幅
器インエーブル信号発生回路は外部から印加される等化
信号(EQ, equalization signal) を遅延させて感知増幅
器インエーブル信号ＳＥを出力する多段の遅延手段１１
〜１３を備える。各遅延手段１１〜１３は各々インバー
タＩＮとキャパシタＣとからなり、所望の幅を有する感
知増幅器インエーブル信号ＳＥを出力した。
【０００３】
【発明が解決しようとする課題】前記のような従来の感
知増幅器インエーブル信号発生回路は、電源電圧の変動
により各遅延手段１１〜１３を通じて遅延する遅延時間
が変り、それにより感知増幅器インエーブル信号ＳＥの
パルス幅が変化した。従って、ロー電源電圧ｌｏｗ Ｖ
ｃｃでは感知増幅器インエーブル信号のパルス幅がビッ
トラインキャパシタンスによる遅延及びワードラインキ
ャパシタンスによる遅延に対して不充分であるので、デ
ータ感知動作時に誤動作をする問題点があった。これを
解決するために感知増幅器インエーブル信号のパルス幅
をロー電源電圧に合わせて増加させれば、ハイ電源電圧
ｈｉｇｈ Ｖｃｃで動作電流Ｉｃｃが増加して電力消耗
が増加する問題点があった。
【０００４】このような点に鑑み本発明は、ロー電源電
圧のみに感知増幅器インエーブル信号のパルス幅を遅延
させ、電源電圧の変動に関係なく一定のパルス幅を有す
る感知増幅器インエーブル信号が発生できる半導体メモ
リ素子の感知増幅器インエーブル信号発生回路を提供せ
んとするものである。
【０００５】また、本発明の他の目的は、動作電流の増
加なく一定のパルス幅を有する感知増幅器インエーブル
信号を発生する半導体メモリ素子のインエーブル信号発
生回路を提供することにある。また、本発明の他の目的
は、ロー電源電圧でのセンシングマージンを確保してデ
ータセンシング時の誤動作が防止できる半導体メモリ素
子の感知増幅器インエーブル信号発生回路を提供するこ
とにある。さらに、本発明の他の目的は、ハイ電源電圧
での消費電力の増加が防止できる半導体メモリ素子の感
知増幅器インエーブル信号発生回路を提供することにあ
る。
【０００６】
【課題を解決するための手段】前記のような目的を達成
するため、本発明の半導体メモリ素子の感知増幅器イン
エーブル信号発生回路は、外部から入力信号を入力して
感知増幅器インエーブル信号を発生する感知増幅器イン
エーブル信号発生手段と、前記感知増幅器インエーブル
信号発生手段から発生された感知増幅器インエーブル信
号を遅延させるための遅延手段と、外部から印加される
制御信号により電源電圧の変動を検出して電源電圧変動
検出信号を発生する電源電圧変動検出手段と、前記電源
電圧変動検出手段から出力される検出信号により前記遅
延手段を通じて遅延した感知増幅器インエーブル信号を
伝達するための伝達手段と、前記感知増幅器インエーブ
ル信号発生手段から発生された感知増幅器インエーブル
信号と前記伝達手段を通じて伝達された遅延した感知増
幅器インエーブル信号とを入力して、一定のパルス幅を
有する出力信号を出力する出力手段とを具備することを
特徴とする。
【０００７】また、本発明の半導体メモリ素子の感知増
幅器インエーブル信号発生回路は、前記感知増幅器イン
エーブル信号発生手段は前記入力信号として等化信号を
遅延させ、前記感知増幅器インエーブル信号を発生する
多段の遅延手段から構成されることを特徴とする。ま
た、本発明の半導体メモリ素子の感知増幅器インエーブ
ル信号発生回路は、前記遅延手段は前記感知増幅器イン
エーブル信号発生手段から印加される前記感知増幅器イ
ンエーブル信号を、そのパルス幅が一定の幅ほど増加す
るように遅延させるための遅延チェーンから構成され、
この遅延チェーンは前記感知増幅器インエーブル信号発
生手段から出力される感知増幅器インエーブル信号また
は前段の遅延チェーンの出力信号を入力信号として入力
する反転ゲートと、前記反転ゲートの出力段に連結され
たキャパシタとから構成されることを特徴とする。
【０００８】また、本発明の半導体メモリ素子の感知増
幅器インエーブル信号発生回路は、前記電源電圧変動検
出手段は外部から印加される制御信号により電源電圧を
印加するための第１手段と、前記第１手段を通じて印加
される電源電圧を分圧するための第２手段と、前記第２
手段により分圧された電圧を入力して電源電圧の変動有
無を検出する第３手段とからなることを特徴とする。ま
た、本発明の半導体メモリ素子の感知増幅器インエーブ
ル信号発生回路は、前記電源電圧変動検出手段の第１手
段はゲートに印加される制御信号により駆動され電源電
圧を前記第２手段に印加するためのＰＭＯＳトランジス
タからなり、第２手段は第１手段を通じて印加される電
源電圧を分圧するための抵抗手段である多数のＮＭＯＳ
トランジスタからなることを特徴とする。
【０００９】また、本発明の半導体メモリ素子の感知増
幅器インエーブル信号発生回路は、前記電源電圧変動検
出手段の第３手段は前記第２手段を通じて分圧された電
源電圧を入力し、電源電圧がロー電源電圧に変動された
かを検出して検出信号を出力する検出手段と、前記検出
手段の検出信号を前記伝達手段に印加するためのバッフ
ァ手段とを備えることを特徴とする。また、本発明の半
導体メモリ素子の感知増幅器インエーブル信号発生回路
は、前記第３手段の前記検出手段は電源電圧が一定範囲
のロー電源電圧に変動された場合のみにロジックロー状
態の検出信号を出力する反転ゲートからなり、前記バッ
ファ手段は前記検出信号を入力にする直列に連結された
多数の反転ゲートから構成されることを特徴とする。
【００１０】また、本発明の半導体メモリ素子の感知増
幅器インエーブル信号発生回路は、前記伝達手段は前記
電源電圧変動検出手段の検出信号により前記遅延手段を
通じて遅延した感知増幅器インエーブル信号を前記出力
手段に伝達するための第１手段と、前記電源電圧変動検
出手段の検出信号により前記遅延手段の遅延した感知増
幅器インエーブル信号の前記出力手段への伝達を遮断す
る第２手段とを備えることを特徴とする。
【００１１】また、本発明の半導体メモリ素子の感知増
幅器インエーブル信号発生回路は、前記伝達手段の第１
手段は電源電圧変動検出手段の検出信号が各々ゲートに
印加され、ソース端子に電源電圧と接地が各々連結され
る第１ＰＭＯＳトランジスタ及び第１ＮＭＯＳトランジ
スタと、ゲートに前記遅延手段の遅延した感知増幅器イ
ンエーブル信号が各々印加され、ソースに前記第１ＰＭ
ＯＳトランジスタ及び第１ＮＭＯＳトランジスタのドレ
インが各々連結される第２ＰＭＯＳトランジスタ及び第
２ＮＭＯＳトランジスタと、前記第２ＰＭＯＳトランジ
スタ及び第２ＮＭＯＳトランジスタのドレインが入力端
に接続され、その出力が前記出力手段で提供される反転
ゲートとからなることを特徴とする。
【００１２】また、本発明の半導体メモリ素子の感知増
幅器インエーブル信号発生回路は、前記伝達手段の第２
手段は前記電源電圧変動検出手段の検出信号がゲートに
印加され、ソースに電源電圧が提供され、ドレインが前
記第１手段に連結される第３ＰＭＯＳトランジスタから
なることを特徴とする。
【００１３】また、本発明の半導体メモリ素子の感知増
幅器インエーブル信号発生回路は、前記出力手段は前記
感知増幅器インエーブル信号発生手段から出力された感
知増幅器インエーブル信号と伝達手段の遅延した感知増
幅器インエーブル信号とをロジックＮＯＲして、一定の
パルス幅を有する出力信号を発生するオアゲートからな
ることを特徴とする。
【００１４】また、本発明の半導体メモリ素子の感知増
幅器インエーブル信号発生回路は、外部から等化信号を
入力して感知増幅器インエーブル信号を発生する感知増
幅器インエーブル信号発生手段と、前記感知増幅器イン
エーブル信号発生手段から発生した感知増幅器インエー
ブル信号を入力して遅延させるための遅延手段と、外部
の制御信号により電源電圧のロー電源電圧への変動を検
出して検出信号を発生する電源電圧変動検出手段と、前
記電源電圧変動検出手段の検出信号により前記遅延手段
の遅延した感知増幅器インエーブル信号を伝達するため
の伝達手段と、前記感知増幅器インエーブル信号発生手
段の感知増幅器インエーブル信号と前記伝達手段の遅延
した感知増幅器インエーブル信号とを入力して一定の幅
を有する出力信号を発生する出力手段とを備えて、前記
電源電圧がロー電源電圧に変動する時には前記伝達手段
は検出信号により前記遅延手段の遅延した感知増幅器イ
ンエーブル信号を出力手段に伝達し、出力手段は前記感
知増幅器インエーブル信号発生手段の感知増幅器インエ
ーブル信号と、伝達手段を通じて遅延した感知増幅器イ
ンエーブル信号とのロジックＮＯＲ信号を出力信号とし
て出力し、電源電圧がロー電源電圧に変動されなかった
時には前記伝達手段は遅延手段の遅延した前記感知増幅
器インエーブル信号を遮断し、前記出力手段は前記感知
増幅器インエーブル信号発生手段の感知増幅器インエー
ブル信号を出力信号として出力する半導体メモリ素子の
感知増幅器インエーブル信号発生回路を具備することを
特徴とする。
【００１５】本発明の感知増幅器インエーブル信号発生
回路によると、電源電圧の変動がない場合は正常的に感
知増幅器インエーブル信号を発生し、電源電圧がロー電
源電圧に変動する場合は感知増幅器インエーブル信号と
所望のパルス幅ほど遅延した感知増幅器インエーブル信
号とをロジックＮＯＲして、一定の幅を有する感知増幅
器インエーブル信号を発生する。これによって、ロー電
源電圧でのセンシングマージンが確保できるだけでな
く、ハイ電源電圧での消費電流の増加が防止できる利点
がある。
【００１６】
【発明の実施の形態】以下、添付された図面により本発
明の実施の形態を詳細に説明すれば次のとおりである。
【００１７】図２は本発明の実施の形態による半導体メ
モリ素子の感知増幅器インエーブル信号発生回路のブロ
ック図を示したものであり、図３は図２の感知増幅器イ
ンエーブル信号発生回路の詳細図を示したものである。
以下、図２及び図３を参照して説明する。本発明の実施
の形態による感知増幅器インエーブル信号発生回路は外
部から等化信号ＥＱを入力して感知増幅器インエーブル
信号ＳＥを発生する感知増幅器インエーブル信号発生部
１０を備え、その構成及び動作は図１と同じである。
【００１８】感知増幅器インエーブル信号発生回路は前
記感知増幅器インエーブル信号発生部１０から発生した
感知増幅器インエオーブル信号ＳＥを入力し、入力され
た感知増幅器インエーブル信号ＳＥを所望のパルス幅に
遅延させるための遅延部２０を含む。遅延部２０は感知
増幅器インエーブル信号発生部 １０から印加される感
知増幅器インエーブル信号ＳＥを遅延させるための、各
々反転ゲートＩＮ２とキャパシタＣ２で構成されたイン
バータチェーン２１〜２３からなる。
【００１９】又、本発明は外部から印加される制御信号
のチップインエーブル信号ＣＥにより電源電圧Ｖｃｃが
ロー電源電圧ｌｏｗ Ｖｃｃに変動するのを検出して電
源電圧変動検出信号ＶＥを発生する電源電圧変動検出部
３０と、前記電源電圧変動検出部３０の電源電圧変動検
出信号ＶＥにより遅延部２０を通じて遅延した感知増幅
器インエーブル信号ＳＥ′を選択的に伝達するための伝
達部４０と、前記感知増幅器インエーブル信号発生部１
０から出力される感知増幅器インエーブル信号ＳＥ′と
を入力してパルス幅が一定な出力信号ＳＥＯＵＴを前記
伝達手段４０で出力する出力部５０とを備える。
【００２０】前記電源電圧変動検出部３０は外部から印
加されるチップインエーブル信号ＣＥにより電源電圧Ｖ
ｃｃを印加するための電源印加手段３１と、前記電源印
加手段３１から印加される電源電圧Ｖｃｃを入力して分
圧する分圧手段３２と、前記分圧手段３２を通じて分圧
された電源電圧を入力して電源電圧がロー電源電圧ｌｏ
ｗ Ｖｃｃに変動されたかを検出する検出手段３３とか
らなる。前記電源電圧変動検出部３０において、電源印
加手段３１は外部からチップインエーブル信号ＣＥをゲ
ート入力信号にして電源電圧Ｖｃｃを分圧手段３２に印
加するＰＭＯＳトランジスタＭＰ３１から構成される。
【００２１】分圧手段３２は電圧印加手段３１を通じて
印加される電源電圧Ｖｃｃを分圧するための抵抗手段か
らなる。前記抵抗手段は前記電源印加手段３１と接地と
の間に直列に連結された多数のＮＭＯＳトランジスタＭ
Ｎ３１〜ＭＮ３４から構成される。前記検出手段３３は
分圧手段３２を通じて分圧された電源電圧を入力して、
電源電圧がロー電源電圧に変動された時のロー状態の検
出信号ＶＥを発生する反転ゲートＩＮ３１と、前記反転
ゲートＩＮ３１から検出信号ＶＥを前記伝達部４０に提
供するための多数の反転ゲートＩＮ３２、ＩＮ３３とか
ら構成される。
【００２２】前記伝達部４０は、前記電源電圧変動検出
部３０の検出信号ＶＥにより前記遅延部２０から遅延し
た感知増幅器インエーブル信号ＳＥ′を前記出力部５０
に伝達するための伝達手段４１と、前記電源電圧変動検
出部３０の検出信号ＶＥにより伝達手段４１の出力が前
記出力部５０に伝達されることを遮断するための遮断手
段４２とからなる。前記伝達部４０の伝達手段４１は、
前記検出信号ＶＥにより前記遅延部２０を通じて遅延し
た感知増幅器インエーブル信号 ＳＥ′を反転させるた
めの第１インバーティング手段と、前記第１インバーテ
ィング手段の出力を反転させ前記出力部５０に印加する
ための第２インバーティング手段とを備える。
【００２３】前記伝達手段４１の第１インバーティング
手段は、前記検出信号ＶＥを反転させるための反転ゲー
トＩＮ４２と、前記遅延部２０の出力が各々ゲートに印
加されドレインが共通に連結された第１ＰＭＯＳトラン
ジスタＭＰ４１と第１ＮＭＯＳトランジスタＭＮ４１
と、反転ゲートＩＮ４２の出力信号がゲートに印加さ
れ、ソースに電源電圧Ｖｃｃが印加され、ドレインが前
記第１ＰＭＯＳトランジスタＭＰ４１のソースに連結さ
れる第２ＰＭＯＳトランジスタＭＰ４２と、ゲートに検
出信号ＶＥが印加され、ドレインが第１ＮＭＯＳトラン
ジスタＭＮ４１のソースに連結され、ソースが接地され
た第２ＮＭＯＳトランジスタＭＮ４２とからなる。そし
て、第２インバーティング手段は前記の第１インバーテ
ィング手段の出力を反転させ前記出力部５０に出力する
反転ゲートＩＮ４１からなる。前記伝達部４０の遮断手
段４２は、ゲートに前記の電源電圧変動検出部３０の検
出信号ＶＥが印加され、ソースに電源電圧が印加され、
ドレインが前記反転ゲートＩＮ４１に連結された第３Ｐ
ＭＯＳトランジスタＭＰ４３から構成される。
【００２４】前記出力部５０は前記感知増幅器インエー
ブル信号発生部１０から発生する感知増幅器インエーブ
ル信号ＳＥと前記伝達手段４０からの遅延した感知増幅
器インエーブル信号ＳＥ′とを入力し、電源電圧の変動
が検出された場合は前記二つの信号ＳＥ、ＳＥ′をロジ
ックＮＯＲして出力信号ＳＥＯＵＴとして出力し、電源
電圧の変動が検出されなかった場合は前記感知増幅器イ
ンエーブル信号発生部１０から出力された感知増幅器イ
ンエーブル信号ＳＥを出力信号ＳＥＯＵＴとして出力す
るノアゲートＮＯ５１から構成される。
【００２５】前記のような構成を有する本発明の感知増
幅器インエーブル信号発生回路の動作を説明すれば次の
とおりである。外部から等化信号ＥＱが感知増幅器イン
エーブル信号発生回路に印加されれば、感知増幅器イン
エーブル信号発生部１０は図１に示したような遅延チェ
ーン１１〜１３を経て感知増幅器インエーブル信号ＳＥ
を発生し遅延部 ２０及び出力部５０に各々印加する。
遅延部２０は前記感知増幅器インエーブル信号発生部１
０から出力された感知増幅器インエーブル信号ＳＥを入
力し一定の幅ほど遅延させ、遅延した感知増幅器インエ
ーブル信号ＳＥ′を伝達部４０に印加する。
【００２６】一方、電源電圧変動検出部３０には外部か
ら印加されるチップインエーブル信号ＣＥが印加されて
ＰＭＯＳトランジスタＭＰ３１がターンオンされ、これ
により電源電圧ＶｃｃがＰＭＯＳトランジスタＭＰ３１
を通じて分圧手段３２に印加され、ＮＭＯＳトランジス
タＭＮ３１〜ＭＮ３４を通じて分圧される。この時、複
数のＮＭＯＳトランジスタＭＮ３１〜ＭＮ３４のしきい
電圧(thresholdvoltage)及び電圧分配法則によりノード
Ａの電圧は降下するが、ノードＡの電圧は電源電圧Ｖｃ
ｃの変動により線型的に変る。
【００２７】分圧手段３２を通じて分圧された電源電
圧、すなわちノードＡの電圧は検出手段３３の入力信号
として印加され、検出手段３３は入力信号により電源電
圧の変動有無を検出するようになる。検出手段３３の反
転ゲートＩＮ３１は、それのロジックしきい電圧(logic
threshold voltage) によりロジックハイまたはロジッ
クロー信号を出力するが、電源電圧が変動して一定範
囲、たとえば２. ０Ｖ乃至３. １Ｖのロー電源電圧(low
Vcc) になる場合のみに電源電圧変動検出信号ＶＥとし
てロジックハイ状態の信号を出力するようになる。従っ
て、電源電圧Ｖｃｃがロー電源電圧に変動しない場合
は、検出手段３３の第１反転ゲートＩＮ３１の出力信号
はロー状態になり、これにより検出手段３３は電源電圧
が検出されなかったことを示すロー状態の検出信号 Ｖ
Ｅを出力する。
【００２８】ロー状態の検出信号ＶＥは伝達部４０に印
加されてＰＭＯＳトランジスタＭＰ４３がターンオンさ
れ、ＰＭＯＳトランジスタＭＰ４２及びＮＭＯＳトラン
ジスタＭＮ４２はターンオフされて遅延部２０の出力は
出力部５０に伝達されることなく、ロー状態の反転ゲー
トＩＮ４１の出力が出力部５０のノアゲートＮＯ５１の
一入力として印加される。従って、出力部５０は電源電
圧が変動しない場合はノアゲートＮＯ５１を通じて感知
増幅器インエーブル信号発生部１０から発生した感知増
幅器インエーブル信号ＳＥを出力信号ＳＥＯＵＴとして
出力する。
【００２９】一方、電源電圧Ｖｃｃが変動してロー電源
電圧になればノードＡの電圧を入力にする反転ゲートＩ
Ｎ３１の出力がハイ状態になって検出手段３３の出力Ｖ
Ｅはハイ状態になる。検出手段３３のハイ状態検出信号
ＶＥによりＰＭＯＳトランジスタＭＰ４３はターンオフ
され、ＰＭＯＳトランジスタＭＰ４２及びＮＭＯＳトラ
ンジスタＭＮ４２はターンオンされる。これにより、遅
延部２０の出力信号ＳＥ′は前記伝達部４０を通じて出
力部５０のノアゲートＮＯ５１に印加される。
【００３０】出力部５０のノアゲートＮＯ５１は、感知
増幅器インエーブル信号発生部１０から印加される感知
増幅器インエーブル信号ＳＥと、遅延部２０を通じて遅
延した感知増幅器インエーブル信号ＳＥ′とを入力し、
二つの信号をロジックＮＯＲして出力信号ＳＥＯＵＴを
出力する。従って、電源電圧がロー電源電圧に変動して
も遅延部２０を通じて遅延した信号ＳＥ′を、感知増幅
器インエーブル発生部１０から発生された信号ＳＥとロ
ジックＮＯＲして出力することで、常に一定の幅を有す
る所望の感知増幅器インエーブル信号を発生することが
できる。
【００３１】
【発明の効果】前記のような本発明の感知増幅器インエ
ーブル信号発生回路によると、電源電圧の変動のない場
合は正常的に感知増幅器インエーブル信号を発生し、電
源電圧がロー電源電圧に変動する場合は感知増幅器イン
エーブル信号と所望のパルス幅だけの遅延した感知増幅
器インエーブル信号とをロジックＮＯＲし、一定の幅を
有する感知増幅器インエーブル信号が発生できる。従っ
て、電源電圧の変動に関係なく、一定の幅を有する感知
増幅器インエーブル信号を発生して電源電圧の変動によ
る誤動作が防止できるし、ロー電源電圧でのセンシング
マージンが確保できるだけでなく、ハイ電源電圧での消
費電流の増加が防止できるという利点がある。
【図面の簡単な説明】
【図１】従来の半導体メモリ素子の感知増幅器インエー
ブル信号発生回路図である。
【図２】本発明の実施の形態による半導体メモリ素子に
おいて、感知増幅器インエーブル信号発生回路のブロッ
ク図である。
【図３】図２の感知増幅器インエーブル信号発生回路の
詳細図である。
【符号の説明】
１０ 感知増幅器インエーブル信号発生部 ２０ 遅延部 ３０ 電源電圧変動検出部 ３１ 電源印加手段 ３２ 分圧手段 ３３ 検出手段 ４０ 伝達部 ４１ 伝達手段 ４２ 遮断手段 ５０ 出力部 ＭＰ３１、ＭＰ４１〜ＭＰ４３ ＰＭＯＳトランジスタ ＭＮ３１〜ＭＮ３４、ＭＮ４１、ＭＮ４２ ＮＭＯＳト
ランジスタ ＩＮ３１〜ＩＮ３３、ＩＮ４１、ＩＮ４２ 反転ゲート ＮＯ５１ ノアゲート

Claims (16)

    【特許請求の範囲】
  1. 【請求項１】 外部からの入力信号を入力して感知増幅
    器インエーブル信号を発生する感知増幅器インエーブル
    信号発生手段と、前記感知増幅器インエーブル信号発生
    手段から発生された感知増幅器インエーブル信号を遅延
    させるための遅延手段と、外部から印加される制御信号
    により電源電圧の変動を検出して電源電圧変動検出信号
    を発生する電源電圧変動検出手段と、前記電源電圧変動
    検出手段から出力される検出信号により前記遅延手段の
    遅延した感知増幅器インエーブル信号の出力を伝達する
    ための伝達手段と、前記感知増幅器インエーブル信号発
    生手段から発生した感知増幅器インエーブル信号と前記
    伝達手段を通じて伝達された遅延した感知増幅器インエ
    ーブル信号とを入力して一定したパルス幅を有する出力
    信号を出力する出力手段とを具備することを特徴とする
    半導体メモリ素子の感知増幅器インエーブル信号発生回
    路。
  2. 【請求項２】 前記感知増幅器インエーブル信号発生手
    段は、前記入力信号として等化信号を遅延させ、前記感
    知増幅器インエーブル信号を発生する多段の遅延手段か
    ら構成されることを特徴とする請求項１記載の半導体メ
    モリ素子の感知増幅器インエーブル信号発生回路。
  3. 【請求項３】 前記遅延手段は、前記感知増幅器インエ
    ーブル信号発生手段から印加される前記感知増幅器イン
    エーブル信号を、それのパルス幅を一定の幅だけ遅延さ
    せるための遅延チェーンかるなることを特徴とする請求
    項１記載の半導体メモリ素子の感知増幅器インエーブル
    信号発生回路。
  4. 【請求項４】 前記遅延チェーンは、前記感知増幅器イ
    ンエーブル信号発生手段から出力される感知増幅器イン
    エーブル信号を入力する反転ゲートと、前記反転ゲート
    の出力端に連結されたキャパシタとから構成されること
    を特徴とする請求項３記載の半導体メモリ素子の感知増
    幅器インエーブル信号発生回路。
  5. 【請求項５】 前記電源電圧変動検出手段は、外部から
    印加される制御信号により電源電圧を印加するための第
    １手段と、前記第1 手段を通じて印加される電源電圧を
    分圧するための第２手段と、前記第２手段によって分圧
    された電圧を入力して電源電圧の変動有無を検出する第
    ３手段とからなることを特徴とする請求項１記載の半導
    体メモリ素子の感知増幅器インエーブル信号発生回路。
  6. 【請求項６】 前記電源電圧変動検出手段の第１手段
    は、ゲートに印加される制御信号により電源電圧を前記
    第２手段に印加するためのＰＭＯＳトランジスタからな
    ることを特徴とする請求項５記載の半導体メモリ素子の
    感知増幅器インエーブル信号発生回路。
  7. 【請求項７】 前記電源電圧変動検出手段の第２手段
    は、第１手段を通じて印加される電源電圧を分圧するた
    めの複数の抵抗手段からなることを特徴とする請求項５
    記載の半導体メモリ素子の感知増幅器インエーブル信号
    発生回路。
  8. 【請求項８】 前記多数の抵抗手段は、前記第１手段と
    接地との間に直列に連結された複数のＮＭＯＳトランジ
    スタであることを特徴とする請求項７記載の半導体メモ
    リ素子の感知増幅器インエーブル信号発生回路。
  9. 【請求項９】 前記電源電圧変動検出手段の第３手段
    は、前記第２手段を通じて分圧された電源電圧を入力し
    電源電圧がロー電源電圧に変動されたかを検出して検出
    信号を出力する検出手段と、前記検出手段の検出信号を
    前記伝達手段に印加するためのバッファ手段とを備える
    ことを特徴とする請求項５記載の半導体メモリ素子の感
    知増幅器インエーブル信号発生回路。
  10. 【請求項１０】 前記検出手段は、電源電圧が一定範囲
    のロー電源電圧に変動された場合のみにロジックロー状
    態の検出信号を出力する反転ゲートからなることを特徴
    とする請求項９記載の半導体メモリ素子の感知増幅器イ
    ンエーブル信号発生回路。
  11. 【請求項１１】 前記バッファ手段は、前記検出信号を
    前記伝達手段に提供するための直列に連結された複数の
    反転ゲートから構成されることを特徴とする請求項９記
    載の半導体メモリ素子の感知増幅器インエーブル信号発
    生回路。
  12. 【請求項１２】 前記伝達手段は、前記電源電圧変動検
    出手段の検出信号により前記遅延手段を通じて遅延した
    感知増幅器インエーブル信号を前記出力手段に伝達する
    ための第１手段と、前記電源電圧変動検出手段の検出信
    号により前記遅延手段の遅延した感知増幅器インエーブ
    ル信号の前記出力手段への伝達を遮断する第２手段とを
    備えることを特徴とする請求項１記載の半導体メモリ素
    子の感知増幅器インエーブル信号発生回路。
  13. 【請求項１３】 前記伝達手段の第１手段は、電源電圧
    変動検出手段の検出信号を反転させるための第１反転ゲ
    ートと、前記第１反転ゲートから反転された検出信号と
    電源電圧変動手段の検出信号が各々ゲートに印加され、
    ソースに電源電圧と接地が各々連結される第１ＰＭＯＳ
    トランジスタ及び第１ＮＭＯＳトランジスタと、ゲート
    に前記遅延手段の遅延した感知増幅器インエーブル信号
    が各々印加され、ドレインが相互連結され、ソースに前
    記第１ＰＭＯＳトランジスタ及び第１ＮＭＯＳトランジ
    スタのドレインが各々連結される第２ＰＭＯＳトランジ
    スタ及び第２ＮＭＯＳトランジスタと、前記第２ＰＭＯ
    Ｓトランジスタ及び第２ＮＭＯＳトランジスタのドレイ
    ンが入力端に接続され、その出力が前記の出力手段とし
    て提供される第２反転ゲートとからなることを特徴とす
    る請求項１２記載の半導体メモリ素子の感知増幅器イン
    エーブル信号発生回路。
  14. 【請求項１４】 前記伝達手段の第２手段は、前記電源
    電圧変動検出手段の検出信号がゲートに印加され、ソー
    スに電源電圧が提供され、ドレインが前記第１手段に連
    結される第３ＰＭＯＳトランジスタからなることを特徴
    とする請求項１２記載の半導体メモリ素子の感知増幅器
    インエーブル信号発生回路。
  15. 【請求項１５】 前記出力手段は、前記感知増幅器イン
    エーブル信号発生手段から出力された感知増幅器インエ
    ーブル信号と、伝達手段を通じた遅延した感知増幅器イ
    ンエーブル信号とをロジックＮＯＲして一定のパルス幅
    を有する出力信号を発生するオアゲートからなることを
    特徴とする請求項１記載の半導体メモリ素子の感知増幅
    器インエーブル信号発生回路。
  16. 【請求項１６】 外部からの等化信号を入力し、感知増
    幅器インエーブル信号を発生する感知増幅器インエーブ
    ル信号発生手段と、前記感知増幅器インエーブル信号発
    生手段から発生した感知増幅器インエーブル信号を入力
    して遅延させるための遅延手段と、外部の制御信号によ
    り電源電圧のロー電源電圧への変動を検出して検出信号
    を発生する電源電圧変動検出手段と、前記電源電圧変動
    検出手段の検出信号により遅延手段の遅延した感知増幅
    器インエーブル信号を伝達するための伝達手段と、前記
    感知増幅器インエーブル信号発生手段の感知増幅器イン
    エーブル信号と伝達手段の遅延した感知増幅器インエー
    ブル信号とを入力して一定の幅を有する出力信号を発生
    する出力手段とを備えて、電源電圧がロー電源電圧に変
    動時には前記伝達手段は検出信号により前記遅延手段の
    遅延した感知増幅器インエーブル信号を出力手段に伝達
    し、出力手段は前記感知増幅器インエーブル信号発生手
    段の感知増幅器インエーブル信号と伝達手段を通じた遅
    延した感知増幅器インエーブル信号とのロジックＮＯＲ
    信号を出力信号として出力し、電源電圧がロー電源電圧
    に変動されない場合は前記伝達手段は遅延手段の遅延し
    た感知増幅器インエーブル信号を遮断し、前記出力手段
    は感知増幅器インエーブル信号発生手段の感知増幅器イ
    ンエーブル信号を出力信号として出力することを特徴と
    する半導体メモリ素子の感知増幅器インエーブル信号発
    生回路。
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