KR19980056179A - 반도체 메모리소자의 감지증폭기 인에이블신호 발생회로 - Google Patents

반도체 메모리소자의 감지증폭기 인에이블신호 발생회로 Download PDF

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Abstract

본 발명은 전원전압의 변동에 관계없이 일정폭을 갖는 반도체 메모리소자의 감지증폭기 인에이블신호 발생회로에 관한 것으로서, 등화신호를 입력하여 감지증폭기 인에이블신호를 발생하는 감지증폭기 인에이블신호 발생부와, 감지증폭기 인에이블신호 발생부로부터 발생된 감지증폭기 인에이블신호를 입력하여 감지증폭기 인에이블신호를 원하는 펄스폭만큼 지연시켜 주기 위한 딜레이부와, 칩인에이블신호에 의해 구동되어 전원전압이 로우 전원전압으로 변동되면 전원전압 변화감지신호를 발생하는 전원전압 변화검출부와, 상기 전원전압 변화검출부로부터 출력되는 전원전압 변화검출신호의 인가시 딜레이부로부터 원하는 펄스폭만큼 딜레이된 감지증폭기 인에이블신호를 선택하기 위한 선택부와, 전원전압의 변화가 검출되지 않으면 감지증폭기 인에이블신호 발생부로부터 출력되는 감지증폭기 인에이블신호를 최종 출력신호로서 출력하고 전원전압 변화검출신호시에는 딜레이부를 통해 딜레이된 감지증폭기 인에이블신호의 펄스폭만큼 폭이 증가된 감지증폭기 인에이블신호를 최종 출력신호로서 출력하는 출력부를 포함한다.

Description

반도체 메모리소자의 감지증폭기 인에이블신호 발생회로
본 발명은 반도체 메모리소자에 관한 것으로서, 특히 전원전압의 변동에 관계없이 일정 펄스폭을 갖는 감지증폭기 인에이블신호를 발생하는 반도체 메모리소자의 감지증폭기 인에이블신호 발생회로에 관한 것이다.
도 1은 종래의 반도체 메모리소자의 감지증폭기 인에이블신호 발생회로도를 도시한 것이다. 도 1을 참조하면, 종래의 반도체 메모리소자의 감지증폭기 인에이블신호 발생회로는 등화신호(EQ, equalization signal)를 입력하여 소정시간 딜레이시켜 원하는 감지증폭기 인에이블신호(SE)를 출력하는 딜레이수단을 구비한다.
딜레이부는 각각 인버터(IN)와 캐패시터(C)로 구성된 다단의 딜레이수단(11-14)으로 이루어져, 원하는 폭을 갖는 감지증폭기 인에이블신호(SE)를 출력하였다.
상기한 바와 같은 종래의 감지증폭기 인에이블신호 발생회로는 전원전압이 변동함에 따라 각 딜레이수단(11-14)을 통해 딜레이되는 펄스의 폭이 변하였다. 따라서, 로우 전원전압(low Vcc)에서는 감지증폭기 인에이블신호의 펄스폭이 비트라인의 캐패시터에 의한 딜레이 및 워드라인 캐패시터에 의한 딜레이에 대해 충분하지 못하기 때문에 데이터 감지동작시 오동작을 하는 문제점이 있었다.
이를 해결하기 위하여 감지증폭기 인에이블신호의 펄스폭을 로우 전원전압에 맞추어서 증가시키면 하이 전원전압(high Vcc)에서 동작전류(Icc)가 증가하여 전력소모가 증가하는 문제점이 있었다.
본 발명은 상기한 바와 같은 종래기술의 문제점을 해결하기 위한 것으로서, 로우 전원전압에서만 감지증폭기 인에이블신호의 펄스폭을 증가시켜 전원전압의 변동에 관계없이 일정한 펄스폭을 갖는 감지증폭기 인에이블신호를 발생함으로써, 로우 전원전압에서의 센싱마진확보를 확보하여 데이터 센싱시의 오동작을 방지할 수 있으며, 하이 전원전압에서의 동작전류의 증가를 방지할 수 있는 반도체 메모리소자의 감지증폭기 인에이블신호 발생회로를 제공하는데 그 목적이 있다.
도 1은 종래의 반도체 메모리소자의 감지증폭기 인에이블신호 발생회로도,
도 2는 본 발명의 실시예에 따른 반도체 메모리소자의 감지증폭기 인에이블신호의 블록도,
도 3은 도 2의 본 발명의 반도체 메모리소자의 감지증폭기 인에이블신호의 상세회로도.
*도면의 주요 부분에 대한 부호의 설명*
10:감지증폭기 인에이블신호 발생부
20:딜레이부30:전원전압 변화검출부
40:선택부50:출력부
31:인에이블수단32:분압수단
33:검출수단41:전달수단
42:구동수단43:선택수단
상기한 바와 같은 목적을 달성하기 위하여, 본 발명은 등화신호를 입력하여 감지증폭기 인에이블신호를 발생하는 감지증폭기 인에이블신호 발생부와, 감지증폭기 인에이블신호 발생부로부터 발생된 감지증폭기 인에이블신호를 입력하여 감지증폭기 인에이블신호를 원하는 펄스폭만큼 지연시켜 주기 위한 딜레이부와, 칩인에이블신호에 의해 구동되어 전원전압이 로우 전원전압으로 변동되면 전원전압 변화감지신호를 발생하는 전원전압 변화검출부와, 상기 전원전압 변화검출부로부터 출력되는 전원전압 변화검출신호의 인가시 딜레이부로부터 원하는 펄스폭만큼 딜레이된 감지증폭기 인에이블신호를 선택하기 위한 선택부와, 전원전압의 변화가 검출되지 않으면 감지증폭기 인에이블신호 발생부로부터 출력되는 감지증폭기 인에이블신호를 최종 출력신호로서 출력하고 전원전압 변화검출신호시에는 딜레이부를 통해 딜레이된 감지증폭기 인에이블신호의 펄스폭만큼 폭이 증가된 감지증폭기 인에이블신호를 최종 출력신호로서 출력하는 출력부를 포함하는 것을 특징으로 한다.
본 발명의 실시예에 따른 반도체 메모리소자의 감지증폭기 인에이블신호 발생회로에 있어서, 상기 감지증폭기 인에이블신호 발생부는 상기 등화신호를 입력하고, 입력된 등화신호를 딜레이시켜 감지증폭기 인에이블신호를 발생하기 위한 다단의 딜레이수단으로 구성되는 것을 특징으로 한다.
본 발명의 실시예에 따른 반도체 메모리소자의 감지증폭기 인에이블신호 발생회로에 있어서, 상기 딜레이부는 감지증폭기 인에이블신호 발생부로부터 인가되는 감지증폭기 인에이블신호를 원하는 펄스폭만큼 딜레이시켜 주기 위한 다수의 딜레이수단으로 이루어지는 것을 특징으로 한다.
본 발명의 실시예에 따른 반도체 메모리소자의 감지증폭기 인에이블신호 발생회로에 있어서, 상기 딜레이부의 각 딜레이수단은 상기 감지증폭기 인에이블신호 발생부로부터 출력되는 감지증폭기 인에이블신호를 입력하는 반전 게이트와, 상기 반전 게이트의 출력단에 연결된 캐패시터로 구성되는 것을 특징으로 한다.
본 발명의 실시예에 따른 반도체 메모리소자의 감지증폭기 인에이블신호 발생회로에 있어서, 상기 전원전압 변화검출부는 칩인에이블신호에 의해 전원전압 변화검출부의 전원전압 변화검출동작을 인에이블시켜 주기 위한 인에이블수단과, 상기 인에이블수단에 의해 구동되어 전원전압을 분압하기 위한 분압수단과, 상기 분압수단에 의해 분압된 전압을 입력하여 전압변동을 검출하는 검출수단으로 이루어지는 것을 특징으로 한다.
본 발명의 실시예에 따른 반도체 메모리장치의 감지증폭기 인에이블신호 발생회로에 있어서, 상기 전원전압 변화검출부의 인에이블수단은 게이트에 인가되는 칩인에이블신호에 의해 구동되어 전원전압을 상기 전압분압수단에 인가하는 제1PMOS 트랜지스터로 구성되는 것을 특징으로 한다.
본 발명의 실시예에 따른 반도체 메모리장치의 감지증폭기 인에이블신호 발생회로에 있어서, 상기 전원전압 변화검출부의 분압수단은 인에이블수단을 통해 인가되는 전원전압을 분압하기 직렬연결된 다수의 NMOS 트랜지스터로 구성되는 것을 특징으로 한다.
본 발명의 실시예에 따른 반도체 메모리장치의 감지증폭기 인에이블신호 발생회로에 있어서, 상기 전원전압 변화검출부의 검출수단은 상기 분압수단을 통해 분압된 전원전압을 입력하여 전원전압이 로우 전원전압으로 변동시 전원전압 변화검출신호를 출력하는 다수의 반전 게이트로 구성되는 것을 특징으로 한다.
본 발명의 실시예에 따른 반도체 메모리장치의 감지증폭기 인에이블신호 발생회로에 있어서, 상기 선택부는 상기 딜레이부로부터 딜레이된 감지증폭기 인에이블신호를 전달하기 위한 전달수단과, 상기 전원전압 변화검출신호에 의해 상기 전달수단을 구동시켜 주는 구동수단과, 전원전압 변동검출시 상기 전원전압 변화검출신호에 의해 상기 전달수단을 통한 딜레이된 감지증폭기 인에이블신호를 출력부로 인가하기 위한 선택수단으로 이루어지는 것을 특징으로 한다.
본 발명의 실시예에 따른 반도체 메모리소자의 감지증폭기 인에이블신호 발생 회로에 있어서, 상기 선택부의 전달수단은 상기 딜레이부를 통해 딜레이된 감지증폭기 인에이블신호가 각각 게이트에 인가되는 직렬연결된 제1PMOS 트랜지스터와 제1NMOS 트랜지스터의 CMOS 트랜지스터와, 상기 CMOS 트랜지스터의 출력을 반전시켜 상기 출력부로 인가하기 위한 제1반전 게이트로 구성되는 것을 특징으로 한다.
본 발명의 실시예에 따른 반도체 메모리소자의 감지증폭기 인에이블신호 발생회로에 있어서, 상기 선택부의 구동수단은 상기 전원전압 변화검출부의 출력신호를 반전시켜 주기 위한 제2반전 게이트와, 상기 제2반전 게이트의 출력에 의해 상기 전달수단을 구동시켜 주기 위한, 상기 전달수단의 제1PMOS 트랜지스터 및 제1NMOS 트랜지스터에 각각 연결된 제2PMOS 트랜지스터와 제2NMOS 트랜지스터로 구성되는 것을 특징으로 한다.
본 발명의 실시예에 따른 반도체 메모리장치의 감지증폭기 인에이블신호 발생회로에 있어서, 상기 선택부의 선택수단은 게이트에 상기 전원전압 변화검출부의 출력신호가 게이트에 인가되는 제3PMOS 트랜지스터로 구성되는 것을 특징으로 한다.
본 발명의 실시예에 따른 반도체 메모리소자의 감지증폭기 인에이블신호 발생회로에 있어서, 상기 출력부는 전원전압 변화검출부에 의해 전원전압 변동이 검출되지 않을 경우에는 감지증폭기 인에이블신호 발생부로부터 발생되는 감지증폭기 인에이블신호를 최종 출력신호로서 그대로 출력하고, 전원전압 변화검출부에 의해 전원전압 변동이 검출되었을 경우에는 감지증폭기 인에이블신호 발생부로부터 출력된 감지증폭기 인에이블신호와 딜레이부를 통해 출력되는 딜레이된 감지증폭기 인에이블신호를 논리합하여 전원전압 변동에 따른 펄스폭만큼 증가된 감지증폭기 인에이블신호를 출력하여 노아 게이트로 구성되는 것을 특징으로 한다.
[실시예]
이하, 첨부된 도면에 의하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.
도 2는 본 발명의 실시예에 따른 반도체 메모리소자의 감지증폭기 인에이블신호 발생회로의 블록도를 도시한 것이다. 도 2를 참조하면, 본 발명의 실시예에 따른 반도체 메모리소자의 감지증폭기 인에이블신호 발생회로는 등화신호(EQ)를 입력하여 감지증폭기 인에이블신호(SE)를 발생하는 감지증폭기 인에이블신호 발생부(10)와, 감지증폭기 인에이블신호 발생부(10)로부터 발생된 감지증폭기 인에이블신호(SE)를 입력하여 감지증폭기 인에이블신호(SE)를 원하는 펄스폭만큼 지연시켜 주기 위한 딜레이부(20)와, 칩인에이블신호(CE)에 의해 구동되어 전원전압(Vcc)이 로우 전원전압으로 변동되면 전원전압 변화감지신호(VE)를 발생하는 전원전압 변화검출부(30)와, 상기 전원전압 변화검출부(30)로부터 출력되는 전원전압 변화검출신호(VE)의 인가시 딜레이부(20)로부터 원하는 펄스폭만큼 딜레이된 감지증폭기 인에이블신호(SE')를 선택하기 위한 선택부(40)와, 전원전압의 변화가 검출되지 않으면 감지증폭기 인에이블신호 발생부(10)로부터 출력되는 감지증폭기 인에이블신호(SE)를 최종 출력신호(SEOUT)로서 출력하고 전원전압 변화검출신호(VE)시에는 딜레이부(20)를 통해 딜레이된 감지증폭기 인에이블신호(SE')의 펄스폭만큼 폭이 증가된 감지증폭기 인에이블신호를 최종 출력신호(SEOUT)로서 출력하는출력부(50)를 포함한다.
도 3은 도 2의 본 발명의 실시예에 따른 반도체 메모리소자의 감지증폭기 인에이블신호 발생회로의 상세 회로도를 도시한 것이다.
본 발명의 반도체 메모리소자의 감지증폭기 인에이블신호 발생회로에 있어서, 감지증폭기 인에이블신호 발생회로(10)의 구성 및 동작은 도 1과 동일하다.
도 3을 참조하면, 딜레이부(20)는 감지증폭기 인에이블신호 발생부(10)로부터 인가되는 감지증폭기 인에이블신호(SE)를 원하는 펄스폭만큼 딜레이시켜 주기 위한, 각각 반전 게이트(IN2)와 캐패시터(C2)로 구성된 다수의 딜레이수단(21-24)로 구성된다.
상기 전원전압 변화검출부(30)는 칩인에이블신호(CE)에 의해 전원전압 변화검출부(30)의 전원전압 변화검출동작을 인에이블시켜 주기 위한 인에이블수단(31)과, 전원전압(Vcc)을 분압하기 위한 분압수단(32)과, 상기 분압수단(32)에 의해 분압된 전압을 입력하여 전압변동을 검출하는 검출수단(33)으로 이루어졌다.
상기 전원전압 변화검출부(30)의 인에이블수단(31)은 게이트에 인가되는 칩인에이블신호(CE)에 의해 구동되어 전원전압(Vcc)을 전압분압수단(32)에 인가하는 제1PMOS 트랜지스터(MP31)로 구성된다.
상기 전원전압 변화검출부(30)의 분압수단(32)은 인에이블수단(31)을 통해 인가되는 전원전압을 분압하기 직렬연결된 다수의 NMOS 트랜지스터(MN31-MN34)로 구성된다.
상기 전원전압 변화검출부(30)의 검출수단(33)은 분압수단(32)을 통해 분압된 전원전압을 입력하여 전원전압이 로우 전원전압으로 변동시 전원전압 변화검출신호(VE)를 출력하는 다수의 반전 게이트(IN31-IN33)로 구성된다.
상기 선택부(40)는 상기 딜레이부(20)로부터 딜레이된 감지증폭기 인에이블신호(SE')를 전달하기 위한 전달수단(41)과, 상기 전원전압 변화검출신호(VE)에 의해 상기 전달수단(41)을 구동시켜 주는 구동수단(42)과 전원전압 변동검출시 상기 전원전압 변화검출신호(VE)에 의해 상기 전달수단(41)을 통한 딜레이된 감지증폭기 인에이블신호(SE')를 출력부(50)로 인가하기 선택수단(43)으로 이루어졌다.
상기 선택부(40)의 전달수단(41)은 상기 딜레이부(20)를 통해 딜레이된 감지증폭기 인에이블신호(SE')가 각각 게이트에 인가되는 직렬연결된 제1PMOS 트랜지스터(MP41)와 제1NMOS 트랜지스터(MN42)의 CMOS 트랜지스터와, 상기 CMOS 트랜지스터의 출력을 반전시켜 출력부(50)로 인가하기 위한 제1반전 게이트(IN41)로 구성된다.
상기 선택부(40)의 구동수단(42)은 상기 전원전압 변화검출부(30)의 출력신호(VE)를 반전시켜 주기 위한 제2반전 게이트(IN42)와, 상기 제2반전 게이트(IN42)의 출력에 의해 상기 전달수단(41)을 구동시켜 주기 위한, 상기 전달수단(41)의 제1PMOS 트랜지스터(MP41) 및 제1NMOS 트랜지스터(MN41)에 각각 연결된 제2PMOS 트랜지스터(MP42)와 제2NMOS 트랜지스터(MN42)로 구성된다.
상기 선택부(40)의 선택수단(43)은 게이트에 상기 전원전압 변화검출부(30)의 출력신호(VE)가 게이트에 인가되는 제3PMOS 트랜지스터(MP43)로 구성된다.
상기 출력부(50)는 전원전압 변화검출부(30)에 의해 전원전압 변동이 검출되지 않을 경우에는 감지증폭기 인에이블신호 발생부(10)로부터 발생되는 감지증폭기 인에이블신호(SE)를 최종 출력신호(SEOUT)로서 그대로 출력하고, 전원전압 변화검출부(30)에 의해 전원전압 변동이 검출되었을 경우에는 감지증폭기 인에이블신호 발생부(10)로부터 출력된 감지증폭기 인에이블신호(SE)와 딜레이부(20)를 통해 출력되는 딜레이된 감지증폭기 인에이블신호(SE')를 논리합하여 전원전압 변동에 따른 펄스폭만큼 증가된 감지증폭기 인에이블신호(SEOUT)를 최종 출력신호로서 출력하는 노아 게이트(NO51)로 구성된다.
상기한 바와 같은 구성을 갖는 본 발명의 감지증폭기 인에이블신호 발생회로의 동작을 설명하면 다음과 같다.
등화신호(EQ)가 감지증폭기 인에이블신호 발생부(10)에 인가되면, 다단의 딜레이체인(11-14)을 거쳐 감지증폭기 인에이블신호(SE)를 발생하여 딜레이부(20) 및 출력부(50)로 각각 인가한다.
딜레이부(20)는 감지증폭기 인에이블신호 발생부(10)로부터 출력된 감지증폭기 인에이블신호(SE)를 입력하여 원하는 폭만큼 딜레이시키고, 딜레이된 감지증폭기 인에이블신호(SE')를 선택부(40)로 출력한다.
한편, 전원전압 변화검출부(30)는 칩인에이블신호(CE)에 의해 제1PMOS 트랜지스터(MP31)가 턴온되고, 이에 따라 전원전압(Vcc)이 다수의 NMOS 트랜지스터(MN31-MN34)를 통해 분압된다.
이때, 다수의 NMOS 트랜지스터(MN31-MN34)를 통해 전압분압되어 노드(A)는 전압강하된다. 노드(A)의 전압은 전원전압(Vcc)의 변동에 따라 선형적으로 증감된다.
전원전압(Vcc)이 변동되지 않은 경우에는 검출수단(33)의 제1반전 게이트(IN31)의 출력신호는 로우상태로 되고, 이에 따라 검출수단(33)은 전원전압이 검출되지 않았음을 나타내는 로우상태의 검출신호(VE)를 출력한다.
로우상태의 검출신호(VE)는 선택부(40)의 제3PMOS 트랜지스터(MP43)의 게이트에 인가되어 턴온되고, 제2PMOS 트랜지스터(MP42) 및 제2NMOS 트랜지스터(MN42)가 턴오프된다. 이에 따라 제1PMOS 트랜지스터(MP41) 및 제1NMOS 트랜지스터(MN41)가 턴오프되어 딜레이부(20)를 통해 딜레이된 감지증폭기 인에이블신호(SE')는 출력부(50)로 인가되지 않게 되고, 로우상태의 제1반전 게이트(IN41)의 출력이 출력부(50)의 노아 게이트(NO51)의 일입력으로 인가된다.
따라서, 노아 게이트(NO51)는 감지증폭기 인에이블신호 발생부(10)로부터 발생된 감지증폭기 인에이블신호(SE)가 최종 출력신호(SEOUT)로서 출력된다.
한편, 전원전압(Vcc)이 변동되어 로우 전원전압으로 되면 노드(A)의 전압을 입력으로 하는 제1반전 게이트(IN31)의 출력이 하이상태로 되어 전압변동을 검출하는 검출수단(33)의 출력(VE)이 하이상태로 된다. 검출수단(33)의 하이상태 검출신호(VE)에 의해 제3PMOS 트랜지스터(MP33)는 턴오프되고, 제2PMOS 트랜지스터(MP32) 및 제2NMOS 트랜지스터(MN32)는 턴온된다.
이에 따라 딜레이부(20)를 통해 딜레이된 감지증폭기 인에이블신호(SE')는 CMOS 트랜지스터 및 제1반전 게이트(IN41)를 통해 선택부(50)의 노아 게이트(NO51)에 인가된다.
출력부(50)의 노아 게이트(NO51)는 감지증폭기 인에이블신호 발생부(10)로부터 인가되는 감지증폭기 인에이블신호(SE)와 딜레이부(20)를 통해 원하는 펄스폭만큼 딜레이된 감지증폭기 인에이블신호(SE')를 입력하여 상기의 딜레이된 펄스폭만큼 펄스폭이 증가된 감지증폭기 인에이블신호를 최종 출력신호(SEOUT)로서 출력한다.
상술한 바와 같은 본 발명의 감지증폭기 인에이블신호 발생회로에 따르면, 전원전압의 변동이 없는 경우에는 정상적으로 감지증폭기 인에이블신호를 발생하고, 전원전압이 로우 전원전압으로 변동되는 경우에는 원하는 펄스폭만큼 감지증폭기 인에이블신호의 펄스폭을 증가시켜 발생하므로써, 전원전압의 변동에 관계없이 일정폭을 갖는 감지증폭기 인에이블신호를 발생할 수 있다.
이에 따라 로우 전원전압에서의 센싱마진을 확보할 수 있을 뿐만 아니라 고전압에서의 동작전류를 억제할 수 있는 이점이 있다.

Claims (13)

  1. 등화신호를 입력하여 감지증폭기 인에이블신호를 발생하는 감지증폭기 인에이블신호 발생부와,
    감지증폭기 인에이블신호 발생부로부터 발생된 감지증폭기 인에이블신호를 입력하여 감지증폭기 인에이블신호를 원하는 펄스폭만큼 지연시켜 주기 위한 딜레이부와,
    칩인에이블신호에 의해 구동되어 전원전압이 로우 전원전압으로 변동되면 전원전압 변화감지신호를 발생하는 전원전압 변화검출부와,
    상기 전원전압 변화검출부로부터 출력되는 전원전압 변화검출신호의 인가시 딜레이부로부터 원하는 펄스폭만큼 딜레이된 감지증폭기 인에이블신호를 선택하기 위한 선택부와,
    전원전압의 변화가 검출되지 않으면 감지증폭기 인에이블신호 발생부로부터 출력되는 감지증폭기 인에이블신호를 최종 출력신호로서 출력하고 전원전압 변화검출신호시에는 딜레이부를 통해 딜레이된 감지증폭기 인에이블신호의 펄스폭만큼 폭이 증가된 감지증폭기 인에이블신호를 최종 출력신호로서 출력하는 출력부를 포함하는 것을 특징으로 하는 반도체 메모리소자의 감지증폭기 인에이블신호 발생회로.
  2. 제1항에 있어서, 상기 감지증폭기 인에이블신호 발생부는 상기 등화신호를 입력하고, 입력된 등화신호를 딜레이시켜 감지증폭기 인에이블신호를 발생하기 위한 다단의 딜레이수단으로 구성되는 것을 특징으로 하는 반도체 메모리소자의 감지증폭기 인에이블신호 발생회로.
  3. 제1항에 있어서, 상기 딜레이부는 감지증폭기 인에이블신호 발생부로부터 인가되는 감지증폭기 인에이블신호를 원하는 펄스폭만큼 딜레이시켜 주기 위한 다수의 딜레이수단으로 이루어지는 것을 특징으로 하는 반도체 메모리소자의 감지증폭기 인에이블신호 발생회로.
  4. 제3항에 있어서, 상기 딜레이부의 각 딜레이수단은 상기 감지증폭기 인에이블신호 발생부로부터 출력되는 감지증폭기 인에이블신호를 입력하는 반전 게이트와,
    상기 반전 게이트의 출력단에 연결된 캐패시터로 구성되는 것을 특징으로 하는 반도체 메모리소자의 감지증폭기 인에이블신호 발생회로.
  5. 제4항에 있어서, 상기 전원전압 변화검출부는
    칩인에이블신호에 의해 전원전압 변화검출부의 전원전압 변화검출동작을 인에이블시켜 주기 위한 인에이블수단과,
    상기 인에이블수단에 의해 구동되어 전원전압을 분압하기 위한 분압수단과,
    상기 분압수단에 의해 분압된 전압을 입력하여 전압변동을 검출하는 검출수단으로 이루어지는 것을 특징으로 하는 반도체 메모리소자의 감지증폭기 인에이블신호 발생회로.
  6. 제5항에 있어서, 상기 전원전압 변화검출부의 인에이블수단은 게이트에 인가되는 칩인에이블신호에 의해 구동되어 전원전압을 상기 전압분압수단에 인가하는 제1PMOS 트랜지스터로 구성되는 것을 특징으로 하는 반도체 메모리소자의 감지증폭기 인에이블신호 발생회로.
  7. 제5항에 있어서, 상기 전원전압 변화검출부의 분압수단은 인에이블수단을 통해 인가되는 전원전압을 분압하기 직렬연결된 다수의 NMOS 트랜지스터로 구성되는 것을 특징으로 하는 반도체 메모리소자의 감지증폭기 인에이블신호 발생회로.
  8. 제5항에 있어서, 상기 전원전압 변화검출부의 검출수단은 상기 분압수단을 통해 분압된 전원전압을 입력하여 전원전압이 로우 전원전압으로 변동시 전원전압 변화검출신호를 출력하는 다수의 반전 게이트로 구성되는 것을 특징으로 하는 반도체 메모리소자의 감지증폭기 인에이블신호 발생회로.
  9. 제1항에 있어서, 상기 선택부는 상기 딜레이부로부터 딜레이된 감지증폭기 인에이블신호를 전달하기 위한 전달수단과,
    상기 전원전압 변화검출신호에 의해 상기 전달수단을 구동시켜 주는 구동수단과,
    전원전압 변동검출시 상기 전원전압 변화검출신호에 의해 상기 전달수단을 통한 딜레이된 감지증폭기 인에이블신호를 출력부로 인가하기 선택수단으로 이루어지는 것을 특징으로 하는 반도체 메모리소자의 감지증폭기 인에이블신호 발생회로.
  10. 제9항에 있어서, 상기 선택부의 전달수단은 상기 딜레이부를 통해 딜레이된 감지증폭기 인에이블신호가 각각 게이트에 인가되는 직렬연결된 제1PMOS 트랜지스터와 제2NMOS 트랜지스터의 CMOS 트랜지스터와,
    상기 CMOS 트랜지스터의 출력을 반전시켜 상기 출력부로 인가하기 위한 제1반전 게이트로 구성되는 것을 특징으로 하는 반도체 메모리소자의 감지증폭기 인에이블신호 발생회로.
  11. 제9항에 있어서, 상기 선택부의 구동수단은 상기 전원전압 변화검출부의 출력신호를 반전시켜 주기 위한 반전 제2게이트와,
    상기 제2반전 게이트의 출력에 의해 상기 전달수단을 구동시켜 주기 위한, 상기 전달수단의 제1PMOS 트랜지스터 및 제2NMOS 트랜지스터에 각각 연결된 제2PMOS 트랜지스터와 제2NMOS 트랜지스터의 CMOS 트랜지스터로 구성되는 것을 특징으로 하는 반도체 메모리소자의 감지증폭기 인에이블신호 발생회로.
  12. 제9항에 있어서,
    상기 선택부의 선택수단은 게이트에 상기 전원전압 변화검출부의 출력신호가 게이트에 인가되는 제3PMOS 트랜지스터로 구성되는 것을 특징으로 하는 반도체 메모리소자의 감지증폭기 인에이블신호 발생회로.
  13. 제1항에 있어서,
    상기 출력부는 전원전압 변화검출부에 의해 전원전압 변동이 검출되지 않을 경우에는 감지증폭기 인에이블신호 발생부로부터 발생되는 감지증폭기 인에이블신호를 최종 출력신호로서 그대로 출력하고, 전원전압 변화검출부에 의해 전원전압 변동이 검출되었을 경우에는 감지증폭기 인에이블신호 발생부로부터 출력된 감지증폭기 인에이블신호와 딜레이부를 통해 출력되는 딜레이된 감지증폭기 인에이블신호를 논리합하여 전원전압 변동에 따른 펄스폭만큼 증가된 감지증폭기 인에이블신호를 출력하는 노아 게이트로 구성되는 것을 특징으로 하는 반도체 메모리소자의 감지증폭기 인에이블신호 발생회로.
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