CN106558329A - 一种单端存储器的差分读取电路及方法 - Google Patents

Abstract

本发明属于存储电路领域，尤其涉及一种单端存储器的差分读取电路，用于单端存储器中存储信号的读取，单端存储器的漏极可控制地连接一位线、栅极连接一字线、源极连接地电压，还包括，连接通路，连接于位线和一电源电压之间，连接通路包括：充电支路，用于给存储信号检测端充电至电源电压；分压支路，用于使位线的电压相比存储信号检测端的电压低一阈值电压；参考电平通路，设有参考电平输出端，可控制地提供一参考电平；比较单元，依据存储信号检测端的电压与参考电平输出端的电压产生比较信号以作为读取结果。以上技术方案提供了一种方便快捷且精度比较高的差分读取电路及方法，可提高速度，降低功耗。

Description

一种单端存储器的差分读取电路及方法

技术领域

本发明属于存储电路领域，尤其涉及一种单端存储器读取电路及方法。

背景技术

传统的单端存储单元，只有一条读取位线BL，通常采取单端读取的方式，常见的单端存储器的读取电路如图1所示，将该位线BL连接至反相器INV的输入端，根据反相器的输出端输出信号，来判断位线BL是否被拉低至反相器INV的翻转电平以下，并进一步判断存储单元ROM CELL是存“0”还是存“1”，如位线BL被下拉至翻转电平以下，则说明存储单元ROM CELL在字线WL开启后，将位线BL和地线VSS连接在了一起，我们定义此状态为存“0”，反之则存“1”。这种单端读取方式，由于要将位线BL下拉至反相器INV的翻转电平以下，通常是VDD/2以下，为了保证读取精确度，通常还会下拉到VDD/4以下，所以读取速度很慢；并且反相器在输入端处于VDD/2附近的时候，会产生很大的直流功耗，从而使整体读取功耗变得很大。

发明内容

针对以上技术问题，提供一种单端存储器的差分读取电路及方法，以解决现有技术读取速度慢、读取功耗大的缺陷；

具体技术方案如下：

一种单端存储器的差分读取电路，用于单端存储器中存储信号的读取，其中，所述单端存储器的漏极可控制地连接一位线、栅极连接一字线、源极连接地电压，还包括，

连接通路，连接于所述位线和一电源电压之间，所述连接通路包括：

充电支路，可控制地连接所述电源电压至一存储信号检测端，用于给所述存储信号检测端充电至所述电源电压；

分压支路，连接于所述存储信号检测端和所述位线之间，用于使所述位线的电压相比所述存储信号检测端的电压低一阈值电压；

参考电平通路，设有参考电平输出端，可控制地提供一参考电平；

比较单元，分别与所述存储信号检测端和所述参考电平输出端连接，依据所述存储信号检测端的电压与所述参考电平输出端的电压产生比较信号以作为读取结果。

上述的单端存储器的差分读取电路，所述充电支路包括，

第一开关支路，于一第一预充电控制信号的作用下，导通所述电源电压和所述存储信号检测端。

上述的单端存储器的差分读取电路，所述充电支路包括，

第一开关支路，于一第一预充电控制信号的作用下，导通所述电源电压和所述存储信号检测端；

第二开关支路，与所述第一开关支路并联，于一第二控制信号的作用下，导通所述电源电压和所述存储信号检测端。

上述的单端存储器的差分读取电路，所述分压支路上串联一第一NMOS管，所述第一NMOS管的栅极连接一第三控制信号，所述第一NMOS管的源极连接所述存储信号检测端，所述第一NMOS管的漏极连接所述位线。

上述的单端存储器的差分读取电路，所述第一开关支路上串联一第一PMOS管，所述第一PMOS管的栅极连接所述第一预充电控制信号，所述第一PMOS管的源极连接所述电源电压，所述第一PMOS管的漏极连接所述存储信号检测端；

所述第二开关支路上串联一第二PMOS管，所述第二PMOS管的栅极连接所述第二控制信号，所述第二PMOS管的源极连接所述电源电压，所述第二PMOS管的漏极连接所述存储信号检测端。

上述的单端存储器的差分读取电路，所述参考电平通路包括第二分压支路，可控制地连接所述电源电压至一参考电平输出端，用于在所述参考电平输出端提供一低于所述电源电压的参考电平。

上述的单端存储器的差分读取电路，所述第二分压支路包括第三PMOS管和第二NMOS管，所述第三PMOS管的栅极连接一参考控制信号，所述第三PMOS管的源极连接所述电源电压，所述第三PMOS管的漏极连接所述第二NMOS管的源极，所述第二NMOS管的漏极连接所述参考电平输出端，所述第二NMOS管的栅极连接一与所述参考控制信号相反的反相信号，于所述参考控制信号和所述反相信号的作用下所述第三PMOS管和所述第二NMOS管同步导通或同步关断。

上述的单端存储器的差分读取电路，所述比较单元采用差分放大器，所述差分放大器的同相输入端连接所述存储信号检测端，所述差分放大器的反相输入端连接所述参考电平输出端。

还提供，一种单端存储器的差分读取方法，用于上述的单端存储器的差分读取电路，包括以下步骤：

步骤1，导通所述充电支路和所述分压支路以对所述位线和所述存储信号检测端充电，所述存储信号检测端充电后的电压为所述电源电压，所述位线充电后的电压比所述存储信号检测端充电后的电压低一阈值电压；

步骤2，控制所述单端存储器的漏极与所述位线连接，所述位线于所述单端存储器内存储信号的作用下下拉所述位线或维持所述位线为高电压，所述存储信号检测端随所述位线被下拉或维持高电压；

步骤3，一比较单元依据所述存储信号检测端的电压与所述参考电平产生比较信号以作为所述读取结果。

上述的单端存储器的差分读取方法，所述步骤3之前，还包括导通所述参考电平通路的步骤，用于在所述参考电平输出端提供一低于所述电源电压的参考电平。

上述的单端存储器的差分读取方法，于所述步骤3之前，还包括启动所述比较单元的步骤，通过一外部使能信号启动所述比较单元。

有益效果：以上技术方案提供一种方便快捷且精度比较高的差分读取电路及方法，可提高速度，降低功耗。

附图说明

图1为现有技术的常见的单端存储器的读取电路示意图；

图2为现有技术的一种改进的单端存储器的读取电路示意图；

图3为本发明单端存储器的差分读取电路的实施例的示意图；

图4为本发明的主要控制信号的时序图；

图5为本发明的单端存储器的差分读取方法的流程示意图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。

需要说明的是，在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互组合。

下面结合附图和具体实施例对本发明作进一步说明，但不作为本发明的限定。

于现有技术的基础上，一种改进的单端存储器的读取电路如图2所示，设置参考信号产生单元Ref_Gen，于参考信号线Ref_BL上产生参考信号,通过参考信号线Ref_BL和存储单元ROM CELL的位线BL构成差分方式送至差分放大器SA，采用差分读取的方式来读取存储单元信息，然而，这种读取方式虽然提升了读取速度，但是增加了面积，并且由于参考信号线Ref_BL和位线BL之间很难做到完全匹配，所以读取精度会下降。而通常为了弥补由于不匹配造成的读取精度的下降，会放慢速度，以保证在各种情况下读取精确。因而无法解决现有技术的问题。

本发明提供一种单端存储器的差分读取电路，如图3所示，用于单端存储器Memory CELL中存储信号的读取，其中，单端存储器Memory CELL的漏极可控制地连接一位线BL、栅极连接一字线WL、源极连接地电压VSS，还包括，

连接通路，连接于位线BL和一电源电压VDD之间，连接通路包括：

充电支路，可控制地连接电源电压VDD至一存储信号检测端DL，用于给存储信号检测端DL充电至电源电压VDD；

分压支路，连接于存储信号检测端DL和位线BL之间，用于使位线BL的电压相比存储信号检测端DL的电压低一阈值电压Vth；

参考电平通路，设有参考电平输出端RDL，可控制地提供一参考电平；

比较单元，分别与存储信号检测端DL和参考电平输出端RDL连接，依据存储信号检测端DL的电压与参考电平输出端RDL的电压产生比较信号以作为读取结果DO。

上述的充电支路可以包括，

第一开关支路，于一第一预充电控制信号Pre-Char的作用下，导通电源电压VDD和存储信号检测端DL。

于一种优选的实施方式中，充电支路还可以包括，

第一开关支路，于一第一预充电控制信号Pre-Char的作用下，导通电源电压VDD和存储信号检测端DL；

第二开关支路，与第一开关支路并联，于一第二控制信号Keep-Ctrl的作用下，导通电源电压VDD和存储信号检测端DL。

具体工作中，于预充电阶段时，第一预充电控制信号Pre-Char和第二控制信号Keep-Ctrl的作用下第一开关支路和第二开关支路导通，电源电压VDD给存储信号检测端DL充电，考虑到位线BL可能不仅连接一个单端存储器Memory CELL，其他单端存储器Memory CELL的漏电会缓慢拉低位线BL，预充电阶段结束后，可保持一路开关支路导通以补偿漏电对存储信号检测端DL的电压的影响。

上述的单端存储器的差分读取电路，分压支路上串联一第一NMOS管NMOS1，第一NMOS管NMOS1的栅极连接一第三控制信号Pre-Char-NMOS，第一NMOS管NMOS1的源极连接存储信号检测端DL，第一NMOS管NMOS1的漏极连接位线BL。

NMOS管在电压传输中存在阈值损失，即能够传过的最高电压要比栅电压低一倍Vth，即Vg-Vth，通过在分压支路上串联NMOS管，可使得存储信号检测端DL可以充电到电源电压VDD，而位线BL只能充电到电源电压减去阈值电压，即：VDD-Vth。当位线BL与单端存储器Memory CELL的漏极通过编程连接后，如果单端存储器Memory CELL存“0”，位线BL会被从VDD-Vth开始下拉，相比较传统单端读取的方式中位线BL需要从VDD下拉到VDD/4左右，才能正确读取，所以本方案的速度有了很大的提高。

于一种优选的实施方式中，第一开关支路上串联一第一PMOS管PMOS1，第一PMOS管PMOS1的栅极连接第一预充电控制信号Pre-Char，第一PMOS管PMOS1的源极连接电源电压VDD，第一PMOS管PMOS1的漏极连接存储信号检测端DL；

第二开关支路上串联一第二PMOS管PMOS2，第二PMOS管PMOS2的栅极连接第二控制信号Keep-Ctrl，第二PMOS管PMOS2的源极连接电源电压VDD，第二PMOS管的漏极连接存储信号检测端DL。

第一PMOS管PMOS1的驱动能力强于第二PMOS管PMOS2的驱动能力，可在预充电阶段，同时开启第一PMOS管PMOS1和第二PMOS管PMOS2，而在预充电阶段之后，关闭第一PMOS管PMOS1，而仅导通第二PMOS管PMOS2，以补偿连接多个单端存储器Memory CELL时漏电对存储信号检测端DL的影响。

上述的单端存储器的差分读取电路，参考电平通路可以包括第二分压支路，可控制地连接电源电压VDD至一参考电平输出端RDL，用于在参考电平输出端RDL提供一低于电源电压VDD的参考电平。

于一种优选的实施方式中，第二分压支路包括第三PMOS管PMOS3和第二NMOS管NMOS2，第三PMOS管PMOS3的栅极连接一参考控制信号Ref-Char，第三PMOS管PMOS3的源极连接电源电压VDD，第三PMOS管PMOS3的漏极连接第二NMOS管NMOS2的源极，第二NMOS管NMOS2的漏极连接参考电平输出端RDL，第二NMOS管NMOS2的栅极连接一与参考控制信号Ref-Char相反的反相信号，于参考控制信号Ref-Char和反相信号的作用下第三PMOS管PMOS3和第二NMOS管NMOS2同步导通或同步关断。同样地，由于NMOS管的阈值损失，使得参考电平输出端RDL的信号为电源电压减去阈值电压：VDD-Vth。由于直接采用VDD-Vth作为参考电平信号，不需要设计差分位线，参考电平输出端RDL的信号可提供给多个比较单元使用，占用面积很小。既减小了面积，又避免了由于参考位线和普通位线之间不匹配而带来的读取精确度问题。

上述的反相信号通过反相器INV产生，反相器INV的输入端连接参考控制信号Ref-Char，反相器INV的输出端连接第二NMOS管NMOS2的栅极。

上述的参考电平通路中还设置第三NMOS管NMOS3，连接于参考电平输出端RDL和接地端VSS之间，第三NMOS管NMOS3的栅极连接参考控制信号Ref-Char，于第二分压支路导通时，第三NMOS管NMOS3断开，于第二分压支路断开时，第三NMOS管NMOS3导通。

如图3所示的电路中，位线BL与地电压VSS存在寄生电容Large-C，寄生电容Large-C的存在使得位线BL可被缓慢下拉。

于一种优选的实施方式中，比较单元采用差分放大器SA，差分放大器SA的同相输入端+连接存储信号检测端DL，反相输入端-连接参考电平输出端RDL，当单端存储器Memory CELL存“1”，则位线BL不会被下拉，相应的，存储信号检测端DL维持为高电平，如果单端存储器Memory CELL存“0”，则位线BL会被从VDD-Vth开始下拉，而位线BL一旦低于VDD-Vth，则该电位就可以通过第一NMOS管NMOS1传递到存储信号检测端DL，存储信号检测端DL的电位会迅速降低，则此时存储信号检测端DL的电压低于参考电平输出端RDL的电压，差分放大器SA读出为“0”。

位线BL被从VDD-Vth开始下拉时，根据差分放大器的灵敏度，一般只需要拉低～100mV即可。相比较传统单端读取的方式中位线BL需要从VDD下拉到VDD/4左右，才能正确读取，所以本发明的速度有了很大的提高。同时本发明的位线BL及参考电平输出端RDL未准备好之前，不开启差分放大器SA，没有直流功耗，只有当位线BL及参考电平输出端RDL的信号准备好之后才开启差分放大器SA，以迅速读出结果，然后关闭差分放大器SA，可使得整体功耗比较小。

还提供，一种单端存储器的差分读取方法，如图5所示，用于上述的单端存储器的差分读取电路，包括以下步骤：

步骤1，导通充电支路和分压支路以对位线和存储信号检测端充电，存储信号检测端充电后的电压为电源电压，位线充电后的电压比存储信号检测端充电后的电压低一阈值电压；

步骤2，控制单端存储器的漏极与位线连接，位线于单端存储器内存储信号的作用下下拉位线或维持位线为高电压，存储信号检测端随位线被下拉或维持高电压；

步骤3，一比较单元依据存储信号检测端的电压与参考电平产生比较信号以作为读取结果。

上述的单端存储器的差分读取方法，步骤3之前，还包括导通参考电平通路的步骤，用于在参考电平输出端提供一低于电源电压的参考电平。

上述的单端存储器的差分读取方法，于步骤3之前，还包括启动比较单元的步骤，通过一外部使能信号启动比较单元。于步骤3之后，还包括关闭比较单元的步骤，以节省功耗。

以下结合图4的时序图对上述电路的工作过程进行介绍：

第一阶段s1，位线BL与单端存储器Memory CELL通过编程断开，第一预充电控制信号Pre-Char和第二控制信号Keep-Ctrl的低电平作用下第一充电支路和第二充电的两个PMOS管均导通，第一NMOS管NMOS1也在控制信号Pre-Char-NMOS的高电平作用下导通，电源电压VDD对存储信号检测端DL及位线BL充电；

第二阶段s2，关闭第一预充电控制信号Pre-Char，使得第一PMOS管PMOS1断开，第一NMOS管NMOS1和第二PMOS管PMOS2仍然导通，此时位线BL与单端存储器Memory CELL通过编程连接，如果单端存储器Memory CELL存“1”，则位线BL不会被下拉，相应的，第一信号DL维持为高电平，如果单端存储器Memory CELL存“0”，则位线BL会被从VDD-Vth开始下拉，而位线BL一旦低于VDD-Vth，则该电位就可以通过第一NMOS管NMOS1传递到存储信号检测端DL，存储信号检测端DL的电位会迅速降低，

第三阶段s3，外部使能信号SA-enable的作用下差分放大器SA启动，差分SA比较存储信号检测端DL和参考电平输出端RDL，如果存储信号检测端DL高于参考电平输出端RDL，差分放大器SA读出为“1”，如果存储信号检测端DL低于参考电平输出端RDL，差分放大器SA读出为“0”。

第四阶段s4，外部使能信号SA-enable关闭差分放大器SA。

上述的参考电平输出端RDL的信号可以形成于第三阶段之前的任何时间。

以上技术方案提供了一种方便快捷且精度比较高的差分读取电路及方法，可提高速度，降低功耗。

以上仅为本发明较佳的实施例，并非因此限制本发明的实施方式及保护范围，对于本领域技术人员而言，应当能够意识到凡运用本发明说明书及图示内容所作出的等同替换和显而易见的变化所得到的方案，均应当包含在本发明的保护范围内。

Claims (11)

1.一种单端存储器的差分读取电路，用于单端存储器中存储信号的读取，其特征在于，所述单端存储器的漏极可控制地连接一位线、栅极连接一字线、源极连接地电压，还包括，

连接通路，连接于所述位线和一电源电压之间，所述连接通路包括：

充电支路，可控制地连接所述电源电压至一存储信号检测端，用于给所述存储信号检测端充电至所述电源电压；

分压支路，连接于所述存储信号检测端和所述位线之间，用于使所述位线的电压相比所述存储信号检测端的电压低一阈值电压；

参考电平通路，设有参考电平输出端，可控制地提供一参考电平；

比较单元，分别与所述存储信号检测端和所述参考电平输出端连接，依据所述存储信号检测端的电压与所述参考电平输出端的电压产生比较信号以作为读取结果。

2.根据权利要求1所述的单端存储器的差分读取电路，其特征在于，所述充电支路包括，

第一开关支路，于一第一预充电控制信号的作用下，导通所述电源电压和所述存储信号检测端。

3.根据权利要求1所述的单端存储器的差分读取电路，其特征在于，所述充电支路包括，

第一开关支路，于一第一预充电控制信号的作用下，导通所述电源电压和所述存储信号检测端；

第二开关支路，与所述第一开关支路并联，于一第二控制信号的作用下，导通所述电源电压和所述存储信号检测端。

4.根据权利要求1所述的单端存储器的差分读取电路，其特征在于，所述分压支路上串联一第一NMOS管，所述第一NMOS管的栅极连接一第三控制信号，所述第一NMOS管的源极连接所述存储信号检测端，所述第一NMOS管的漏极连接所述位线。

5.根据权利要求3所述的单端存储器的差分读取电路，其特征在于，

所述第一开关支路上串联一第一PMOS管，所述第一PMOS管的栅极连接所述第一预充电控制信号，所述第一PMOS管的源极连接所述电源电压，所述第一PMOS管的漏极连接所述存储信号检测端；

所述第二开关支路上串联一第二PMOS管，所述第二PMOS管的栅极连接所述第二控制信号，所述第二PMOS管的源极连接所述电源电压，所述第二PMOS管的漏极连接所述存储信号检测端。

6.根据权利要求1所述的单端存储器的差分读取电路，其特征在于，所述参考电平通路包括第二分压支路，可控制地连接所述电源电压至一参考电平输出端，用于在所述参考电平输出端提供一低于所述电源电压的参考电平。

7.根据权利要求6所述的单端存储器的差分读取电路，其特征在于，所述第二分压支路包括第三PMOS管和第二NMOS管，所述第三PMOS管的栅极连接一参考控制信号，所述第三PMOS管的源极连接所述电源电压，所述第三PMOS管的漏极连接所述第二NMOS管的源极，所述第二NMOS管的漏极连接所述参考电平输出端，所述第二NMOS管的栅极连接一与所述参考控制信号相反的反相信号，于所述参考控制信号和所述反相信号的作用下所述第三PMOS管和所述第二NMOS管同步导通或同步关断。

8.根据权利要求1所述的单端存储器的差分读取电路，其特征在于，所述比较单元采用差分放大器，所述差分放大器的同相输入端连接所述存储信号检测端，所述差分放大器的反相输入端连接所述参考电平输出端。

9.一种单端存储器的差分读取方法，其特征在于，用于权利要求1所述的单端存储器的差分读取电路，包括以下步骤：

步骤1，导通所述充电支路和所述分压支路以对所述位线和所述存储信号检测端充电，所述存储信号检测端充电后的电压为所述电源电压，所述位线充电后的电压比所述存储信号检测端充电后的电压低一阈值电压；

步骤2，控制所述单端存储器的漏极与所述位线连接，所述位线于所述单端存储器内存储信号的作用下下拉所述位线或维持所述位线为高电压，所述存储信号检测端随所述位线被下拉或维持高电压；

步骤3，一比较单元依据所述存储信号检测端的电压与所述参考电平产生比较信号以作为所述读取结果。

10.根据权利要求9所述的单端存储器的差分读取方法，其特征在于，所述步骤3之前，还包括导通所述参考电平通路的步骤，用于在所述参考电平输出端提供一低于所述电源电压的参考电平。

11.根据权利要求9所述的单端存储器的差分读取方法，其特征在于，于所述步骤3之前，还包括启动所述比较单元的步骤，通过一外部使能信号启动所述比较单元。