CN101504862A - 存储装置、位线预充电电路及位线预充电方法 - Google Patents

存储装置、位线预充电电路及位线预充电方法 Download PDF

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Abstract

本发明公开了一种存储装置、位线预充电电路及位线预充电方法。该存储装置包括：一存储单元；一箝位晶体管，具有一第一端、一第二端及一控制端，该箝位晶体管耦合于该存储单元；一反相器，具有一输入端及一输出端，该输入端电性连接于箝位晶体管的第二端，该输出端连接于箝位晶体管的控制端；一位线，电性连接于箝位晶体管的第二端以及反向器的输入端，该位线具有一位线电压；一预充电路径，电性连接于箝位晶体管的第一端，其连接节点处具有一检测电压；以及一侦测控制器，电性连接于箝位晶体管的第一端以及预充电路径，该侦测控制器用以侦测该检测电压，当检测电压位于一低电平时开启该预充电路径，当检测电压位于一高电平时关闭该预充电路径。

Description

存储装置、位线预充电电路及位线预充电方法
技术领域
本发明是关于一种存储装置、位线预充电电路及位线预充电方法，特别是关于一种应用于存储单元(memory cell)的位线电压(bit line voltage)的存储装置、位线预充电电路及位线预充电方法。
背景技术
请参阅图1，其为一种习用的存储器阵列中的检测概念方案与预充电电路的电路图，在图中仅显示存储器阵列的多个存储单元中的其中一个存储单元的控制电路。
在图1中，检测概念方案10主要是由反相器101以及存储单元102所构成，箝位晶体管MCL的一第一端经由负载103连接于电压源VDD、一第二端连接于反相器101的输入端以及位线、控制端则连接于反相器101的输出端。存储单元102受控于字线电压VWL。图中所示的电容CBL是指位线电压VBL与接地端之间的电容效应，但其在电路结构中并未存在一实际的电容。
在检测概念方案10中，由于位线很长，因此电容CBL的电容值会变得很大，而为了要提升位线电压VBL至一预定值(例如1.6伏特)时，若是仅仅依赖检测概念方案10本身的操作，则需要很长的时间才能稳定地将提升位线电压VBL至该预定值，难以满足使用上的需求。
为了改善这个缺点，习用技术是在检测概念方案10增加一额外的预充电路径11，利用额外的预充电路径11在预充电阶段的前期提升预充电速度，使得位线电压VBL能够更快地到达该预定值。
然而，用来控制额外的预充电路径11的延迟电路12会受到电源、温度以及工艺边界(process corner)的诸多影响，因此在精确控制上具有很大的困难；亦即，想要精确地控制额外的预充电路径11的启动、操作与关闭具有很大的困难度。
有鉴于此，申请人鉴于先前技术中所产生的缺失，经过悉心试验与研究，并一本锲而不舍的精神，终构思出本发明「存储装置、位线预充电电路及位线预充电方法」，以下为本发明的简要说明。
发明内容
本发明的主要目的在于提出一种存储装置、位线预充电电路及位线预充电方法，藉此提升位线的预充电速度，并且能够及早关闭额外的预充电路径，以便产生足够的电压余裕(voltage margin)而防止过度充电(overcharge)。
本发明一方面提出一种存储装置，包括：一存储单元；一箝位晶体管，具有一第一端、一第二端及一控制端，该第二端耦合于该存储单元；一第一反相器，具有一输入端及一输出端，该输入端电性连接于该箝位晶体管的该第二端，该输出端电性连接于该箝位晶体管的该控制端；一位线，电性连接于该箝位晶体管的该第二端以及该第一反向器的该输入端，该位线具有一位线电压；一预充电路径，电性连接于该箝位晶体管的该第一端，其连接节点处具有一检测电压；以及一侦测控制器，电性连接于该箝位晶体管的该第一端以及该预充电路径，该侦测控制器是用以侦测该检测电压，并当该检测电压位于一第一低电平时开启该预充电路径以提升该位线电压，且当该检测电压位于一第一高电平时关闭该预充电路径。
本发明另一方面提出一种位线预充电电路，包括：一箝位晶体管，具有一第一端、一第二端及一控制端；一位线，电性连接于该箝位晶体管的该第二端，该位线具有一位线电压；一电流源电路，连接于该箝位晶体管的该第一端，其连接节点处具有一检测电压；以及一侦测控制器，电性连接于该箝位晶体管的该第一端以及该电流源电路，该侦测控制器是用以侦测该检测电压，并当该检测电压位于一第一低电平时致能该电流源电路以提升该位线电压，且当该检测电压位于一第一高电平时禁能该电流源电路。
本发明再一方面提出一种位线预充电方法，是应用于一存储器阵列的多条位线，其中各该位线耦合于一箝位晶体管，该箝位晶体管具有一第一端、一第二端及一控制端，各该第一端上具有一具有一检测电压，各该第二端电性连接于该位线，且该位线具有一位线电压，该位线预充电方法包括下列步骤：侦测该检测电压；当该检测电压位于一低电平时，对该箝位晶体管预充电以提升该位线电压；以及当该检测电压位于一高电平时，停止对该箝位晶体管预充电。
本发明得藉由下列图式及详细说明，以得更深入的了解：
附图说明
图1是一种习用的存储器阵列中的检测概念方案与预充电电路的电路图。
图2是本发明所提出的存储装置一较佳实施例的电路图。
图3是图2的存储装置在不同的存储单元电流下的控制电压Vctl、检测电压Vsa及位线电压VBL的波形时序图。
图4是在图2的箝位晶体管MCL的栅极电压VCL与源极电压VBL的变化下、M倍的参考电流IREF负载线与存储单元电流Icell负载线的示意图。
图5是本发明所提出的具有第一补偿电路的存储装置的电路图。
图6是在图5的箝位晶体管MCL的栅极电压VCL与位线电压VBL的变化下、补偿后的M倍的参考电流IREF负载线与存储单元电流Icell负载线的示意图。
图7是本发明所提出的具有第二补偿电路的存储装置的电路图。
图8是在图7的箝位晶体管MCL的栅极电压VCL与源极电压VBL的变化下、补偿后的M倍的参考电流IREF负载线与存储单元电流Icell负载线的示意图。
图9是图2的存储装置在配置了补偿电路后、在不同的存储单元电流下的控制电压Vctl、检测电压Vsa及位线电压VBL的波形时序图。
【主要元件符号说明】
2        存储装置
5        存储装置
7        存储装置
10       检测概念方案
101     反相器
102     字线晶体管
103     负载
104     反相器
105     反相器
11      预充电路径
12      延迟电路
21      预充电路径
22      侦测控制器
51      第一补偿电路
71      第二补偿电路
CBL     电容
DET     缓冲器
Icell    存储单元电流
IREF    参考电流源
N1～N3  NMOS晶体管
MCL     箝位晶体管
P1～P7  PMOS晶体管
PRE_EN  致能信号
VDD     高电压源
VBL     位线电压
VCL     栅极电压
VWL     字线电压
Vctl    控制电压
Vsa     检测电压
具体实施方式
请参阅为了改善前述问题，本发明提出一种存储装置，是在图1中包括了箝位晶体管MCL、反相器101以及位线的检测概念方案10之外，再额外设置一预充电路径以及一侦测控制器。
请参阅图2，其为本发明所提出的存储装置一较佳实施例的电路图。在图2中，检测概念方案10的电路结构与图1完全相同，而存储装置2除了检测概念方案10之外，还包括了一预充电路径21以及一侦测控制器22。
以下说明检测概念方案10、预充电路径21以及侦测控制器22等三者之间的操作，而该操作是基于构成箝位晶体管MCL的NMOS晶体管的漏极上的一检测电压Vsa以及位线的一位线电压VBL。也就是说，将预充电路径21以及侦测控制器22同时电性连接于构成箝位晶体管MCL的NMOS晶体管的漏极，便可以利用侦测控制器22来侦测检测电压Vsa。当检测电压Vsa位于低电平时，侦测控制器22便开启预充电路径21以提升位线电压VBL，而当检测电压Vsa位于高电平时，侦测控制器22便关闭预充电路径21。
藉由预充电路径21以及侦测控制器22，便可以提升位线的预充电速度，并且还可以精确地在预充电电压Vsa近似于位线电压VBL时即关闭预充电路径21，其优点为能够防止过度充电，但却不会受到电源、温度以及工艺边界的影响。
在图2的较佳实施例中，是使用一电流源电路来作为预充电路径21。如图2所示，电流源电路是由三个PMOS晶体管P1～P3以及一个参考电流源IREF所构成，PMOS晶体管P1与PMOS晶体管P2的源极均电性连接于高电压源VDD、栅极则彼此电性连接，PMOS晶体管P2的漏极电性连接于本身的栅极以及参考电流源IREF的输入端，参考电流源IREF的输出端则电性连接于低电压源。PMOS晶体管P3的源极电性连接于PMOS晶体管P1的漏极、栅极接收来自侦测控制器22的一控制电压Vctl、漏极则电性连接于构成箝位晶体管MCL的NMOS晶体管的漏极。
需要注意的是，PMOS晶体管P1的长宽比(aspect ratio)是PMOS晶体管P2的长宽比的M倍，而PMOS晶体管P1、PMOS晶体管P2以及参考电流源IREF又共同构成了一电流镜；因此，作为预充电路径21的电流源电路便可以将M倍的参考电流IREF提供给箝位晶体管MCL。
另一方面，侦测控制器22是由PMOS晶体管P4、NMOS晶体管N2、缓冲器DET以及二个反相器104与105所构成。PMOS晶体管P4的源极电性连接于高电压源、栅极受控于一致能信号PRE_EN，NMOS晶体管N2的漏极电性连接于PMOS晶体管P4的漏极、栅极电性连接于缓冲器DET的输出端、源极则电性连接于低电压源。反相器104与105彼此颠倒电性连接，DET的输入端则电性连接于构成箝位晶体管MCL的NMOS晶体管的漏极。
请参阅图3，其为图2的存储装置在不同的存储单元电流下的控制电压Vctl、预充电电压Vsa及位线电压VBL的波形时序图。以下仅利用存储单元电流Icell为10μA并同时参考图2来作说明，当存储单元电流Icell分别为15μA与20μA时情况亦类似。
1、0ns～20ns
当位线电压VBL由低电平开始升高时，检测电压Vsa由高电平降低，经由侦测控制器22的转换，控制电压Vctl亦降为低电平，此时预充电路径21的PMOS晶体管P3导通，预充电路径21提供M倍的参考电流IREF给箝位晶体管MCL以提升其预充电速度。
2、20ns附近
而当位线电压VBL的上升趋缓时，由于箝位晶体管MCL的放大作用，检测电压Vsa会以更快的速度升至高电平，经由侦测控制器22的转换，控制电压Vctl亦升为高电平，此时预充电路径21的PMOS晶体管P3断开，预充电路径21便停止提供M倍的参考电流IREF给箝位晶体管MCL。
3、20ns～50ns
虽然M倍的参考电流IREF大于存储单元电流，但位线电压VBL并未上升至足够侦测到预充电路径21已关闭的电平，因此位线电压VBL需要一段较长的时间来趋向稳定。
以下利用图4来说明这一段长时间的形成原因。请参阅图4，其为在图2的箝位晶体管的栅极电压VCL与源极电压VBL的变化下、M倍的参考电流IREF负载线与存储单元电流Icell负载线的示意图。
由图4可以看出，为了要对位线充电，因此预充电路径21所提供的M倍的参考电流IREF必须大于存储单元电流Icell。此外，由于箝位晶体管MCL的栅极与源极间电压VGS为固定，因此当位线电压VBL上升时，栅极电压VCL便下降。很明显的，在侦测阶段的位线电压VBL为图中的a点，而在预充电路径关闭时的位线电压VBL则为图中的b点，a、b二点之间的电压差即为前述预充电路径21关闭后的位线电压VBL需要一段较长的时间来趋向稳定的原因。
为了尽量缩短这一段时间，本发明提出了二种方法与电路结构来解决。
第一种方法是提升存储单元电流Icell；亦即，尽量让图4中的存储单元电流负载线提升至与M倍的参考电流IREF负载线彼此趋近，使得a、b二点尽可能靠近，便能够缩短这一段时间。为了达成这个目的，本发明所采用的方法为增加箝位晶体管MCL的通道宽度(channel width)。
请参阅图5，其为本发明所提出的具有第一补偿电路的存储装置的电路图，图5的存储装置5与图2的存储装置2的差别仅在于，在构成箝位晶体管MCL的NMOS晶体管的三端之间设置了一个第一补偿电路51，来增加箝位晶体管MCL的通道宽度，藉此提升存储单元电流Icell。
第一补偿电路51包括了NMOS晶体管N3与PMOS晶体管P5。NMOS晶体管N3的漏极电性连接于箝位晶体管MCL的漏极、栅极电性连接于箝位晶体管MCL的栅极。PMOS晶体管P5的源极电性连接于NMOS晶体管N3的源极、栅极受控于控制电压Vctl、漏极电性连接于箝位晶体管MCL的源极。此外，NMOS晶体管N3的宽长比是箝位晶体管MCL的宽长比的M-1倍。
请参阅图6，其为在图5的存储单元的栅极电压VCL与位线电压VBL的变化下、补偿后的M倍的参考电流IREF负载线与存储单元电流Icell负载线的示意图。由图中可看出，藉由第一补偿电路51的配置，便可以提升存储单元电流Icell，在最佳状况下可以让图4中的存储单元电流负载线与M倍的参考电流IREF负载线互相重合，使得a、b二点亦互相重合，以消除该段时间。
第二种方法是改变位线电压VBL与栅极电压VCL之间的关系；亦即，尽量让图4中的栅极电压VCL与位线电压VBL的变化线的斜率增加，使得a、b二点尽可能靠近，便能够缩短这一段时间。为了达成这个目的，本发明所采用的方法为增强第一反相器101的驱动能力(driving ability)以改变其转换函数(transfer function)。
请参阅图7，其为本发明所提出的具有第二补偿电路的存储装置的电路图，图7的存储装置7与图2的存储装置2的差别仅在于，在反相器101的输入端与输出端之间设置了一个第二补偿电路71，来增强第一反相器101的驱动能力，以改变其转换函数。
第二补偿电路71包括了PMOS晶体管P6与PMOS晶体管P7。PMOS晶体管P6的漏极电性连接于高电压源VDD、栅极受控制于控制电压Vctl。PMOS晶体管P7的源极电性连接于PMOS晶体管P6的漏极、栅极电性连接于第一反相器101的输入端、漏极电性连接于第一反相器101的输出端。
请参阅图8，其为在图7的箝位晶体管MCL的栅极电压VCL与位线电压VBL的变化下、补偿后的M倍的参考电流IREF负载线与存储单元电流Icell负载线的示意图。由图中可看出，藉由第二补偿电路71的配置，便可以增强第一反相器101的驱动能力并改变其转换函数，在最佳状况下可以让图4中的栅极电压VCL与位线电压VBL的变化线之斜率增加(如图中所示，由变化线S换成变化线R)，使得a、b二点尽可能靠近，以缩短该段时间。
请参阅图9，其为图2的存储装置在配置了补偿电路后、在不同的存储单元电流下的控制电压Vctl、检测电压Vsa及位线电压VBL的波形时序图。比较图9与图3后可以看出，利用本发明所提出的补偿方法与电路，确实可以改善预充电路径21关闭后的位线电压VBL需要一段较长时间来趋向稳定的问题。
综上所述，本发明主要是利用一预充电路径与一侦测控制器在预充电阶段的前期提升存储单元的预充电速度，可以快速且稳定地对位线预充电，亦可适时停止以防止过度充电。此外，本发明还提出补偿电路与方法，能够改善预充电路径关闭后的位线电压需要一段较长时间来趋向稳定的问题。
本发明得由熟悉本技艺的人士任施匠思而为诸般修饰，然皆不脱权利要求所欲保护的范围。

Claims (14)

1、一种存储装置，其特征在于，包括：
一存储单元；
一箝位晶体管，具有一第一端、一第二端及一控制端，该第二端耦合于该存储单元；
一第一反相器，具有一输入端及一输出端，该输入端电性连接于该箝位晶体管的该第二端，该输出端电性连接于该箝位晶体管的该控制端；
一位线，电性连接于该箝位晶体管的该第二端以及该第一反向器的该输入端，该位线具有一位线电压；
一预充电路径，电性连接于该箝位晶体管的该第一端，其连接节点处具有一检测电压；以及
一侦测控制器，电性连接于该箝位晶体管的该第一端以及该预充电路径，该侦测控制器是用以侦测该检测电压，并当该检测电压位于一第一低电平时开启该预充电路径以提升该位线电压，且当该检测电压位于一第一高电平时关闭该预充电路径。
2、根据权利要求1所述的存储装置，其特征在于，其中该箝位晶体管的该第一端进一步经由一负载而电性连接于一高电压源，且该箝位晶体管的该第二端进一步经由该存储单元而电性连接于一低电压源。
3、根据权利要求1所述的存储装置，其特征在于，其中该预充电路径为一电流源电路，该电流源电路包括：
一第一PMOS晶体管，具有一源极、一栅极及一漏极，该源极电性连接于一高电压源，该第一PMOS晶体管具有一第一宽长比；
一第二PMOS晶体管，具有一源极、一栅极及一漏极，该源极电性连接于该高电压源，该栅极电性连接于本身的该漏极以及该第一PMOS晶体管的该栅极，该第二PMOS晶体管具有一第二宽长比，且该第一宽长比为该第二宽长比的M倍；
一第三PMOS晶体管，具有一源极、一栅极及一漏极，该源极电性连接于该第一PMOS晶体管的该漏极，该栅极电性连接于该侦测控制器，该栅极上具有一控制电压，该漏极电性连接于该箝位晶体管的该第一端；以及
一参考电流源，具有一输入端及一输出端，该输入端电性连接于该第二PMOS晶体管的该漏极，该输出端电性连接于一低电压源，该参考电流源用以提供一参考电流；
其中，当该控制电压位于一第二低电平时，该第三PMOS晶体管断开以关闭该预充电路径，而当该控制电压位于一第二高电平时，该第三PMOS晶体管导通以开启该预充电路径，藉以提供M倍的该参考电流至该箝位晶体管。
4、根据权利要求3所述的存储装置，其特征在于，其中该侦测控制器包括：
一第四PMOS晶体管，具有一源极、一栅极及一漏极，该源极电性连接于一高电压源，该栅极受控于一致能信号；
一第二NMOS晶体管，具有一漏极、一栅极及一源极，该漏极电性连接于该第四PMOS晶体管的该漏极，该源极电性连接于一低电压源；
一缓冲器，具有一输入端及一输出端，该输入端电性连接于该箝位晶体管的该第一端，该输出端电性连接于该第二NMOS晶体管的该栅极；
一第二反相器，具有一输入端及一输出端，该输入端电性连接于该第四PMOS晶体管的该漏极以及该第二NMOS晶体管的该漏极，该输出端电性连接于该电流源电路；以及
一第三反相器，具有一输入端及一输出端，该输入端电性连接于该电流源电路以及该第二反相器的该输出端，该输出端电性连接于该第二反相器的该输入端、该第四PMOS晶体管的该漏极以及该第二NMOS晶体管的该漏极。
5、根据权利要求4所述的存储装置，其特征在于，该箝位晶体管的该控制端进一步电性连接于一第一补偿电路，用以增加该箝位晶体管的通道宽度，使得该箝位晶体管的该控制端与该第二端之间的一电压在该预充电路径被开启与关闭时均相同。
6、根据权利要求5所述的存储装置，其特征在于，其中该第一补偿电路包括：
一第三NMOS晶体管，具有一漏极、一栅极及一源极，该漏极电性连接于该箝位晶体管的该第一端，该栅极电性连接于该箝位晶体管的该控制端，该第三NMOS晶体管具有一第三宽长比；以及
一第五PMOS晶体管，具有一源极、一栅极及一漏极，该源极电性连接于该第三NMOS晶体管的该源极，该栅极受控于该控制电压，该漏极电性连接于该位线；
其中，该第三宽长比为该箝位晶体管的宽长比的M-1倍。
7、根据权利要求4所述的存储装置，其特征在于，该箝位晶体管的该控制端进一步电性连接于一第二补偿电路，用以增强该第一反相器的一驱动能力并改变该第一反相器的一转换函数，使得该位线电压在该预充电路径被开启与关闭时均相同。
8、根据权利要求7所述的存储装置，其特征在于，其中该第二补偿电路包括：
一第六PMOS晶体管，具有一源极、一栅极及一漏极，该源极电性连接于一高电压源，该栅极受控于该控制电压；以及
一第七PMOS晶体管，具有一源极、一栅极及一漏极，该源极电性连接于该第六PMOS晶体管的该漏极，该栅极电性连接于该第一反相器的该输入端，该漏极电性连接于该第一反相器的该输出端以及该箝位晶体管的该控制端。
9、一种位线预充电电路，其特征在于，包括：
一箝位晶体管，具有一第一端、一第二端及一控制端；
一位线，电性连接于该箝位晶体管的该第二端，该位线具有一位线电压；
一电流源电路，连接于该箝位晶体管的该第一端，其连接节点处具有一检测电压；以及
一侦测控制器，电性连接于该箝位晶体管的该第一端以及该电流源电路，该侦测控制器是用以侦测该检测电压，并当该检测电压位于一第一低电平时致能该电流源电路以提升该位线电压，且当该检测电压位于一第一高电平时禁能该电流源电路。
10、根据权利要求9所述的位线预充电电路，其特征在于，其中该电流源电路包括：
一第一PMOS晶体管，具有一源极、一栅极及一漏极，该源极电性连接于一高电压源，该第一PMOS晶体管具有一第一宽长比；
一第二PMOS晶体管，具有一源极、一栅极及一漏极，该源极电性连接于该高电压源，该栅极连接于本身的该漏极以及该第一PMOS晶体管的该栅极，该第二PMOS晶体管具有一第二宽长比，且该第一宽长比为该第二宽长比的M倍；
一第三PMOS晶体管，具有一源极、一栅极及一漏极，该源极电性连接于该第一PMOS晶体管的该漏极，该栅极电性连接于该侦测控制器，该栅极上具有一控制电压，该漏极电性连接于该箝位晶体管的该第一端；以及
一参考电流源，具有一输入端及一输出端，该输入端电性连接于该第二PMOS晶体管的该漏极，该输出端电性连接于一低电压源，该参考电流源用以提供一参考电流；
其中，当该控制电压位于一第二低电平时，该第三PMOS晶体管断开以禁能该电流源电路，而当该控制电压位于一第二高电平时，该第三PMOS晶体管导通以致能该电流源电路，藉以提供M倍的该参考电流至该箝位晶体管。
11、根据权利要求10所述的位线预充电电路，其特征在于，其中该侦测控制器包括：
一第四PMOS晶体管，具有一源极、一栅极及一漏极，该源极电性连接于一高电压源，该栅极受控于一致能信号；
一第二NMOS晶体管，具有一漏极、一栅极及一源极，该漏极电性连接于该第四PMOS晶体管的该漏极，该源极电性连接于一低电压源；
一缓冲器，具有一输入端及一输出端，该输入端电性连接于该箝位晶体管的该第一端，该输出端电性连接于该第二NMOS晶体管的该栅极；
一第二反相器，具有一输入端及一输出端，该输入端电性连接于该第四PMOS晶体管的该漏极以及该第二NMOS晶体管的该漏极，该输出端电性连接于该电流源电路；以及
一第三反相器，具有一输入端及一输出端，该输入端电性连接于该电流源电路以及该第二反相器的该输出端，该输出端电性连接于该第二反相器的该输入端、该第四PMOS晶体管的该漏极以及该第二NMOS晶体管的该漏极。
12、一种位线预充电方法，是应用于一存储器阵列的多条位线，其特征在于，其中各该位线耦合于一箝位晶体管，该箝位晶体管具有一第一端、一第二端及一控制端，各该第一端上具有一具有一检测电压，各该第二端电性连接于该位线，且该位线具有一位线电压，该位线预充电方法包括下列步骤：
侦测该检测电压；
当该检测电压位于一低电平时，对该箝位晶体管预充电以提升该位线电压；以及
当该检测电压位于一高电平时，停止对该箝位晶体管预充电。
13、根据权利要求12所述的位线预充电方法，其特征在于，进一步包括一第一补偿步骤：增加该箝位晶体管的通道宽度，使得该箝位晶体管的该控制端与该第二端之间的一电压在对该箝位晶体管预充电时与停止对该箝位晶体管预充电时均相同。
14、根据权利要求12所述的位线预充电方法，其特征在于，进一步包括一第二补偿步骤：于该箝位晶体管的该控制端与该第二端之间连接一反相器，并增强该反相器的一驱动能力且改变该反相器的一转换函数，使得该位线电压在对该箝位晶体管预充电时与停止对该箝位晶体管预充电时均相同。
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