TWI655631B - 記憶體電路以及自記憶體電路讀取資料的方法 - Google Patents

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Abstract

本文提供記憶體電路，該記憶體電路包括6T位元單元6陣列，其中位元單元行經由連接至各個感測放大器電路10的位元線對8而耦接在一起。該感測放大器電路包括反相器對12、14與控制電路，該控制電路係配置來控制感測放大器電路在複數個模式中操作，該複數個模式包括偏移補償模式、放大模式與閂鎖模式。

Description

記憶體電路以及自記憶體電路讀取資料的方法
本發明係關於記憶體電路的領域。更具體地，本發明係關於感測放大器的配置與控制，感測放大器用於當從記憶體電路內的一陣列的位元單元讀取資料時，感測位元線之間的差動電壓。
已知的是，提供包括一陣列的位元單元之記憶體電路，其中位元單元藉由位元線對而連接。位元線對係預充電至給定的電壓，且然後根據正被讀取的一行內的位元單元的內容，將該位元線對的一位元線放電。由於此放電而產生於位元線對的位元線之間的電壓差係藉由感測放大器電路來感測，感測放大器電路耦接於該等位元線。
針對記憶體，所欲改良的性能參數是可從記憶體讀取資料的速度。限制此速度的一個因素是：感測放大器感測電壓差(根據上述，該電壓差係正被讀取時的位元線之間所產生的電壓差)所需的時間量。此外，隨著裝置變得更小，感測放大器電路的問題是：感測放大器電路中的電路元件之 間的失配可能導致失效或較差的性能。具體地，感測放大器可包括一對交叉耦接的反相器。若反相器不能良好匹配，則反相器可能被不正確地切換，或切換得較慢，這是因為以預期方式在位元線之間產生的電壓差所導致。處理這個問題的一種方式是使電路元件包括至少大於必需反相器的反相器，使得失配可以減少。然而，從面積與電路密度的觀點看來，使反相器大於所需是不利的。
從一態樣看來，本發明提供一記憶體電路，包括：位元單元陣列，該位元單元陣列包括複數個位元單元行；複數個位元線對，每一位元線對耦接於該陣列內的各個位元單元行；及感測放大器電路，該感測放大器電路耦接於該複數個位元線對的至少一者並且配置來感測該複數個位元線對的該至少一者的位元線之間的一電壓差；其中該感測放大器電路包括一反相器對與控制電路，該控制電路係配置來控制該感測放大器電路在複數個模式下操作，該複數個模式包括：(i)一偏移補償模式，其中該反相器對係隔離於該等位元線，且該反相器對的每一反相器採用一狀態，該狀態對應於一跳閘點(trip point)，在該跳閘點處，該反相器的一輸入電壓實質上等於該反相器的一輸出電壓；(ii)一放大模式，其中該反相器對的每一反相器接 收且放大來自該位元線對的各個位元線之一位元線電壓，且該反相器對的該等反相器係隔離於彼此；及(iii)一閂鎖模式，其中該反相器對係交叉耦接，使得該反相器對的每一反相器的一輸出係供應作為至該反相器對的另一反相器的一輸入。
本技術認定，感測放大器電路內的反相器對可配置以改良記憶體性能的方式在不同的模式中操作。具體地，反相器對並非固定地交叉耦接，而是可藉由控制電路來配置反相器對之間的互連以及反相器對至位元線的連接，以提供一偏移補償模式、一放大模式及一閂鎖模式。在這些模式的每一者中，反相器對不同地作用，且不同的操作模式的組合可提供性能的整體增強。
在一些實施例中，控制電路係配置來在執行一讀取操作時，經由偏移補償模式、放大模式及閂鎖模式依序切換感測放大器電路。依序採用這些模式的每一者，首先補償反相器之間的失配，使用反相器來放大位元線之間產生的電壓差，且之後穩定地鎖住電壓差，以產生一輸出信號。
在一些實施例中，感測放大器電路可包括一對電容器，其中每一電容器具有至少在放大模式期間連接至一反相器的第一端以及連接至一位元線的第二端。位元線之間產生的一電壓差傳送通過相關的電容器至一相連的反相器的輸入，反相器之後放大該電壓變化作為其輸入，以產生一放大的變化電壓作為其輸出。此種放大的電壓差可更快速升高至其可被穩定地擷取且閂鎖住之一位準，藉此允許感測時間的 減少，且因此增加記憶體的操作速度。
控制電路可配置來在偏移補償模式期間將電容器的第二端連接在一起，使得第二端採用共用的電壓位準。以此方式，兩個反相器之間的切換點的偏移可被橫越個別電容器所產生的電壓所吸收，藉此匹配該兩個反相器，以相等地回應於經由承載偏移電壓的電容器所後續施加的電壓差。
在一些實施例中，預充電操作係在一讀取操作之前執行於該等位元線上，且感測放大器電路包括輸入預充電電路，該輸入預充電電路預充電該等電容器的第二端至此預充電電壓位準，以作為共享的電壓位準。以此方式來預充電該等電容器可避免：當位元線經由例如行選擇電晶體而連接至感測放大器電路時，因為電荷流入電容器而導致讀取操作的干擾。
將瞭解到，雖然在偏移補償模式中反相器保持在其跳閘點，但反相器將消耗較大的電流，因為反相器會漏電。為了減少因為此漏電所消耗的能量，感測放大器電路在偏移補償模式中操作達預充電時期的適當子時期，因為所需的偏移補償可比經由位元單元陣列運行之較長且高電容值的位元線的預充電更快速實現。
為了減少功率消耗，以及位元線可能的非所欲放電，電容器的每一者的第一端在閂鎖模式期間係隔離於反相器。
雖然本技術可用於具有多種不同類型的位元單元之記憶體電路內來得到益處，但本技術適用於位元單元為6T位 元單元的實施例中(亦即，位元單元包括六個電晶體)。
為了減少因為預見電容器對而對於面積的影響，一些實施例使得電容器對具有一間距尺寸，該尺寸實質上等於該感測放大器電路的間距尺寸，使得這些元件可以以不會過度增加記憶體電路的尺寸之方式而一起形成於該記憶體電路內。
將瞭解到，雖然電容器對可用多種不同方式形成(包括例如，金屬、多矽及/或溝槽電容器的至少一者)，但在一些實施例中，這些電容器可形成為：由一金屬氧化物層所分隔的金屬層。
所用的電容器對的電容值對於記憶體電路所達到的性能特性有影響。取決於記憶體電路需要何種特定的性能特性，可改變電容值，以提供例如：電壓差的放大的高度增益，或者可靠地從記憶體讀取所需要之放大模式的歷時減少。但是，在一些實施例中，電容器對的尺寸可設計成具有一電容值，該電容值導致下述兩者的一乘積的一實質上最大值：在放大模式期間該等反相器的增益；以及可靠地感測位元線電壓所需要之放大模式的一最小歷時倒數。
從另一態樣看來，本發明提供一記憶體電路，包括：位元單元陣列手段，用於儲存資料，該位元單元陣列手段包括複數個位元單元行手段；複數個位元線對，每一位元線對耦接於該陣列內的各自位元單元行手段；及感測放大器手段，用於感測複數個位元線對的至少 一者的位元線之間的一電壓差；其中該感測放大器手段包括一反相器對與控制手段，該控制手段用於控制感測放大器手段在複數個模式中操作，該複數個模式包括：(i)一偏移補償模式，其中該反相器對係隔離於該等位元線，且該反相器對的每一反相器採用一狀態，該狀態對應於一跳閘點，在該跳閘點處，該反相器的一輸入電壓實質上等於該反相器的一輸出電壓；(ii)一放大模式，其中該反相器對的每一反相器接收且放大來自該位元線對的各個位元線之一位元線電壓，且該反相器對的該等反相器係隔離於彼此；及(iii)一閂鎖模式，其中該反相器對係交叉耦接，使得該反相器對的每一反相器的一輸出係供應作為至該反相器對的另一反相器的一輸入。
從又一態樣看來，本發明提供一方法，用於自記憶體電路讀取資料，該方法包括：位元單元陣列，該位元單元陣列包括複數個位元單元行；複數個位元線對，每一位元線對耦接於該陣列內的各個位元單元行；及感測放大器電路，該感測放大器電路耦接於該複數個位元線對的至少一者並且配置來感測該複數個位元 線對的該至少一者的位元線之間的一電壓差；該方法包括下述步驟：在偏移補償模式中操作該感測放大器電路，其中該反相器對係隔離於該等位元線，且該反相器對的每一反相器採用一狀態，該狀態對應於一跳閘點，在該跳閘點處，該反相器的一輸入電壓實質上等於該反相器的一輸出電壓；在放大模式中操作該感測放大器電路，其中該反相器對的每一反相器接收且放大來自該位元線對的各個位元線之一位元線電壓，且該反相器對的該等反相器係隔離於彼此；及在閂鎖模式中操作該感測放大器電路，其中該反相器對係交叉耦接，使得該反相器對的每一反相器的一輸出係供應作為至該反相器對的另一反相器的一輸入。
根據以下的說明性實施例的詳細說明，配合所附圖式來閱讀，將更容易瞭解本發明之上述與其他目的、特徵與優點。
2‧‧‧記憶體電路
4‧‧‧陣列
6‧‧‧位元單元
8‧‧‧位元線對
10‧‧‧感測放大器電路
12、14‧‧‧反相器
16‧‧‧行選擇電晶體
18‧‧‧腳註控制電路
20‧‧‧預充電電路
22‧‧‧三相驅動器電路
B0‧‧‧位元值
BL_MX/BL_MX_B‧‧‧節點
BL<0>、BLB<0>‧‧‧位元線
C1、C2‧‧‧電容器
clk‧‧‧時脈信號
FOOTER_CTRL‧‧‧控制信號
M3、M4、M5、M6、M7、M8‧‧‧電晶體
M9、M10、M11、M12‧‧‧電晶體
PRE_B‧‧‧預充電控制信號
READ_EN‧‧‧讀取啟用信號
SA_EN‧‧‧感測放大器啟用信號
Vdd‧‧‧電壓
Voff1、Voff2‧‧‧偏移電壓
WL_EN‧‧‧字線啟用信號
第1圖示意地圖示積體電路記憶體，積體電路記憶體包括位元單元陣列，位元線經由該陣列排列，位元線連接至個別的感測放大器電路；第2圖示意地圖示感測放大器電路的三個操作模式； 第3圖示意地圖示性能改良，該等性能改良在一些範例實施例中可使用第2圖的不同操作模式來達成；第4圖更詳細地示意地圖示感測放大器電路的範例實施例，感測放大器電路包括反相器對、電容器對，與控制電路，該控制電路係用於控制感測放大器電路來採用不同的操作模式；第5圖為信號圖，示意地圖示第4圖的電路的操作；第6圖為示意地圖示第4圖的電路的部分之圖，其中根據哪些電路元件在哪個操作模式中啟用而強調不同的電路元件；第7圖為信號圖，圖示用於控制第4圖的電路所使用的各種控制信號的相關時序；第8圖示意地圖示使用本技術的記憶體電路的一範例的布局；第9圖示意地圖示針對使用本技術的一範例記憶體電路所量測的性能改良；及第10圖示意地圖示在根據本技術的範例記憶體電路的多個實例中所量測的性能改良。
第1圖示意地圖示記憶體電路2，記憶體電路2包括位元單元6之陣列4。位元單元6係配置成行，該等行經由各個位元線對8而連接至感測放大器電路10。當執行讀取操作時，位元線8預充電至預充電位準，且之後根據正被讀取的該位元單元內儲存的位元值，將該等位元線的一者選擇性 地從該預充電位準放電。在放電達某個歷時之後，開啟感測放大器電路10，且感測位元線之間的電壓差，且該電壓差用以設定來自感測放大器電路10的閂鎖值作為讀取資料值，例如，位元值B0。
感測放大器電路10包括一對反相器12、14。第2圖示意地圖示包括反相器12、14的感測放大器電路的一部分，感測放大器電路在讀取操作期間在不同的模式中操作。在讀取操作期間，感測放大器電路10依序操作於包括偏移補償模式、放大模式、與閂鎖模式的模式序列中。
一對電容器C1、C2配備有：連接至各個反相器12、14的輸入之第一端，以及經由行選擇電晶體16而選擇性地連接至位元線8之第二端。在所圖示的範例中，使用至感測放大器電路10之2：1多工的位元線，但是這是一個實施細節，且在其他實施例中可不同，其中可不使用多工或使用較高程度的多工。
在偏移補償模式期間，反相器12、14藉由切換至高阻抗狀態的行選擇電晶體16而隔離於各個位元線。每一反相器12、14的輸出係連接至其自身的輸入，且此舉用以將反相器保持在對應於其跳閘點(trip point)的狀態中，在該跳閘點處，該反相器的輸入電壓實質上等於該反相器的輸出電壓。反相器12、14的該等特性會因為裝置失配而不同，且因此，每一反相器對應於跳閘點的輸入電壓可能改變。至每一反相器12、14的輸入係耦接於電容器C1、C2的一者的各個第一端。每一電容器C1、C2的第二端係連接至供應軌電壓 Vdd，供應軌電壓Vdd相同於位元線8被預充電的電壓。因此，偏移電壓Voff1與Voff2分別在電容器C1與C2中發展，並且針對反相器12、14將對供應自位元線8的後續供應的輸入電壓做出何種反應來提供反相器12、14之間的自動變零偏移補償。
在偏移補償模式之後的放大模式期間，反相器12、14隔離於彼此，但是現在彼此連接來經由電容器C1與C2接收位元線8的各個者上的電壓。因為反相器12、14在偏移補償模式期間已經先置於對應於其跳閘點的狀態中，因此此狀態係對應於改變輸入電壓位準而產生輸出電壓位準改變之反相器的高增益。因此，至反相器12、14的兩個輸入之間出現的電壓差△V係放大至電壓差Kx△V。因此增加的速度(利用該增加的速度，反相器14的輸出之間的差到達足以可靠地由感測放大器電路10擷取且閂鎖住之位準)促使讀取操作變得更快。
在閂鎖模式中，反相器12、14係交叉耦接，使得至一反相器的輸入係取自另一反相器的輸出，且反之亦然。至反相器的輸入也經由隔離閘(第2圖未例示)而隔離於電容器C1、C2。
在第2圖例示的範例中，位元線BL<0>在讀取操作期間放電，且因此，至反相器12的輸入經閂鎖至較低，而至反相器14的輸入經閂鎖至較高(亦即，Vdd)。
第3圖示意地圖示性能改良，顯示本技術的一範例實施例所達成之優於習用感測放大器電路的性能改良。該等 實施係等面積的實施。將瞭解到，利用不同的範例實施例，可達成不同的性能特性。
第4圖更詳細圖示感測放大器電路10的範例實施例。電晶體M3與M4包括一個反相器。電晶體M5與M6包括另一個反相器。電晶體M7、M8、M9與M10係用於重新配置用於偏移補償模式(自動變零)、放大模式、與閂鎖模式的反相器連接。電晶體M11與M12作用來在閂鎖模式期間隔離電容器C1與C2，以防止節點BL_MX/BL_MX_B處的全幅電壓擺幅，節點BL_MX/BL_MX_B處的全幅電壓擺幅可能開啟位元線多工器開關(行選擇電晶體)，且負面地影響性能。
將瞭解到，此範例實施例係例示有2：1的位元線多工。其他實施例可完全不使用多工，或者使用較高程度的多工。給定行的位元線可具有與其相關的一對位元線(例如，BL<0>、BLB<0>)，或者在多工的實施例中可具有與其相關的複數個位元線對。在此範例實施例中，位元單元6為包括六個電晶體的6T位元單元，且因此位元單元6係使用位元線對8被感測。每一位元單元6行因此具有與其相關的一個位元線對8。因為位元單元6之陣列4包括複數個位元單元6行，因此該陣列將因此包括複數個位元線對8，其中至少一個位元線對8係相關於每一位元單元6行。
第4圖也圖示腳註控制電路18(footer control circuitry)，腳註控制電路18共用於多個感測放大器電路10之間並且充當控制電路4的部分來控制感測放大器電路10切換於其不同的操作模式之間。
預充電電路20耦接於電容器C1、C2的第二端，並且作用來在預充電時期期間預充電這些節點至Vdd電壓，其中位元線8也預充電至Vdd電壓。輸出三相驅動器電路22接收來自反相器12、14的輸出，並且產生對應於讀取操作的結果之資料輸出。一旦已經讀取資料並且儲存以用於由三相驅動器電路22輸出，則感測放大器電路10可以關閉。
第5圖為信號圖，示意地圖示在讀取操作期間第4圖的電路內的已命名信號的信號位準的變化。位元線8在預充電操作期間預充電。針對此預充電操作的第一部分，腳註控制電路18將供應給感測放大器電路10的電力關閉。在預充電的最後時期期間，腳註控制電路18切換感測放大器電路10至偏移補償模式，在第5圖中標示為偏壓與偏移儲存。在此模式的操作期間，反相器對12、14隔離於每一位元線8，且反相器對12、14的每一反相器採用對應於跳閘點的狀態，在該跳閘點處，反相器的輸入電壓實質上等於反相器的輸出電壓，因為這些係分別經由電晶體M7與M8耦接在一起。
在偏移補償模式結束時，感測放大器電路10進入放大模式(在第5圖中標示為位元線差動放大)。在此模式期間，反相器對12、14的反相器隔離於彼此(至少在感測放大器電路10本身內)並且係連接來接收來自位元線8的各個位元線電壓，該等位元線電壓被反相器12、14放大。
放大模式之後，感測放大器電路10進入閂鎖模式(在第5圖中標示為閂鎖)，其中反相器12、14係交叉耦接，使得一反相器的輸入經由第4圖的電晶體M9與M10而耦接 於另一反相器的輸出。電晶體M11與M12在閂鎖模式期間也關閉，以隔離反相器12、14於位元線電壓。
第6圖為圖示，示意地圖示在個別的操作模式期間，第4圖的感測放大器電路為開啟的那些部分。這些操作模式的每一者作為整體讀取操作的部分依序執行。
第7圖為信號圖，示意地圖示用於控制第4圖的電路所使用的各種控制信號的相關時序。整體的時脈信號clk為用以驅動記憶體電路的時脈信號。此時脈信號的各種延遲版本可用類似於本技術領域中所用的方式來獲得。主要時脈信號與該時脈信號的延遲版本之後用於產生一信號來控制腳註控制電路18，亦即FOOTER_CTRL。預充電電路20受到預充電控制信號PRE_B的控制。字線賦能信號WL_EN用於以習用方式存取陣列4內的一列位元單元6。感測放大器賦能信號SA_EN用於賦能感測放大器電路10，且讀取賦能信號READ_EN用於賦能三相驅動器電路22。
如同從第7圖將見到的，腳註控制電路18的控制信號FOOTER_CTRL重疊於預充電控制信號PRE_B。預充電控制信號PRE_B為高且腳註控制電路控制信號FOOTER_CTRL為高的時期對應於感測放大器電路10的偏移補償模式，如同第6圖的最左邊部分所示。放大模式對應於字線賦能信號WL_EN為高且感測放大器賦能信號SA_EN變高之前的時期。閂鎖模式為當感測放大器賦能信號SA_EN為高時。
第8圖示意地圖示併入本技術的記憶體電路布局。電容器C1與C2形成有一間距，該間距匹配於感測放大器電 路10的間距。電容器C1與C2可由兩金屬層形成，其中一金屬氧化物層安置於兩金屬層之間。這些金屬層可形成於積體電路的上製造層中。在其他實施例中，上製造層可用於繞線與供電，使得電容器係使用頂部之下的層及/或非金屬的層來形成。在某些實施例中，電容器包括金屬、多矽、擴散及/或溝槽電容器的至少一者。電容器C1、C2的電容值係選擇成實質上將下述兩者的乘積值最大化：在放大模式期間反相器10、12的增益，以及可靠地感測位元線電壓所需要之放大模式的最小歷時倒數。這可視為將反相器12、14的增益與頻寬的乘積經由反相器12、14最大化。
第9圖示意地圖示關於本技術的範例實施例所達成的感測時間與強健性之性能改良。
第10圖圖示從根據本技術所製造的記憶體電路的22個範例晶粒所量測的結果，顯示達成的速度與強健性改良。
本技術至少在某些範例實施例中提供對於裝置失配靈敏度較低的感測放大器電路10。感測放大器電路10可以支援更快速的讀取操作，藉此改良可達成的最大讀取速度。該項技術領域者將瞭解到，操作速度可相對於強健性(錯誤率)來做折衷，以達成所欲的性能點。
雖然本發明的說明性實施例已經在此參照所附圖式來詳細敘述，但可瞭解到，本發明不限於彼等精準的實施例，且熟習該項技術者可在不背離本發明範疇及精神的情況下實施各種修改與改變，如所附申請專利範圍所定義。

Claims (13)

  1. 一種記憶體電路，包括：多個位元單元的一陣列，該等多個位元單元的該陣列包括多個位元單元的複數個行；複數個位元線對，每一位元線對耦接於該陣列內的多個位元單元的一各個行；及一感測放大器電路，該感測放大器電路耦接於該等複數個位元線對的至少一者並且配置來感測該等複數個位元線對的該至少一者的多個位元線之間的一電壓差；其中該感測放大器電路包括一反相器對與一控制電路，該控制電路係配置來控制該感測放大器電路在複數個模式中操作，該等複數個模式包括：(i)一偏移補償模式，在該偏移補償模式中，該反相器對係隔離於該等位元線，且該反相器對的每一反相器採用一狀態，該狀態對應於一跳閘點，在該跳閘點時，該反相器的一輸入電壓實質上等於該反相器的一輸出電壓；(ii)一放大模式，在該放大模式中，該反相器對的每一反相器接收且放大來自該位元線對的一各個位元線之一位元線電壓，且該反相器對的該等反相器係隔離於彼此；及(iii)一閂鎖模式，在該閂鎖模式中，該反相器對係交叉耦接，使得該反相器對的每一反相器的一輸出係供應作為至該反相器對的另一反相器的一輸入。
  2. 如請求項1所述之記憶體電路，其中該控制電路係配置來在執行一讀取操作時，經由該偏移補償模式、該放大模式與該閂鎖模式依序切換該感測放大器電路。
  3. 如請求項1所述之記憶體電路，其中該感測放大器電路包括一對電容器，該對電容器的每一電容器具有一第一端與一第二端，且該控制電路係配置來在該放大模式期間經由該第一端、該電容器與該第二端而連接一各個反相器的一輸入至一對應位元線。
  4. 如請求項3所述之記憶體電路，其中該控制電路係配置來在該偏移補償模式期間將該等電容器的多個第二端連接在一起，以共享一共用的電壓位準。
  5. 如請求項4所述之記憶體電路，其中該等位元線在一讀取操作之前在一預充電時期期間預充電至一預充電電壓位準，且該感測放大器電路包括一輸入預充電電路，該輸入預充電電路係配置來預充電該等電容器的該等第二端至實質上該預充電電壓位準，以作為該共享的電壓位準。
  6. 如請求項1所述之記憶體電路，其中該等位元線在一讀取操作之前在一預充電時期期間預充電至一預充電電壓位準，且該控制電路係配置來控制該感測放大器電路在該偏移補償模式中操作達該預充電時期的一適當子時期。
  7. 如請求項3所述之記憶體電路，其中該控制電路係配置來在該閂鎖模式期間隔離該第一端於該反相器。
  8. 如請求項1所述之記憶體電路，其中該等位元單元為6T位元單元。
  9. 如請求項3所述之記憶體電路，其中該對電容器具有一間距尺寸，該間距尺寸實質上等於該感測放大器電路之一間距尺寸。
  10. 如請求項3所述之記憶體電路，其中該對電容器係由一金屬氧化物層所分隔的兩金屬層所形成。
  11. 如請求項3所述之記憶體電路，其中該對電容器的尺寸係設計成具有一電容值，該電容值導致下述兩者的一乘積的一實質上最大值：(i)在該放大模式期間該等反相器的增益；及(ii)可靠地感測該位元線電壓所需要之該放大模式的一最小歷時的一倒數。
  12. 一種記憶體電路，包括：多個位元單元手段的一陣列，用於儲存資料，該等多個位元單元手段的該陣列包括多個位元單元手段的複數個行； 複數個位元線對，每一位元線對耦接於該陣列內的多個位元單元手段的一各個行；及一感測放大器手段，用於感測該等複數個位元線對的該至少一者的多個位元線之間的一電壓差；其中該感測放大器手段包括一反相器對與控制手段，該控制手段用於控制該感測放大器手段在複數個模式中操作，該等複數個模式包括：(i)一偏移補償模式，在該偏移補償模式中，該反相器對係隔離於該等位元線，且該反相器對的每一反相器採用一狀態，該狀態對應於一跳閘點，在該跳閘點處，該反相器的一輸入電壓實質上等於該反相器的一輸出電壓；(ii)一放大模式，在該放大模式中，該反相器對的每一反相器接收且放大來自該位元線對的一各個位元線之一位元線電壓，且該反相器對的該等反相器係隔離於彼此；及(iii)一閂鎖模式，在該閂鎖模式中，該反相器對係交叉耦接，使得該反相器對的每一反相器的一輸出係供應作為至該反相器對的另一反相器的一輸入。
  13. 一種方法，用於自記憶體電路讀取資料，該記憶體電路包括：多個位元單元的一陣列，該等多個位元單元的該陣列包括多個位元單元的複數個行；複數個位元線對，每一位元線對耦接於該陣列內的多個 位元單元的一各個行；及一感測放大器電路，該感測放大器電路耦接於該等複數個位元線對的至少一者並且配置來感測該等複數個位元線對的該至少一者的多個位元線之間的一電壓差；該方法包括下述步驟：在一偏移補償模式中操作該感測放大器電路，在該偏移補償模式中，該反相器對係隔離於該等位元線，且該反相器對的每一反相器採用一狀態，該狀態對應於一跳閘點，在該跳閘點處，該反相器的一輸入電壓實質上等於該反相器的一輸出電壓；在一放大模式中操作該感測放大器電路，在該放大模式中，該反相器對的每一反相器接收且放大來自該位元線對的一各個位元線之一位元線電壓，且該反相器對的該等反相器係隔離於彼此；及在一閂鎖模式中操作該感測放大器電路，在該閂鎖模式中，該反相器對係交叉耦接，使得該反相器對的每一反相器的一輸出係供應作為至該反相器對的另一反相器的一輸入。
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