IT201800003796A1 - Dispositivo di memoria non volatile con modalita' di lettura commutabile e relativo metodo di lettura - Google Patents
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Description
DESCRIZIONE
del brevetto per invenzione industriale dal titolo:
“DISPOSITIVO DI MEMORIA NON VOLATILE CON MODALITA' DI LETTURA COMMUTABILE E RELATIVO METODO DI LETTURA”
La presente invenzione è relativa ad un dispositivo di memoria non volatile in cui è possibile commutare tra diverse modalità di lettura; inoltre, la presente invenzione è relativa al metodo di lettura di tale dispositivo di memoria.
Come è noto, le memorie a cambiamento di fase (“Phase Change Memories”, PCM) sono una nuova generazione di memorie non volatili in cui, allo scopo di memorizzare informazioni, si sfruttano le caratteristiche di materiali aventi la proprietà di commutare tra fasi con caratteristiche elettriche differenti. Questi materiali possono commutare tra una fase disordinata/amorfa ed una fase ordinata cristallina o policristallina; fasi differenti si caratterizzano per valori differenti di resistività e di conseguenza vengono associate a diversi valori di un dato memorizzato. Per esempio, gli elementi del gruppo VI della tabella periodica, quali tellurio (Te), selenio (Se) o antimonio (Sb), anche noti come calcogenuri o materiali calcogenici, possono essere utilizzati per fabbricare celle di memoria a cambiamento di fase; in particolare, una lega formata da germanio (Ge), antimonio (Sb) e tellurio (Te), nota come GST (avente la composizione chimica Ge2Sb2Te5), è attualmente ampiamente utilizzata in tali celle di memoria.
I cambiamenti di fase possono essere ottenuti aumentando localmente la temperatura delle celle di materiale calcogenico, attraverso elettrodi resistivi (noti in generale come riscaldatori) posti a contatto con corrispondenti regioni di materiale calcogenico.
Dispositivi di accesso (o selezione), quali ad esempio transistori bipolari, sono connessi ai riscaldatori e consentono selettivamente il passaggio di una corrente elettrica di programmazione attraverso essi; questa corrente elettrica, per effetto Joule, genera le temperature richieste per il cambiamento di fase.
In particolare, quando il materiale calcogenico è nello stato amorfo, e quindi ha una resistività elevata (il cosiddetto stato RESET), è necessario applicare un impulso di corrente/tensione (o un numero adatto di impulsi di corrente/tensione) di durata e ampiezza tali da consentire al materiale calcogenico di raffreddare lentamente. Sottoposto a questo trattamento, il materiale calcogenico cambia il suo stato e commuta dallo stato ad elevata resistività a uno stato a bassa resistività (il cosiddetto stato SET). Viceversa, quando il materiale calcogenico si trova nello stato SET, è necessario applicare un impulso di corrente/tensione avente una durata opportuna e un’ampiezza elevata, in modo da far sì che il materiale calcogenico ritorni nello stato RESET amorfo ad elevata resistività.
Durante la lettura, lo stato del materiale calcogenico viene rilevato applicando una tensione sufficientemente bassa da non causarne un sensibile riscaldamento, e quindi leggendo il valore della corrente che scorre nella cella di memoria attraverso un amplificatore di rilevamento (“sense amplifier”). Dato che la corrente è proporzionale alla conduttività del materiale calcogenico, è possibile determinare in quale stato si trova il materiale, e di conseguenza determinare il dato memorizzato nella cella di memoria.
Un esempio di dispositivo PCM in cui gli elementi selettori sono formati da transistori bipolari di tipo PNP è descritto nella domanda di brevetto italiano n.
102017000108905, depositata il 28/9/2017 a nome della Richiedente, ed è mostrato in figura 1, dove è indicato con 1.
In particolare, il dispositivo PCM 1 comprende una matrice di memoria 2 formata da una pluralità di celle di memoria 3, disposte in righe, o linee di parola (“word line”), e colonne, o linee di bit (“bit line”). A titolo puramente esemplificativo, in figura 1 sono mostrate tre linee di parola, indicate con WL, e tre linee di bit, indicate con BL, le quali consentono di indirizzare nove celle di memoria 3.
Ogni cella di memoria 3 è formata da un elemento di memorizzazione 4a e da un elemento selettore 4b, i quali sono connessi in serie tra una rispettiva linea di bit BL e un terminale a un potenziale di riferimento (per esempio, la massa, GND).
L’elemento di memorizzazione 4a include un elemento di materiale a cambiamento fase (ad esempio un calcogenuro, quale GST) e di conseguenza è in grado di memorizzare dati sotto forma di livelli di resistenza associati alle diverse fasi assunte dallo stesso materiale.
L’elemento selettore 4b è formato da un transistore bipolare (BJT) di tipo PNP, il cui terminale di emettitore è collegato ad un primo terminale dell’elemento di memorizzazione 4a, mentre il terminale di base è collegato ad una corrispondente linea di parola WL; il terminale di collettore del transistore bipolare è collegato a massa. A tal proposito, una linea di parola WL è collegata a tutti i terminali di base dei transistori bipolari 4b allineati lungo la stessa riga; similmente, una linea di bit BL è collegata a tutti i secondi terminali degli elementi di memorizzazione 4a allineati lungo la stessa colonna.
In pratica, data una cella di memoria 3, il secondo terminale dell’elemento di memorizzazione 4a ed il terminale di base del transistore bipolare 4b formano rispettivamente un terminale di linea di bit ed un terminale di linea di parola di tale cella di memoria 3.
Il dispositivo PCM 1 comprende inoltre un decodificatore di colonna 8 ed un decodificatore di riga 10, i quali consentono la selezione delle celle di memoria 3, sulla base di segnali di indirizzo ricevuti in ingresso (designati nel complesso come AS). I segnali di indirizzo AS possono essere generati da una logica di controllo CL, la quale comanda inoltre il decodificatore di colonna 8 ed il decodificatore di riga 10 in modo da consentire la lettura e la scrittura (anche nota come programmazione) delle celle di memoria 3 indirizzate dai segnali di indirizzo AS. La logica di controllo CL fornisce al decodificatore di colonna 8 ed al decodificatore di riga 10 anche segnali di comando, al fine di comandare le summenzionate operazioni di lettura/scrittura.
Il decodificatore di colonna 8 ed il decodificatore di riga 10 consentono di polarizzare, e quindi di selezionare, le linee di parola WL e le linee di bit BL di volta in volta indirizzate, in modo da selezionare le celle di memoria 3 ad esse collegate; in tal modo, vengono consentite la lettura e la scrittura delle celle di memoria 3.
In maggior dettaglio, il decodificatore di riga 10 è atto a selezionare, sulla base dei segnali di indirizzo AS, una corrispondente linea di parola WL; in gergo, le altre linee di parola WL vengono deselezionate. A tal fine, il decodificatore di riga 10 comprende uno stadio di decodifica 4 ed una pluralità di circuiti di pilotaggio 6.
Lo stadio di decodifica 4 riceve i segnali di indirizzo AS e comanda i circuiti di pilotaggio 6 in funzione dei segnali di indirizzo AS. Ciascun circuito di pilotaggio 6 ha quindi un ingresso, il quale è collegato allo stadio di decodifica 4; ciascun circuito di pilotaggio 6 ha inoltre un’uscita, la quale è collegata ad una corrispondente linea di parola WL.
Ciascun circuito di pilotaggio 6 polarizza, e quindi controlla, i terminali di base dei transistori bipolari 4b collegati alla corrispondente linea di parola WL, in modo da selezionare/deselezionare tale linea di parola WL, in funzione dei segnali di indirizzo AS.
Per quanto concerne il decodificatore di colonna 8, esso seleziona, in funzione dei segnali di indirizzo AS, una o più linee di bit BL. In pratica, il decodificatore di colonna 8 coopera con il decodificatore di riga 10 in maniera tale per cui, durante le fasi di lettura o di programmazione di una qualsiasi cella di memoria 3 selezionata, attraverso l’elemento di memorizzazione 4a di tale cella di memoria 3 scorrono rispettivamente una corrente di lettura o una corrente di programmazione.
In particolare, il decodificatore di colonna 8 è configurato per implementare internamente due percorsi distinti verso le linee di bit BL della matrice di memoria 2 di volta in volta selezionate: un percorso di lettura, il quale durante la fase di lettura collega elettricamente ciascuna linea di bit BL selezionata ad uno stadio di lettura 17; ed un percorso di programmazione, il quale durante la fase di programmazione collega elettricamente ciascuna linea di bit BL selezionata ad uno stadio di scrittura 18.
A questo scopo, il decodificatore di colonna 8 comprende, per ogni percorso di lettura e programmazione, opportuni elementi di selezione, in particolare transistori controllati, connessi in modalità a cascata e configurati per implementare una decodifica di indirizzi (tipicamente, di tipo gerarchico) per la selezione delle celle di memoria 3.
Come illustrato schematicamente in figura 2, la matrice di memoria 2 è di solito organizzata in una pluralità di settori S, ciascuno dei quali comprende una pluralità di celle di memoria 3. Ogni settore S include una pluralità di rispettive linee di parola WL e rispettive linee di bit locali, designate ancora una volta con BL e distinte da quelle degli altri settori, le quali sono connesse alle celle di memoria 3 della matrice di memoria 2 presenti nello stesso settore S. In aggiunta, per ogni insieme formato da un numero k (ad esempio pari a quattro) di linee di bit locali BL, è prevista una corrispondente linea di bit principale MBL. Le linee di bit principali MBL consentono, quando selezionate a un livello gerarchico superiore, la successiva selezione, a un livello gerarchico inferiore, di una o più delle rispettive linee di bit locali BL e delle corrispondenti celle di memoria 3. In generale, l’impiego dell’aggettivo “locale”, quando riferito ad una linea di bit o a una linea di parola, sottolinea l’appartenenza ad un settore.
Le linee di bit principali MBL attraversano un certo numero di settori S e possono essere selezionate in gruppi a un livello di decodifica gerarchico ancora superiore rispetto a quello associato alla selezione delle linee di bit principali MBL.
Il decodificatore di colonna 8 comprende pertanto: per ogni settore S, almeno un rispettivo circuito di decodifica di primo livello (indicato con 11 in figura 2), il quale consente di collegare le linee di bit locali BL alle rispettive linee di bit principale MBL, sia durante le operazioni di programmazione che durante le operazioni di lettura; per ogni gruppo di settori S (formato, nell’esempio di figura 2, da due settori), un rispettivo circuito di decodifica di secondo livello (indicato con 114), il quale consente di selezionare le linee di bit principali MBL sia durante le operazioni di programmazione, sia durante le operazioni di lettura.
Tipicamente, i circuiti di decodifica per memorie PCM con selettori a BJT sono dotati di transistori CMOS a canale P.
Ciò premesso, per motivi di semplicità, nel seguito ci si riferisce ai circuiti di decodifica di primo livello e al circuito di decodifica di secondo livello, sottintendendo il riferimento ai corrispondenti circuiti di lettura. In altre parole, ci si riferisce ad uno schema del tipo mostrato in figura 3, in cui i circuiti di decodifica di primo livello sono indicati con 11, mentre il circuito di decodifica di secondo livello è indicato con 114.
Ancora con riferimento alla figura 3, essa mostra come la logica di controllo CL invii al circuito di decodifica di secondo livello 114 segnali di decodifica di colonna principale YN<i>, sulla cui base il circuito di decodifica di secondo livello 114 attiva un percorso elettrico tra una linea di bit principale (qui indicata con MBL<i>) selezionata e un amplificatore di rilevamento 46 dello stadio di lettura 17, mediante l’attivazione di un rispettivo interruttore di selezione principale, descritto in seguito. A tal proposito, lo stadio di lettura 17 comprende una pluralità di amplificatori di rilevamento, sebbene nel seguito si faccia riferimento al solo amplificatore di rilevamento 46.
Come accennato in precedenza, la figura 3 mostra inoltre come, dato ciascun settore S, ogni linea di bit principale MBL<i> sia associata, cioè sia accoppiabile elettricamente, ad un corrispondente insieme di linee di bit locali (qui indicate con BL<i,j>). Inoltre, dato un settore S, il corrispondente circuito di decodifica di primo livello 11 è in grado di indirizzare ogni cella di memoria accoppiata ad una linea di bit locale BL<i,j>, grazie alla presenza di interruttori di selezione locale, i quali sono pilotati da rispettivi segnali di decodifica di colonna locale YO<i,j> generati dalla logica di controllo CL.
Il dispositivo PCM 1 implementa uno schema di lettura differenziale. In altre parole, la matrice di memoria 2 è suddivisa, operativamente, in coppie di celle di memoria 3, le quali sono scritte in maniera tale per cui, quando una cella della coppia si trova nello stato SET/RESET, l’altra cella si trova nello stato RESET/SET; inoltre, la lettura della matrice di memoria 2 avviene a coppie. In particolare, lo stadio di lettura 17 è configurato per confrontare le correnti di lettura che circolano in una corrispondente coppia di celle di memoria 3; le celle della coppia, dette anche celle complementari, sono disposte su una medesima riga (linea di parola). Similmente, lo stadio di scrittura 18 è configurato per fornire opportune correnti di programmazione a corrispondenti coppie di celle di memoria 3, in modo da programmare in stati opposti le celle di memoria 3 di ciascuna coppia.
In maggior dettaglio, quando una cella di memoria 3 viene selezionata, il terminale di base del suo transistore bipolare 4b viene posto ad una tensione circa nulla; al contrario, quando una cella di memoria 3 non è selezionata, il terminale di base del suo transistore bipolare 4b viene posto ad una tensione positiva. Inoltre, nel caso in cui venga programmato lo stato RESET, sull’elemento di memorizzazione 4a cade una tensione compresa tipicamente tra 1.7V e 2.1V; nel caso in cui venga programmato lo stato SET, sull’elemento di memorizzazione 4a cade una tensione compresa tipicamente tra 1.1V e 1.7V; ancora, nel caso in cui venga eseguita una lettura, sull’elemento di memorizzazione 4a cade una tensione circa pari a 0.4V. In generale, la tensione presente sul secondo terminale dell’elemento di memorizzazione 4a, e quindi la tensione che occorre imporre sulla corrispondente linea di bit BL dipende dai parametri caratteristici dei transistori bipolari 4b.
Come mostrato in maggior dettaglio in figura 4, la quale si riferisce ad una porzione di un primo settore S’, la matrice di memoria 2 include una pluralità di prime celle di memoria 3’ (solo una delle quali è mostrata in figura 4) ed una pluralità di seconde celle di memoria 3” (solo una delle quali è mostrata in figura 4), le quali corrispondono, per numero e caratteristiche di fabbricazione, alle prime celle di memoria 3 e memorizzano dati logici complementari ai dati logici memorizzati nelle corrispondenti prime celle di memoria 3’. In particolare, le prime e le seconde celle di memoria 3’, 3” sono tra loro identiche; inoltre, ciascuna cella di memoria è accoppiata a un corrispondente condensatore di linea di bit 4c, il quale rappresenta la capacità parassita della rispettiva linea di bit locale (indicata rispettivamente con BLL<j>, in caso di prima cella di memoria 3’, e con BLR<j>, in caso di seconda cella di memoria 3”) ed è collegato in parallelo alla serie del corrispondente elemento di memorizzazione 4a e del corrispondente elemento selettore 4b. Inoltre, coppie formate da prime celle di memoria 3’ e dalle corrispondenti seconde celle di memoria 3” vengono lette in modo differenziale.
In maggior dettaglio, in figura 4 è mostrata una sola coppia di celle complementari, quindi sono mostrate, come precedentemente accennato, una sola prima cella di memoria 3’ ed una sola seconda cella di memoria 3”, le quali sono elettricamente accoppiate a una corrispondente linea di parola locale WL, oltre che alle rispettive linee di bit locali.
In uso, il decodificatore di colonna 8 riceve in ingresso primi segnali di decodifica di colonna locale YOL<j> (generati dalla logica di controllo CL) per selezionare una rispettiva linea di bit locale BLL<j>, con j intero variabile tra 1 e k (con k che indica, come detto in precedenza, il numero di linee di bit locali che sono accoppiabili ad una corrispondente linea di bit principale), al fine di accedere ad una corrispondente cella di memoria 3’. Inoltre, il decodificatore di colonna 8 riceve secondi segnali di decodifica di colonna locale YOR<j> (generati dalla logica di controllo CL) per selezionare una rispettiva linea di bit locale BLR<j>, al fine di accedere ad una corrispondente cella di memoria 3”.
In maggior dettaglio, il decodificatore di colonna 8 è configurato in modo da abilitare parte di un percorso di corrente tra la linea di bit selezionata BLL<j> e un primo ingresso 17a dello stadio di lettura 17, chiudendo un interruttore di selezione locale 13a interposto tra un nodo A comune a tutte le corrispondenti k linee di bit locali BLL<i,j> e la linea di bit selezionata BLL<j>, ed in modo da abilitare parte di un percorso di corrente tra la linea di bit selezionata BLR<j> e un secondo ingresso 17b dello stadio di lettura 17, chiudendo un interruttore di selezione locale 13b interposto tra un nodo B comune a tutte le corrispondenti k linee di bit locali BLR<i,j> e la linea di bit selezionata BLR<j>.
In particolare, i segnali di decodifica di colonna locale YOL<j>, YOR<j> comandano rispettivamente gli interruttori di selezione locale 13a e 13b; inoltre, a ciascuna linea di bit locale BLL<j> corrisponde un rispettivo interruttore di selezione locale 13a, mentre a ciascuna linea di bit locale BLR<j> corrisponde un rispettivo interruttore di selezione locale 13b.
Nel seguito, per semplicità di descrizione, si farà sempre riferimento, salvo laddove specificato diversamente, alla prima ed alla seconda cella di memoria 3’, 3” mostrate in figura 4 ed alle relative linee di bit locali. Inoltre, ci si riferirà ai segnali di decodifica di colonna locale YOL, YOR per indicare i segnali che controllano l’interruttore di selezione locale 13a e l’interruttore di selezione locale 13b accoppiati rispettivamente alla prima e alla seconda cella di memoria 3’, 3”.
Una prima linea di bit principale (indica con MBLL in figura 4) si estende tra il nodo A e la massa, formando un condensatore parassita di linea di bit principale 9’ avente una capacità CMBL, ad esempio compresa tra 30 fF e 120 fF. Il nodo A è accoppiato al primo ingresso 17a dello stadio di lettura 17 mediante interposizione di un corrispondente interruttore di selezione principale 12a. Il nodo A è altresì accoppiato a una linea di carica 19 mediante interposizione di un corrispondente interruttore di precarica 14a.
Come meglio illustrato nel seguito, durante un’operazione di lettura della prima cella di memoria 3’, l’interruttore di precarica 14a viene comandato al fine di precaricare il condensatore parassita di linea principale 9’ al valore di tensione BL_CHARGE della linea di carica 19, ad esempio scelto tra 1.5 V e 1.8 V. Inoltre, un segnale di decodifica di colonna principale YNL<i> viene fornito dalla logica di controllo CL al decodificatore di colonna 8, al fine di comandare l’interruttore di selezione principale 12a.
Una seconda linea di bit principale MBLR si estende tra il nodo B e la massa, formando un condensatore parassita di linea di bit principale 9”, il quale ha una capacità sostanzialmente uguale alla summenzionata capacità CMBL. A tal proposito, la prima e la seconda linea di bit principale MBLL, MBLRpossono avere le stesse dimensioni e possono essere disposte simmetricamente rispetto allo stadio di lettura 17; più precisamente, la prima e la seconda linea di bit principale MBLL, MBLR sono parallele tra loro e disposte allineate lungo una direzione perpendicolare ad esse.
Il nodo B è accoppiato al secondo ingresso 17b dello stadio di lettura 17 mediante l’interposizione di un corrispondente interruttore di selezione principale 12b. Il nodo B è altresì accoppiato alla linea di carica 19 mediante interposizione di un corrispondente interruttore di precarica 14b. Come meglio illustrato nel seguito, durante un’operazione di lettura della seconda cella di memoria 3”, l’interruttore di precarica 14b viene comandato al fine di precaricare il condensatore di linea di bit principale 9” al valore di tensione della linea di carica 19. Inoltre, un segnale di decodifica di colonna principale YNR<i> viene fornito dalla logica di controllo CL al decodificatore di colonna 8, al fine di comandare l’interruttore di selezione principale 12b.
Nel seguito, per brevità ci si riferirà ai segnali di decodifica di colonna principale YNL, YNR per indicare i segnali YNL<i> e YNR<i> che controllano rispettivamente gli interruttori di selezione principale 12a, 12b mostrati in figura 4.
Il decodificatore di colonna 8 comprende dunque due circuiti di decodifica di lettura distinti, ed in particolare un primo blocco di decodifica di lettura 8a ed un secondo blocco di decodifica di lettura 8b, atti a implementare rispettivamente i) un percorso di corrente tra la prima cella di memoria 3’ ed il primo ingresso 17a dello stadio di lettura 17, e ii) un percorso di corrente tra la seconda cella di memoria 3” ed il secondo ingresso 17b dello stadio di lettura 17. I percorsi di corrente così generati sono dunque distinti e separati l’uno dall’altro. In aggiunta, il primo blocco di decodifica di lettura 8a ed il secondo blocco di decodifica di lettura 8b presentano una struttura speculare.
Il dispositivo PCM 1 comprende inoltre una pompa di carica 39 (mostrata in figura 3), collegata alla linea di alimentazione 19 ed accoppiata al circuito di decodifica di secondo livello 114. In uno stato inattivo (“idle”) del dispositivo PCM 1, le linee di bit principali MBL<i> sono alimentate con una tensione positiva, ad esempio compresa tra 1.5 V e 1.8 V, fornita dalla pompa di carica 39.
Nuovamente con riferimento alla figura 4, gli interruttori di selezione 12a, 12b, 13a, 13b sono implementati mediante transistori MOS, i cui terminali di controllo (“gate”) ricevono i summenzionati segnali di decodifica di colonna YNL, YNR, YOL, YOR, cioè segnali logici aventi valori di tensione compresi tra 0 V e almeno il valore di tensione della linea di carica 19 (l’escursione della tensione dei suddetti segnali può essere anche superiore a quella della linea di carica 19).
La linea di carica 19 è elettricamente collegabile al primo e al secondo ingresso 17a, 17b dello stadio di lettura 17 tramite rispettivi interruttori di fissaggio di tensione (“voltage clamp”) 20a, 20b, comandabili tramite un segnale di fissaggio di tensione YMPS_CLAMP generato dalla logica di controllo CL.
L’amplificatore di rilevamento 46 comprende un primo ingresso 46a elettricamente accoppiato al primo ingresso 17a dello stadio di lettura 17 tramite la serie di un primo condensatore di accoppiamento 22a, avente due terminali di conduzione, e un primo interruttore di accoppiamento 24a, avente anch’esso due terminali di conduzione. In particolare, un terminale del primo condensatore di accoppiamento 22a forma il primo ingresso 46a dell’amplificatore di rilevamento 46, mentre un terminale del primo interruttore di accoppiamento 24a forma il primo ingresso 17a dello stadio di lettura 17. Inoltre, l’altro terminale del primo condensatore di accoppiamento 22a è collegato all’altro terminale del primo interruttore di accoppiamento 24a in corrispondenza di un nodo comune 25a.
L’amplificatore di rilevamento 46 comprende un secondo ingresso 46b elettricamente accoppiato al secondo ingresso 17b dello stadio di lettura 17 tramite la serie di un secondo condensatore di accoppiamento 22b, avente due terminali di conduzione, e un secondo interruttore di accoppiamento 24b, avente anch’esso due terminali di conduzione. In particolare, un terminale del secondo condensatore di accoppiamento 22b forma il secondo ingresso 46b dell’amplificatore di rilevamento 46, mentre un terminale del secondo interruttore di accoppiamento 24b forma il secondo ingresso 17b dello stadio di lettura 17. Inoltre, l’altro terminale del secondo condensatore di accoppiamento 22b è collegato all’altro terminale del secondo interruttore di accoppiamento 24b in corrispondenza di un nodo comune 25b.
L’amplificatore di rilevamento 46 comprende inoltre un primo invertitore 26, avente un terminale di ingresso 26a e un terminale di uscita 26b, e un primo interruttore di equilibrio 28, collegato tra il terminale di ingresso 26a e il terminale di uscita 26b del primo invertitore 26. Un primo condensatore di compensazione 30 è collegato tra il terminale di uscita 26b del primo invertitore 26 e il secondo ingresso 46b dell’amplificatore di rilevamento 46. Il terminale di ingresso 26a del primo invertitore 26 è collegato al primo ingresso 46a dell’amplificatore di rilevamento 46.
L’amplificatore di rilevamento 46 comprende inoltre un secondo invertitore 32, avente un terminale di ingresso 32a e un terminale di uscita 32b, e un secondo interruttore di equilibrio 34, collegato tra il terminale di ingresso 32a e il terminale di uscita 32b del secondo invertitore 32. Un secondo condensatore di compensazione 36 è collegato tra il terminale di uscita 32b del primo invertitore 32 e il primo ingresso 46a dell’amplificatore di rilevamento 46. Il terminale di ingresso 32a del secondo invertitore 32 è collegato al secondo ingresso 46b dell’amplificatore di rilevamento 46.
Lo stadio di lettura 17 comprende inoltre un interruttore di lettura 38, collegato tra i nodi 25a, 25b.
La figura 5 mostra lo stadio di lettura 17 in maggior dettaglio rispetto alla figura 4. A tal proposito, in figura 5 il primo ed il secondo ingresso 17a, 17b dello stadio di lettura 17 sono anche indicati con YMPS e <><><><>.
In maggior dettaglio, lo stadio di lettura 17 comprende un interruttore di controllo 40 del primo invertitore 26 e un interruttore di controllo 42 del secondo invertitore 32. Gli interruttori di controllo 40, 42 sono transistori di tipo PMOS e sono comandati da un segnale di controllo EnableSA fornito dalla logica di controllo CL.
In modo di per sé noto, il primo invertitore 26 è formato da un transistore PMOS 26’ e da un transistore NMOS 26’’. Similmente, il secondo invertitore 32 è formato da un transistore PMOS 32’ e un transistore NMOS 32’’.
In particolare, l’interruttore di controllo 40 del primo invertitore 26 ha un primo terminale di conduzione collegato a una tensione di alimentazione VDD(compresa ad esempio tra 0V e 1V) ed un secondo terminale di conduzione collegato ad un primo terminale di conduzione del transistore PMOS 26’. Inoltre, l’interruttore di controllo 42 del secondo invertitore 32 ha un primo terminale di conduzione collegato alla tensione di alimentazione VDDed un secondo terminale di conduzione collegato ad un primo terminale di conduzione del transistore PMOS 32’.
I terminali di controllo del transistore PMOS 26’ e del transistore NMOS 26’’ sono collegati tra loro e formano il terminale di ingresso 26a; il secondo terminale di conduzione del transistore PMOS 26’ ed un primo terminale di conduzione del transistore NMOS 26’’ sono collegati tra loro e formano il terminale di uscita 26b. Il secondo terminale di conduzione del transistore NMOS 26’’ è collegato a massa.
I terminali di controllo del transistore PMOS 32’ e del transistore NMOS 32’’ sono collegati tra loro e formano il terminale di ingresso 32a; il secondo terminale di conduzione del transistore PMOS 32’ ed un primo terminale di conduzione del transistore NMOS 32’’ sono collegati tra loro e formano il terminale di uscita 32b. Il secondo terminale di conduzione del transistore NMOS 32’’ è collegato a massa.
Lo stadio di lettura 17 comprende inoltre ulteriori interruttori di inizializzazione 44, 45 (mostrati in figura 5), formati da transistori di tipo NMOS, comandati dal segnale EnableSA e disposti tra la massa e, rispettivamente, il primo e il secondo nodo di ingresso 46a, 46b dell’amplificatore di rilevamento 46. In uso, tali interruttori di inizializzazione 44, 45 consentono di inizializzare, all’inizio di un ciclo di lettura, il potenziale del primo e del secondo ingresso 46a, 46b dell’amplificatore di rilevamento 46 al valore del potenziale della massa. In questo modo, all’inizio di ogni ciclo di lettura, i condensatori di accoppiamento 22a, 22b sono polarizzati a una tensione corrispondente al potenziale della linea di carica 19, mentre i condensatori di compensazione 30, 36 sono polarizzati a 0 V. Infatti, gli interruttori di equilibrio 28, 34 sono mantenuti chiusi durante lo stato inattivo dell’amplificatore di rilevamento 46, consentendo la scarica completa dei condensatori di compensazione 30, 36 e pertanto evitando di ottenere comportamenti diversi da parte dell’amplificatore di rilevamento 46 a seconda della storia dei cicli di lettura precedenti.
Il terminale di uscita 26b del primo invertitore 26 e il terminale di uscita 32b del secondo invertitore 32 sono collegati a rispettivi terminali di ingresso di un comparatore di tensione 50, atto a confrontare la tensione sui terminali di uscita 26b, 32b del primo e del secondo invertitore 26, 32 e generare un segnale di uscita DataSense. Ad esempio, il segnale di uscita DataSense ha valore logico “0” se la tensione del terminale di uscita 26b del primo invertitore 26 è minore della tensione del terminale di uscita 32b del secondo invertitore 32, altrimenti ha valore logico “1”.
Le figure 6A-6H mostrano l’andamento temporale di segnali di comando di interruttori del dispositivo PCM 1, utilizzando una scala temporale comune; a tal proposito, vale quanto segue:
- quando il segnale logico di fissaggio di tensione YMPS_CLAMP (figura 6A) ha valore logico “0”, gli interruttori di fissaggio di tensione 20a, 20b sono chiusi, altrimenti sono aperti;
- quando i segnali di decodifica di colonna locale YOL, YOR (figura 6B) hanno valore logico “0”, gli interruttori di selezione locale 13a, 13b sono chiusi, altrimenti sono aperti;
- quando i segnali di decodifica di colonna principale YNL, YNR (figura 6C) hanno valore logico “0”, gli interruttori di selezione principale 12a, 12b sono chiusi, altrimenti sono aperti;
- gli interruttori di precarica 14a, 14b sono comandati rispettivamente da un segnale logico /YNL<i> e un segnale logico /YNR<i> (anche indicati, più brevemente, con /YNLe /YNR), i quali sono generati dalla logica di controllo CL in modo da rappresentare versioni negate, rispettivamente, dei corrispondenti segnali di decodifica di colonna principale YNL<i>, YNR<i>; inoltre, quando i segnali logici /YNL<i>, /YNR<i> hanno valore logico “0”, gli interruttori di precarica 14a, 14b sono chiusi, altrimenti sono aperti;
- gli elementi selettori 4b della prima e della seconda cella di memoria 3’, 3” sono comandati mediante un segnale di linea di parola SWL(figura 6D), applicato sulla linea di parola WL; in particolare, quando il segnale di linea di parola SWL ha valore logico “0”, gli elementi selettori 4b sono accesi, altrimenti sono spenti;
- il segnale EnableSA (figura 6E) comanda gli interruttori di controllo 40, 42 e gli interruttori di inizializzazione 44, 45 come precedentemente descritto; in particolare, quando il segnale EnableSA ha valore logico “0”, i) gli interruttori di controllo 40, 42 sono chiusi, altrimenti sono aperti, mentre ii) gli interruttori di inizializzazione 44, 45 sono aperti, altrimenti sono chiusi;
- gli interruttori di equilibrio 28, 34 sono comandati da un segnale di equilibrio EQ (figura 6F); in particolare, quando il segnale di equilibrio EQ ha valore logico “1”, gli interruttori di equilibrio 28, 34 sono chiusi, altrimenti sono aperti;
- il primo e il secondo interruttore di accoppiamento 24a, 24b sono comandati da un segnale di accoppiamento HIZ (figura 6G) generato dalla logica di controllo CL e tale per cui, quando esso assume valore logico “0”, il primo e il secondo interruttore di accoppiamento 24a, 24b sono chiusi, altrimenti sono aperti; e - l’interruttore di lettura 38 è comandato da un segnale di lettura NHIZ (figura 6H) generato dalla logica di controllo CL; in particolare, quando il segnale di lettura NHIZ ha valore logico “1”, l’interruttore di lettura 38 è aperto, altrimenti l’interruttore di lettura 38 è chiuso.
Tutto ciò premesso, la lettura differenziale dei dati logici memorizzati nella coppia formata dalla prima e dalla seconda cella di memoria 3’, 3” avviene come descritto qui di seguito.
In una prima fase del metodo, i segnali di comando del dispositivo PCM 1 sono in una configurazione iniziale.
In dettaglio, in un istante temporale iniziale t0, il segnale YMPS_CLAMP ha valore logico “0”, i segnali di decodifica di colonna locale YOL, YORhanno valore logico “1”, i segnali di decodifica di colonna principale YNL, YNR hanno valore logico “1”, il segnale di linea di parola SWLha valore logico “1”, il segnale EnableSA ha valore logico “1”, il segnale di equilibrio EQ ha valore logico “1”, il segnale di accoppiamento HIZ ha valore logico “0” e il segnale di lettura NHIZ ha valore logico “1”.
Nella configurazione iniziale, e quindi nel summenzionato istante temporale iniziale t0, i condensatori di linea di bit principale 9’, 9” sono carichi (così come anche tutte le linee di bit principali del dispositivo PCM 1) al valore di tensione BL_CHARGE della linea di carica 19, dal momento che /YNL = “0” e /YNR= “0”. Inoltre, i condensatori di accoppiamento 22a, 22b sono rispettivamente connessi al primo e al secondo ingresso 17a, 17b dello stadio di lettura 17 tramite il primo e il secondo interruttore di accoppiamento 24a, 24b; di conseguenza, anche i condensatori di accoppiamento 22a, 22b sono carichi al valore di tensione della linea di carica 19. Allo stesso tempo, la linea di parola locale WL è polarizzata a un valore di tensione (ad esempio compreso tra 1.5 V e 1.8V) tale per cui gli elementi selettori 4b delle celle di memoria 3’, 3” sono in uno stato spento (“OFF”); questo valore di tensione può essere fornito alla linea di parola locale WL mediante una pompa di carica non mostrata.
L’operazione di lettura differenziale comincia in un istante temporale t1successivo all’istante temporale iniziale t0.
All’istante t1, i segnali di decodifica di colonna locale YOL, YOR e i segnali di decodifica di colonna principale YNL, YNR cambiano stato logico, passando dal valore logico “1” al valore logico “0”, mentre il segnale EnableSA passa dal valore logico “1” al valore logico “0”. Gli altri segnali di controllo permangono nello stato logico precedente (assunto all’istante t0).
Di conseguenza, all’istante t1, l’amplificatore di rilevamento 46 viene attivato (EnableSA = “0”) e gli interruttori di equilibrio 28, 34 sono ancora chiusi (EQ = “1”); in assenza del primo e del secondo condensatore di compensazione 30, 36, il primo invertitore 26 imposterebbe un potenziale sul secondo ingresso 46b dell’amplificatore di rilevamento 46 pari al proprio punto di amplificazione (“trip point”), in generale prossimo alla metà della tensione di alimentazione VDD, più una tensione di offset, mentre il secondo invertitore 32 imposterebbe un potenziale sul primo ingresso 46a dell’amplificatore di rilevamento 46 pari al proprio punto di amplificazione più una tensione di offset generalmente diversa dalla tensione di offset impostata sul secondo ingresso 46b dell’amplificatore di rilevamento 46, a causa di variabilità di processo tecnologico che inducono una discrepanza (“mismatch”) tra gli invertitori 26, 32.
In realtà, immediatamente prima dell’istante t1, il primo ed il secondo condensatore di compensazione 30, 36 sono scarichi; immediatamente dopo l’istante t1, il primo ingresso 46a dell’amplificatore di rilevamento 46 assume una tensione (Vtrip26) pari al trip-point del primo invertitore 26, mentre il secondo ingresso 46b dell’amplificatore di rilevamento 46 assume una tensione (Vtrip26) pari al trip-point del secondo invertitore 32. Conseguentemente, il primo ed il secondo condensatore di accoppiamento 22a, 22b sono soggetti a tensioni rispettivamente pari a BL_CHARGE-Vtrip26 e BL_CHARGE-Vtrip32.
In pratica, la presenza del primo e del secondo condensatore di compensazione 30, 36 consente di memorizzare le due tensioni di offset; pertanto, nel momento in cui, in una fase successiva del metodo di lettura, gli interruttori di equilibrio 28, 34 verranno aperti, gli invertitori 26, 32 si troveranno ancora nella loro regione di amplificazione e disposti elettricamente in serie. La risultante struttura a latch si troverà quindi in uno stato di equilibrio metastabile e permarrà in questo stato fintanto che non si verificherà un evento in grado di perturbare questo stato. In assenza dei condensatori di compensazione 30, 36, il mismatch tra gli invertitori 26, 32 avrebbe invece causato una commutazione imprevedibile della struttura a latch, in corrispondenza dell’apertura degli interruttori di equilibrio 28, 34.
Inoltre, all’istante t1, la linea di bit locale BLL<j> e la corrispondente linea di bit locale BLR<j> vengono collegate rispettivamente alle linee di bit principali MBLL, MBLR (YOL<j> = “0”, YOR<j> = “0”, YNL<i> = “0”, YNR<i> = “0”), le quali vengono scollegate dalla linea di carica 19 (/YNL<i> = “1”, /YNR<i> = “1”) da parte dei rispettivi interruttori di precarica 14a, 14b, ma rimangono alimentate dalla linea di carica 19 per mezzo dei rispettivi interruttori di fissaggio di tensione 20a, 20b (YMPS_CLAMP = “0”). In tal modo, i condensatori parassiti di linea di bit principale sono connessi in parallelo e caricati alla tensione BL_CHARGE; il valore complessivo di capacità (dell’ordine delle centinaia di picofarad) è tale per cui tali condensatori formano una sorta di filtro per la tensione BL_CHARGE. Conseguentemente, quando verrà attivato il percorso di decodifica che consente di precaricare i condensatori parassiti di linea di bit 4c, la caduta di tensione sulla linea di carica 19, dovuta alla quantità di carica ceduta, sarà trascurabile (dell’ordine di una decina di millivolt). In altre parole, la tensione BL_CHARGE può essere considerata costante, nonostante essa sia generata mediante una pompa di carica; inoltre, il tempo di precarica dei condensatori parassiti di linea di bit 4c dipende, in prima approssimazione, dalla sola resistenza associata agli interruttori di selezione locale 13a e 13b ed è quindi dell’ordine del nanosecondo. In questa fase, non si ha consumo di potenza statica, dal momento che non si verifica passaggio di corrente nelle celle di memoria 3, in quanto la riga non è ancora selezionata.
In seguito al caricamento delle linee di bit locali BLL<j>, BLR<j>, in corrispondenza di un istante temporale t2successivo all’istante temporale t1, si passa a una fase successiva del metodo di lettura. L’intervallo di tempo tra l’istante temporale t1 e l’istante temporale t2 è generato da un ritardo analogico dimensionato in modo da garantire il caricamento delle linee di bit locali ed è dell’ordine di 1 ns.
Nell’istante temporale t2, il segnale di fissaggio di tensione YMPS_CLAMP ha un cambiamento di stato logico, passando dal valore logico “0” al valore logico “1”. Di conseguenza, gli interruttori di fissaggio di tensione 20a, 20b vengono aperti, in modo da consentire, successivamente all’istante temporale t2, una possibile variazione delle tensioni presenti sul primo e sul secondo ingresso 17a, 17b dello stadio di lettura 17.
In seguito, in corrispondenza di un istante temporale t3successivo all’istante temporale t2, il segnale di linea di parola SWLcambia stato logico, passando dal valore logico “1” al valore logico “0”. Di conseguenza, gli elementi selettori 4b si accendono, consentendo un passaggio di corrente.
In pratica, il segnale di fissaggio di tensione YMPS_CLAMP commuta prima del segnale di linea di parola SWL; l’intervallo di tempo che intercorre tra l’istante temporale t2 e l’istante temporale t3è dell’ordine delle centinaia di picosecondi e garantisce che la commutazione del segnale di fissaggio di tensione YMPS_CLAMP avvenga prima della commutazione del segnale di linea di parola SWL.
In corrispondenza dell’accensione dei selettori 4b, la prima e la seconda cella di memoria 3’, 3” sono scollegate dalla linea di carica 19, consentendo di evitare di consumare corrente in continua dalla pompa di carica 39 collegata alla linea di carica 19. Inoltre, nell’istante temporale t3, i condensatori di linea di bit 4c e i condensatori di linea di bit principale 9’, 9” iniziano a scaricarsi tramite un passaggio di corrente attraverso la rispettiva cella di memoria.
I valori delle correnti passanti attraverso la prima e la seconda cella di memoria 3’, 3” dipendono dagli stati dei rispettivi elementi di memorizzazione 4a; in particolare, se l’elemento di memorizzazione 4a è in uno stato di RESET, la corrente attraverso la cella di memoria è compresa ad esempio tra meno di 100 nA e 5 µA; viceversa, se l’elemento di memorizzazione 4a è in uno stato di SET, la corrente attraverso la cella di memoria è compresa ad esempio tra 10 μA e 30 µA. Di conseguenza, i condensatori 4c, 9’ del lato sinistro e i condensatori 4c, 9” del lato destro della matrice di memoria 2 si scaricano a velocità (“rate”) diverse, facendo sì che le tensioni agli ingressi 17a, 17b dello stadio di lettura 17 (equivalenti alle tensioni dei rispettivi nodi comuni 25a, 25b) siano diverse nel corso del processo di scarica.
In un istante temporale t4, successivo all’istante temporale t3di un intervallo temporale Δt compreso ad esempio tra 4 ns e 6 ns, si manifesta una differenza di tensione ΔV tra gli ingressi 17a, 17b dello stadio di lettura 17, e di conseguenza una differente tensione ai nodi comuni 25a, 25b, ovvero ai terminali dei condensatori di accoppiamento 22a, 22b collegati a rispettivi terminali degli interruttori di accoppiamento 24a, 24b. Tale differenza di tensione ΔV è ad esempio maggiore di 30mV quando la differenza fra le correnti passanti attraverso la prima e la seconda cella di memoria 3’, 3” è mediamente di 2 μA durante l’intervallo temporale Δt.
Nell’istante temporale t4, i condensatori di linea di bit 4c ed i condensatori di linea di bit principale 9’, 9” sono solo parzialmente scarichi.
In corrispondenza dell’istante temporale t4, il primo e il secondo interruttore di accoppiamento 24a, 24b vengono aperti, dal momento che il segnale HIZ commuta a “0”. Di conseguenza, i nodi comuni 25a, 25b dello stadio di lettura 17 vengono scollegati dai rispettivi ingressi 17a, 17b dello stadio di lettura 17, e la tensione tra i nodi comuni 25a, 25b non varia ulteriormente (è “congelata” all’ultimo valore di tensione assunto durante l’intervallo temporale Δt). Inoltre, la tensione dei condensatori di linea di bit 4c e dei condensatori di linea di bit principale 9’, 9” tende a un asintoto.
In un istante temporale t5successivo all’istante temporale t4, il primo e il secondo interruttore di equilibrio 28, 34 vengono aperti, dal momento che il segnale di equilibrio EQ commuta a “0”, mentre l’interruttore di lettura 38 viene chiuso, dal momento che il segnale di lettura NHIZ commuta a “1".
Come precedentemente accennato, l’apertura degli interruttori di equilibrio 28, 34 fa sì che l’amplificatore di rilevamento 46 sia in una condizione di equilibrio metastabile; inoltre, la chiusura dell’interruttore di lettura 38 (al tempo t5, come detto, oppure anche successivamente) mette in serie i condensatori di accoppiamento 22a, 22b, in modo da eliminare la tensione di modo comune tra i condensatori di accoppiamento 22a, 22b (dovuta alla precarica dei condensatori di linea principali 9’, 9”). In pratica, immediatamente prima dell’istante t5, la differenza di potenziale fra il terminale di ingresso 26a ed il terminale di uscita 26b del primo invertitore 26 è nulla, come anche la differenza di potenziale tra il terminale di ingresso 32a ed il terminale di uscita 32b del secondo invertitore 32. Immediatamente dopo l’istante t5, la differenza di potenziale fra il terminale di ingresso 26a ed il terminale di uscita 26b del primo invertitore 26, come anche la differenza di potenziale fra il terminale di ingresso 32a ed il terminale di uscita 32b del secondo invertitore 32, è pari alla differenza di potenziale tra i nodi comuni 25a, 25b, indipendentemente dagli offset del primo e del secondo invertitore 26, 32.
Di conseguenza, nonostante la fase di precarica dei condensatori di linea di bit principale 9’, 9” sia avvenuta a tensioni elevate (fino a valori compresi ad esempio tra 1.5 V e 1.8 V), l’uso dei condensatori di accoppiamento 22a, 22b consente all’amplificatore di rilevamento 46, alimentato ad una tensione inferiore (ad esempio, inferiore a 1V), di rilevare la differenza di tensione tra i nodi comuni 25a, 25b, limitando così il consumo di potenza.
La differenza di potenziale presente ai capi dei due condensatori di accoppiamento 22a, 22b, dovuta alla precedente differenza fra le correnti di scarica delle celle di memoria 3’, 3”, perturba la condizione di equilibrio metastabile dell’amplificatore di rilevamento 46 e ne induce una commutazione in funzione del segno della suddetta differenza di potenziale, tale per cui i terminali di uscita 26b, 32b degli invertitori 26, 32 assumono valori logici complementari. In altre parole, i terminali di uscita 26b, 32b degli invertitori 26, 32 assumono valori logici complementari in funzione degli stati degli elementi di memorizzazione 4a della prima e della seconda cella di memoria 3,’ 3”. Ad esempio, i valori logici corrispondenti alla tensione sui terminali di uscita 26b, 32b degli invertitori 26, 32 seguono le regole elencate in tabella:
In altre parole, dopo l’istante t4 la struttura latch evolve verso una prima o una seconda condizione di equilibrio, la quale dipende dagli stati degli elementi di memorizzazione 4a della prima e della seconda cella di memoria 3’, 3”.
Una volta raggiunta una buona separazione della tensione dei terminali di uscita 26b, 32b degli invertitori 26, 32, ad esempio maggiore di 100 mV, è possibile abilitare il comparatore 50, in modo da aggiornare il valore del segnale di uscita DataSense in funzione dei dati logici memorizzati nella prima e nella seconda cella di memoria 3’, 3”. Il comparatore 50 può quindi essere abilitato prima che venga raggiunta la condizione di equilibrio.
Successivamente, è possibile riportare i segnali di comando nella condizione iniziale dell’istante t0precedentemente descritta, andando a completare un ciclo di lettura. In particolare, in corrispondenza del passaggio allo stato logico “1” del segnale di linea di parola SWL, si interrompe la scarica dei condensatori di linea di bit 4c e dei condensatori di linea di bit principale 9’, 9”.
Il metodo di lettura precedentemente descritto consente di effettuare una lettura differenziale in modo efficiente, dal momento che si basa su un confronto tra velocità di scarica di condensatori, in presenza di condizioni di elevato bilanciamento dei carichi capacitivi. Tuttavia la Richiedente ha osservato come, almeno in alcune circostanze, sia sentita l’esigenza di poter commutare tra diverse modalità di lettura di una matrice di memoria.
Scopo della presente invenzione è quindi fornire un dispositivo di memoria a cambiamento di fase che soddisfi almeno in parte le esigenze riscontrate.
Secondo la presente invenzione, vengono forniti un dispositivo di memoria a cambiamento di fase ed un metodo di lettura, come definiti nelle rivendicazioni allegate.
Per una migliore comprensione della presente invenzione, ne saranno ora descritte forme di realizzazione preferite, in modo puramente esemplificativo e non limitativo, con riferimento ai disegni allegati, in cui:
- la figura 1 mostra un diagramma a blocchi di un dispositivo PCM;
- le figure 2 e 3 mostrano schemi a blocchi di porzioni del dispositivo PCM mostrato in figura 1;
- la figura 4 mostra uno schema circuitale di una porzione del dispositivo PCM mostrato in figura 1;
- la figura 5 mostra uno schema circuitale di una sottoporzione della porzione del dispositivo PCM mostrata in figura 4;
- le figure 6A-6H mostrano andamenti nel tempo di segnali generati nel dispositivo PCM mostrato in figura 1;
- la figura 7 mostra uno schema a blocchi del presente dispositivo PCM;
- le figure 8A-8B, 9 e 10 mostrano schemi circuitali di porzioni del dispositivo PCM mostrato in figura 7;
- le figure 11A-11C mostrano schemi circuitali di porzioni del dispositivo PCM mostrato in figura 7;
- le figure 12, 14, 16, 17, 19 e 21 mostrano andamenti nel tempo di segnali generati nel dispositivo PCM mostrato in figura 7, duranti diverse modalità di lettura;
- le figure 13A e 13B mostrano tabelle indicative di segnali generati nel dispositivo PCM mostrato in figura 7, duranti le summenzionate modalità di lettura;
- le figure 15, 18, 20 e 22 mostrano schemi circuitali di porzioni del dispositivo PCM mostrato in figura 7, relativi alle modalità di lettura a cui si riferiscono rispettivamente le figure 16, 17, 19 e 21; e
- la figura 23 è un diagramma a blocchi di un possibile apparecchio elettronico che incorpora il presente dispositivo.
Come descritto qui di seguito, la Richiedente ha osservato come sia possibile modificare lo stadio di lettura descritto in precedenza, in modo da poter implementare, alternativamente, sia una lettura di tipo differenziale (anche detta modalità di lettura normale), che una lettura di tipo cosiddetto “single-ended” (anche detta modalità di lettura “verify”) di celle di memoria. A tal proposito, nel seguito viene descritto un dispositivo PCM 100, limitatamente alle differenze rispetto al dispositivo PCM 1; inoltre, componenti già presenti nel dispositivo PCM 1 vengono indicati con i medesimi segni di riferimento, salvo laddove specificato diversamente.
Come mostrato in figura 7, la matrice di memoria 2 comprende, oltre al primo settore S’, anche un secondo settore S”, il primo ed il secondo settore S’, S” essendo disposti in modo simmetrico rispetto ad uno stadio intermedio 317, descritto in seguito. Il primo ed il secondo settore S’, S” possono essere uguali tra loro.
In dettaglio, lo stadio intermedio 317 comprende uno stadio di lettura superiore 117 ed uno stadio di lettura inferiore 217.
In maggior dettaglio, lo stadio di lettura superiore 117 è mostrato in figura 8A e viene ora descritto limitatamente alle differenze rispetto allo stadio lettura 17. Componenti dello stadio di lettura superiore 117 già presenti nello stadio di lettura 17 sono indicati con i medesimi numeri di riferimento, aumentati di cento, salvo laddove specificato diversamente. Inoltre, in figura 8A sono altresì visibili gli interruttori di fissaggio di tensione (qui indicati con 120a e 120b) e la linea di carica (qui indicata con 119), la quale è posta alla tensione BL_CHARGE_TOP (pari alla summenzionata tensione BL_CHARGE), ed alla quale nel seguito ci si riferisce come alla linea di carica superiore 119. In aggiunta, in figura 8A, il primo ed il secondo ingresso 117a, 117b dello stadio di lettura superiore 117 sono indicati anche con YMPS_TOP e
Si anticipa inoltre che, per quanto concerne i dettagli circuitali relativi all’accoppiamento tra lo stadio di lettura superiore 117 (in particolare, il primo ed il secondo ingresso 117a, 117b) ed il primo settore S’ (in particolare, la prima e la seconda cella di memoria 3’, 3”, alle quali nel seguito ci si riferisce rispettivamente come alla prima ed alla seconda cella di memoria superiore 3’, 3”), vale quanto descritto con riferimento alla figura 4 ed allo stadio di lettura 17. L’accoppiamento tra lo stadio di lettura superiore 117 ed il primo settore S’ è mostrato in figura 9, in cui lo stadio di lettura superiore 117 è mostrato in modo semplificato.
Ciò premesso, lo stadio di lettura superiore 117 comprende un primo ed un secondo interruttore di controllo addizionale 101, 102.
Il primo interruttore di controllo addizionale 101 è interposto tra il primo ingresso 146a dell’amplificatore di rilevamento 146 ed il secondo condensatore di compensazione 136. Il secondo interruttore di controllo addizionale 102 è interposto tra il primo condensatore di compensazione 130 ed il secondo ingresso 146b dell’amplificatore di rilevamento 146.
Più in particolare, indicando con nodo NL1 il terminale del secondo condensatore di compensazione 136 opposto rispetto al terminale di tale condensatore collegato al terminale di uscita 132b del secondo invertitore 132, il primo interruttore di controllo addizionale 101 è interposto tra il primo ingresso 146a dell’amplificatore di rilevamento 146 ed il nodo NL1. Inoltre, indicando con nodo NR1 il terminale del primo condensatore di compensazione 130 opposto rispetto al terminale di tale condensatore collegato al terminale di uscita 126b del primo invertitore 126, il secondo interruttore di controllo addizionale 102 è interposto tra il nodo NR1 ed il secondo ingresso 146b dell’amplificatore di rilevamento 146.
Per agevolare la comprensione delle relazioni esistenti tra quanto mostrato in figura 8A e quanto verrà descritto con riferimento alla figura 8B, in figura 8A sono inoltre mostrati i nodi NL2 ed NL3, i quali coincidono rispettivamente con il primo ingresso 146a dell’amplificatore di rilevamento 146 e con il nodo comune 125b, ed i nodi NR2 ed NR3, i quali coincidono rispettivamente con il secondo ingresso 146b dell’amplificatore di rilevamento 146 e con il nodo comune 125a.
Ciò premesso, si verifica quanto segue:
- gli interruttori di fissaggio di tensione 120a, 120b, sono comandati da un segnale di fissaggio superiore di tensione YMPS_CLAMP_TOP generato dalla logica di controllo CL, in modo da essere chiusi quando quest’ultimo segnale è pari a “0” ed essere aperti altrimenti;
- il primo e il secondo interruttore di accoppiamento 124a, 124b sono comandati rispettivamente da un primo ed un secondo segnale di accoppiamento superiore HIZ_TOP_L, HIZ_TOP_R generati dalla logica di controllo CL, in modo tale da essere aperti quando il rispettivo segnale di comando assume il valore logico “0” ed essere chiusi altrimenti;
- l’interruttore di lettura 138 è comandato da un segnale di lettura superiore NHIZ_TOP generato dalla logica di controllo CL, in modo tale da essere aperto quando il segnale di lettura NHIZ_TOP ha valore logico “0” ed essere chiuso altrimenti; - l’interruttore di controllo 140 e l’interruttore di inizializzazione 144 sono comandati da un segnale EnableSA_TOP1 generato dalla logica di controllo CL, in maniera tale da essere rispettivamente aperto e chiuso quando il segnale EnableSA_TOP1 ha valore logico “1” ed essere rispettivamente chiuso ed aperto altrimenti;
- l’interruttore di controllo 142 e l’interruttore di inizializzazione 145 sono comandati da un segnale EnableSA_TOP2 generato dalla logica di controllo CL, in maniera tale da essere rispettivamente aperto e chiuso quando il segnale EnableSA_TOP2 ha valore logico “1” ed essere rispettivamente chiuso ed aperto altrimenti;
- il primo ed il secondo interruttore di controllo addizionale 101, 102 sono comandati entrambi da un segnale SENSEMODE<1> generato dalla logica di controllo CL, in modo da essere chiusi quando il segnale SENSEMODE<1> è pari a “1” ed essere aperti altrimenti;
- gli interruttori di equilibrio 128, 134 sono comandati dal segnale di equilibrio EQ, in modo da essere chiusi quando il segnale di equilibrio EQ ha valore logico “1” ed essere aperti altrimenti; e
- gli elementi selettori 4b della prima e della seconda cella di memoria superiore 3’, 3” sono comandati mediante un segnale di linea di parola WL_TOP, il quale viene applicato alla corrispondente linea di parola WL.
Ancora con riferimento alla figura 8A, i segnali presenti sui terminali di uscita 126b e 132b del primo e del secondo invertitore 126, 132 sono indicati rispettivamente con VC1_TOP e VC2_TOP.
Lo stadio di lettura inferiore 217 è mostrato in figura 8B e viene ora descritto limitatamente alle differenze rispetto allo stadio di lettura superiore 117. Inoltre, componenti dello stadio di lettura inferiore 217 già presenti nello stadio di lettura superiore 117 sono indicati con i medesimi numeri di riferimento, aumentati di cento, salvo laddove specificato diversamente, come ad esempio nel caso dei nodi NL1, NL2, NL3, NR1, NR2, NR3, che vengono ora indicati con l’aggiunta di un apice. Inoltre, in figura 8B sono altresì visibili ulteriori interruttori di fissaggio di tensione (indicati con 220a e 220b), i quali sono accoppiati ad una ulteriore linea di carica, la quale è posta alla tensione BL_CHARGE_BOT (pari alla summenzionata tensione BL_CHARGE_TOP), ed alla quale nel seguito ci si riferisce come alla linea di carica inferiore 219. In aggiunta, in figura 8B il primo ed il secondo ingresso 217a, 217b dello stadio di lettura inferiore 217 sono indicati anche con YMPS_BOT e Inoltre, l’accoppiamento tra lo stadio di lettura inferiore 217 ed il secondo settore S” è uguale all’accoppiamento presente tra lo stadio di lettura superiore 117 ed il primo settore S’, come spiegato anche in seguito; a tal proposito, si anticipa che il secondo settore S” include una prima ed una seconda cella di memoria inferiore 3’’’, 3’’’’, le quali sono disposte in modo simmetrico rispetto, rispettivamente, alla prima ed alla seconda cella di memoria superiore 3’, 3”. Inoltre, la prima e la seconda cella di memoria inferiore 3’’’, 3’’’’ sono accoppiate a corrispondenti linee di bit locali (indicata rispettivamente con BLL<j>’, nel caso del prima cella di memoria inferiore 3’’’, e con BLR<j>’, nel caso della seconda cella di memoria inferiore 3’’’’), le quali possono essere a loro volta accoppiate a corrispondenti linee di bit principali (indicate rispettivamente con MBLL’ e MBLR’), ed i cui corrispondenti condensatori parassiti di linea di bit principale sono indicati rispettivamente con 9’’’ e 9’’’’), in modo uguale a quanto mostrato in figura 4 con riferimento alle celle di memoria 3’, 3”, alle linee di bit locali BLL<j> e BLR<j> ed alle linee di bit principali MBLLe MBLR.
Ciò premesso, nello stadio di lettura inferiore 217 si verifica quanto segue:
- gli interruttori di fissaggio di tensione 220a, 220b, sono comandati da un segnale di fissaggio inferiore di tensione YMPS_CLAMP_BOT generato dalla logica di controllo CL, in modo da essere chiusi quando quest’ultimo segnale è pari a “0” ed essere aperti altrimenti;
- il primo ed il secondo interruttore di accoppiamento 224a, 224b sono comandati rispettivamente da un primo ed un secondo segnale di accoppiamento inferiore HIZ_BOT_L, HIZ_BOT_R generati dalla logica di controllo CL, in modo tale da essere aperti quando il rispettivo segnale di comando assume il valore logico “0” ed essere chiusi altrimenti;
- l’interruttore di lettura 238 è comandato da un segnale di lettura inferiore NHIZ_BOT generato dalla logica di controllo CL, in modo tale da essere aperto quando il segnale di lettura inferiore NHIZ_BOT ha valore logico “0” ed essere chiuso altrimenti;
- l’interruttore di controllo 240 e l’interruttore di inizializzazione 244 sono comandati da un segnale EnableSA_BOT1 generato dalla logica di controllo CL, in maniera tale da essere rispettivamente aperto e chiuso quando il segnale EnableSA_BOT1 ha valore logico “1” ed essere rispettivamente chiuso e aperto altrimenti;
- l’interruttore di controllo 242 e l’interruttore di inizializzazione 245 sono comandati da un segnale EnableSA_BOT2 generato dalla logica di controllo CL, in maniera tale da essere rispettivamente aperto e chiuso quando il segnale EnableSA_BOT2 ha valore logico “1” ed essere rispettivamente chiuso e aperto altrimenti;
- il primo ed il secondo interruttore di controllo addizionale 201, 202 sono comandati entrambi dal segnale SENSEMODE<1>, in modo da essere chiusi quando il segnale SENSEMODE<1> è pari a “1” ed essere aperti altrimenti;
- gli interruttori di equilibrio 228, 234 sono comandati dal segnale di equilibrio EQ, in modo da essere chiusi quando il segnale di equilibrio EQ ha valore logico “1” ed essere aperti altrimenti; e
- gli elementi selettori 4b della prima e della seconda cella di memoria inferiore 3’’’, 3’’’’ sono comandati mediante un segnale di linea di parola WL_BOT, il quale viene applicato alla linea di parola (indicata con WL’) alla quale sono accoppiate la prima e la seconda cella di memoria inferiore 3’’’, 3’’’’.
Ancora con riferimento alla figura 8B, i segnali presenti sui terminali di uscita 226b e 232b del primo e del secondo invertitore 226, 232 sono indicati rispettivamente con VC1_BOT e VC2_BOT.
Come mostrato ancora in figura 8B, il dispositivo PCM 100 comprende sei interruttori addizionali, interposti tra lo stadio di lettura superiore 117 e lo stadio di lettura inferiore 217 ed indicati con SW1_R, SW2_R, SW3_R e SW1_L, SW2_L e SW3_L.
In dettaglio, l’interruttore addizionale SW1_R è interposto tra i nodi NR1 ed NR2’ ed è comandato da un segnale SENSEMODE<2> generato dalla logica di controllo CL, in modo da essere chiuso quando il segnale SENSEMODE<2> è pari a “1” ed essere aperto altrimenti.
L’interruttore addizionale SW2_R è interposto tra i nodi NR2 ed NR1’ ed è comandato da un segnale SENSEMODE<0> generato dalla logica di controllo CL, in modo da essere chiuso quando il segnale SENSEMODE<0> è pari a “1” ed essere aperto altrimenti.
L’interruttore addizionale SW3_R è interposto tra i nodi NR3 ed NL3’ ed è comandato da un segnale NHIZ_TOPL_BOTR generato dalla logica di controllo CL, in modo da essere chiuso quando il segnale NHIZ_TOPL_BOTR è pari a “1” ed essere aperto altrimenti.
L’interruttore addizionale SW1_L è interposto tra i nodi NL1 ed NL2’ ed è comandato dal segnale SENSEMODE<0>, in modo da essere chiuso quando il segnale SENSEMODE<0> è pari a “1” ed essere aperto altrimenti.
L’interruttore addizionale SW2_L è interposto tra i nodi NL2 ed NL1’ ed è comandato dal segnale SENSEMODE<2>, in modo da essere chiuso quando il segnale SENSEMODE<2> è pari a “1” ed essere aperto altrimenti.
L’interruttore addizionale SW3_L è interposto tra i nodi NL3 ed NR3’ ed è comandato dal segnale NHIZ_TOPR_BOTL generato dalla logica di controllo CL, in modo da essere chiuso quando il segnale NHIZ_TOPR_BOTL è pari a “1” ed essere aperto altrimenti.
L’accoppiamento tra lo stadio di lettura inferiore 217 ed il secondo settore S” è mostrato in figura 10, in cui lo stadio di lettura inferiore 217 è mostrato in modo semplificato, limitatamente ai dettagli utili alla comprensione dell’accoppiamento con il secondo settore S”.
In particolare, l’amplificatore di rilevamento 246 è accoppiato alla prima ed alla seconda cella di memoria inferiore 3’’’, 3’’’’.
Ancora con riferimento alla figura 10, gli interruttori di selezione principale, gli interruttori di selezione locale e gli interruttori di precarica sono indicati rispettivamente con 12a’-12b’, 13a’-13b’ e 14a’-14b’, mentre i segnali che controllano tali interruttori sono indicati rispettivamente come YNL<i>’-YNR<i>’ (anche abbreviati, nel seguito, con YNL’-YNR’), YOL<j>’-YOR<j>’ (anche abbreviati, nel seguito, con YOL’-YOR’), e /YNL<i>’-/YNR<i>’. Inoltre, i nodi corrispondenti ai nodi A e B sono indicati con A' e B’.
Come mostrato in figura 11A, il dispositivo PCM 100 comprende inoltre un primo generatore di riferimento 402, configurato per generare una corrente di riferimento, ed un primo ed un secondo interruttore superiore di modalità 404, 406. Il primo generatore di riferimento 402 è controllato da un segnale VERRIFY_TOP, in modo da essere acceso quando VERIFY_TOP è pari a “1” ed essere spento altrimenti.
Il primo interruttore superiore di modalità 404 è interposto tra il nodo YMPS_TOP ed un primo terminale del primo generatore di riferimento 402, il cui secondo terminale è collegato alla massa. Il secondo interruttore superiore di modalità 406 è interposto tra il nodo ed il primo terminale del primo generatore di riferimento 402. Il primo ed il secondo interruttore superiore di modalità 404, 406 sono controllati rispettivamente da un segnale VERIFY_TOPL e da un segnale VERIFY_TOPR generati dalla logica di controllo CL, in maniera tale da essere aperti quando i rispettivi segnali sono pari a “0” ed essere chiusi altrimenti.
Come mostrato in figura 11B, il dispositivo PCM 100 comprende inoltre un secondo generatore di riferimento 502, configurato per generare anch’esso la corrente di riferimento, ed un primo ed un secondo interruttore inferiore di modalità 504, 506. Il secondo generatore di riferimento 502 è controllato da un segnale VERRIFY_BOT, in modo da essere acceso quando VERIFY_BOT è pari a “1” ed essere spento altrimenti.
Il primo interruttore inferiore di modalità 504 è interposto tra il nodo YMPS_BOT ed un primo terminale del secondo generatore di riferimento 502, il cui secondo terminale è collegato a massa. Il secondo interruttore inferiore di modalità 506 è interposto tra il nodo
ed il primo terminale del secondo generatore di riferimento 502. Il primo ed il secondo interruttore inferiore di modalità 504, 506 sono controllati rispettivamente da un segnale VERIFY_BOTL e da un segnale VERIFY_BOTR generati dalla logica di controllo CL, in maniera tale da essere aperti quando i rispettivi segnali sono pari a “0” ed essere chiusi altrimenti.
Come mostrato in figura 11C, il dispositivo PCM 100 comprende inoltre un stadio di multiplazione 600, il quale riceve in ingresso i segnali VC1_TOP e VC2_TOP presenti, rispettivamente, sui terminali di uscita 126b e 132b del primo e del secondo invertitore 126, 132 dell’amplificatore di rilevamento 146 dello stadio di lettura superiore 117. Inoltre, lo stadio di multiplazione 600 riceve in ingresso i segnali VC1_BOT e VC2_BOT presenti, rispettivamente, sui terminali di uscita 226b e 232b del primo e del secondo invertitore 226, 232 dell’amplificatore di rilevamento 246 dello stadio di lettura inferiore 217. Come descritto in seguito, lo stadio di multiplazione 600 genera un segnale VC1 ed un segnale VC2.
Il dispositivo PCM 100 comprende inoltre un stadio di comparazione 602, il quale genera il segnale DataSense in funzione dei segnali VC1 e VC2, come descritto in seguito, tale segnale DataSense essendo indicativo dell’esito della lettura. Ad esempio, la temporizzazione dello stadio di comparazione 600 viene eseguita sulla base di un segnale EnableComp.
Ciò premesso, in una prima modalità operativa, la logica di controllo CL comanda la lettura in modalità differenziale alternativamente da parte dello stadio di lettura superiore 117 oppure dello stadio di lettura inferiore 217. In altre parole, viene letta in modo differenziale la coppia di celle formata alternativamente dalla prima e dalla seconda cella di memoria superiore 3’, 3”, oppure dalla prima e la seconda cella di memoria inferiore 3’’’, 3’’’’.
Ad esempio, nel caso in cui vengano lette la prima e la seconda cella di memoria superiore 3’, 3” (caso indicato con TOP-TOP nelle figure 13A e 13B), la logica di controllo CL opera in maniera tale per cui, come mostrato in figura 12:
- il segnale di fissaggio superiore di tensione YMPS_CLAMP_TOP segue il medesimo andamento del segnale di fissaggio di tensione YMPS_CLAMP mostrato in figura 6A;
- i segnali di decodifica di colonna locale YOL, YOR hanno il medesimo andamento mostrato in figura 6B;
- i segnali di decodifica di colonna principale YNL, YNR hanno il medesimo andamento mostrato in figura 6C, determinando al contempo l’andamento dei corrispondenti segnali logici /YNLe /YNR;
- il segnale di linea di parola WL_TOP segue il medesimo andamento del segnale di linea di parola SWLmostrato in figura 6D, mentre il segnale di linea di parola WL_BOT rimane pari a “1”, in modo da deselezionare la linea di parola WL’ accoppiata alla prima ed alla seconda cella di memoria inferiore 3’’’, 3’’’’;
- il segnali EnableSA_TOP1 e EnableSA_TOP2 seguono il medesimo andamento del segnale EnableSA mostrato in figura 6E;
- il segnale di equilibrio EQ continua ad avere il medesimo andamento mostrato in figura 6F;
- i segnali di accoppiamento superiore HIZ_TOP_L e HIZ_TOP_R seguono il medesimo andamento del segnale di accoppiamento HIZ mostrato in figura 6G;
- il segnale di lettura superiore NHIZ_TOP segue il medesimo andamento del segnale di lettura NHIZ mostrato in figura 6H;
- il segnale EnableComp commuta da “0” a “1” in un istante t6, in modo da abilitare lo stadio di comparazione 602, il quale di conseguenza aggiorna il valore del segnale DataSense.
In seguito, ad un istante t7, il segnale di fissaggio superiore di tensione YMPS_CLAMP_TOP torna a “0”. In un successivo istante t8, anche i segnali di decodifica di colonna locale YOL, YOR, i segnali di decodifica di colonna principale YNL, YNR, i segnali EnableSA_TOP1 e EnableSA_TOP2, il segnale EnableComp ed i segnali di accoppiamento superiore HIZ_TOP_L e HIZ_TOP_R tornano ad assumere i valori che avevano nell’istante t0. Per quanto concerne, invece, il segnale di linea di parola WL_TOP, esso torna ad assumere il valore “1” tra l’istante t6e l’istante t7. In aggiunta, il segnale di lettura superiore NHIZ_TOP torna ad essere pari a “1” in un istante t9.
Ancora con riferimento alla figura 12, i segnali VERIFY_BOT e VERIFY_TOP rimangono pari a “0” per tutto l’intervallo di tempo t0-t9, in modo da mantenere spenti il primo ed il secondo generatore di riferimento 402, 502.
In tali condizioni, come mostrato sinteticamente nella figura 13A, la logica di controllo CL comanda lo stadio di multiplazione 600 in modo da imporre che i segnali VC1, VC2 presenti sull’uscita dello stadio di multiplazione 600 siano rispettivamente pari ai segnali VC1_TOP e VC2_TOP.
In aggiunta, la logica di controllo CL opera in maniera tale per cui, per tutto l’intervallo di tempo t0-t9:
- il segnale SENSEMODE<1> è pari a “1”, in maniera tale per cui, tra le altre cose, il primo ed il secondo interruttore di controllo addizionale 101, 102 dello stadio di lettura superiore 117 sono chiusi;
- i segnali SENSEMODE<0> e SENSEMODE<2> sono pari a “0”, in maniera tale per cui gli interruttori addizionali SW1_R, SW2_R e SW1_L, SW2_L sono aperti;
- i segnali NHIZ_TOPL_BOTR e NHIZ_TOPR_BOTL sono pari a “0”, in maniera tale per cui gli interruttori addizionali SW3_R e SW3_L sono aperti.
In pratica, lo stadio di lettura superiore 117 e lo stadio di lettura inferiore 217 sono disaccoppiati e lo stadio di multiplazione 600 collega lo stadio di lettura superiore 117 allo stadio di comparazione 602. A sua volta, lo stadio di lettura superiore 117 opera come lo stadio di lettura 17.
Ancora con riferimento ai segnali generati dalla logica di controllo CL, in figura 13B è mostrata un tabella, la cui prima riga corrisponde appunto alla lettura differenziale della prima e della seconda cella di memoria superiore 3’, 3”. Inoltre, la tabella indica schematicamente i valori assunti dei segnali ivi indicati, nell’intervallo t0-t9; nel caso in cui sia presente la dicitura “segnale”, significa che il segnale a cui essa si riferisce non è costante e segue un corrispondente andamento. A tal proposito, la figura 13B mostra come, nel caso della lettura differenziale della prima e della seconda cella di memoria superiore 3’, 3”, i segnali EnableSA_BOT1 e EnableSA_BOT2 sono pari a “1”, e quindi gli interruttori di controllo 240, 242 sono aperti, mentre gli interruttori di inizializzazione 244, 245 sono chiusi. Inoltre, i segnali VERIFY_TOPL, VERIFY_TOPR, VERIFY_BOTL e VERIFY_BOT sono pari a “0”; in aggiunta, il segnale di lettura inferiore NHIZ_BOT è pari a “0”, mentre il primo ed il secondo segnale di accoppiamento inferiore HIZ_BOT_L, HIZ_BOT_R sono pari a “1”, in maniera tale per cui il primo ed il secondo interruttore di accoppiamento 224a, 224b sono chiusi, mentre l’interruttore di lettura 238 è aperto.
In modo analogo a quanto detto con riferimento alla lettura differenziale della prima e della seconda cella di memoria superiore 3’, 3”, la logica di controllo CL può comandare la lettura differenziale della prima e della seconda cella di memoria inferiore 3’’’, 3’’’’ (caso indicato con BOT-BOT nelle figure 13A e 13B).
In dettaglio, la logica di controllo CL opera in maniera tale per cui, come mostrato in figura 13A, i segnali VC1, VC2 presenti sull’uscita dello stadio di multiplazione 600 sono rispettivamente pari ai segnali VC1_BOT e VC2_BOT. Inoltre, come mostrato in figura 13B, la logica di controllo CL opera in maniera tale per cui:
- il segnale SENSEMODE<1> è pari a “1”, in maniera tale per cui, tra le altre cose, il primo ed il secondo interruttore di controllo addizionale 201, 202 dello stadio di lettura inferiore 217 sono chiusi;
- i segnali SENSEMODE<0> e SENSEMODE<2> sono pari a “0”, in maniera tale per cui gli interruttori addizionali SW1_R, SW2_R e SW1_L, SW2_L sono aperti;
- i segnali NHIZ_TOPL_BOTR e NHIZ_TOPR_BOTL sono pari a “0”, in maniera tale per cui gli interruttori addizionali SW3_R e SW3_L sono aperti;
- i segnali EnableSA_TOP1 e EnableSA_TOP2 sono pari a “1”, quindi gli interruttori di controllo 140, 142 sono aperti, mentre gli interruttori di inizializzazione 144, 145 sono chiusi;
- i segnali VERIFY_TOPL, VERIFY_TOPR, VERIFY_BOTL e VERIFY_BOT sono pari a “0”;
- il segnale di lettura superiore NHIZ_TOP è pari a “0”, mentre il primo ed il secondo segnale di accoppiamento superiore HIZ_TOP_L, HIZ_TOP_R sono pari a “1”, in maniera tale per cui il primo ed il secondo interruttore di accoppiamento 124a, 124b sono chiusi, mentre l’interruttore di lettura 138 è aperto.
In aggiunta, la logica di controllo CL opera in maniera tale per cui, come mostrato in figura 14:
- il segnale di fissaggio inferiore di tensione YMPS_CLAMP_BOT segue il medesimo andamento del segnale di fissaggio di tensione YMPS_CLAMP mostrato in figura 6A;
- i segnali di decodifica di colonna locale YOL’, YOR’ hanno il medesimo andamento mostrato in figura 6B;
- i segnali di decodifica di colonna principale YNL’, YNR’ hanno il medesimo andamento mostrato in figura 6C, determinando al contempo l’andamento dei corrispondenti segnali logici /YNL’ e /YNR’;
- il segnale di linea di parola WL_BOT segue il medesimo andamento del segnale di linea di parola SWLmostrato in figura 6D, mentre il segnale di linea di parola WL_TOP rimane pari a “1”, in modo da deselezionare la linea di parola WL accoppiata alla prima ed alla seconda cella di memoria superiore 3’, 3”;
- i segnali EnableSA_BOT1 e EnableSA_BOT2 seguono il medesimo andamento del segnale EnableSA mostrato in figura 6E;
- il segnale di equilibrio EQ continua ad avere il medesimo andamento mostrato in figura 6F;
- i segnali di accoppiamento inferiore HIZ_BOT_L e HIZ_BOT_R seguono il medesimo andamento del segnale di accoppiamento HIZ mostrato in figura 6G;
- il segnale di lettura inferiore NHIZ_BOT segue il medesimo andamento del segnale di lettura NHIZ mostrato in figura 6H;
- i segnali VERIFY_BOT e VERIFY_TOP rimangono pari a “0” per tutto l’intervallo di tempo t0-t9, in modo da mantenere spenti il primo ed il secondo generatore di riferimento 402, 502; e - il segnale EnableComp segue il medesimo andamento descritto con riferimento alla figura 12.
In pratica, lo stadio di lettura superiore 117 e lo stadio di lettura inferiore 217 sono disaccoppiati e lo stadio di multiplazione 600 collega lo stadio di lettura inferiore 217 allo stadio di comparazione 602. A sua volta, lo stadio di lettura inferiore 217 opera come lo stadio di lettura 17.
In una ulteriore modalità operativa, la logica di controllo CL comanda una lettura di tipo single-ended della prima cella di memoria superiore 3’ (caso indicato con TOPL-BOTR nelle figure 13A e 13B). In tal caso, la logica di controllo CL opera in maniera tale per cui, come mostrato in figura 13A, i segnali VC1, VC2 presenti sull’uscita dello stadio di multiplazione 600 sono rispettivamente pari ai segnali VC1_TOP e VC2_BOT. Inoltre, come mostrato in figura 13B, la logica di controllo CL opera in maniera tale per cui:
- il segnale SENSEMODE<0> è pari a “0”, in maniera tale per cui gli interruttori addizionali SW2_R e SW1_L sono aperti;
- il segnale SENSEMODE<1> è pari a “0”, in maniera tale per cui il primo ed il secondo interruttore di controllo addizionale 101, 102 dello stadio di lettura superiore 117 ed il primo ed il secondo interruttore di controllo addizionale 201, 202 dello stadio di lettura inferiore 217 sono aperti;
- il segnale SENSEMODE<2> è pari a “1”, in maniera tale per cui gli interruttori addizionali SW1_R e SW2_L sono chiusi;
- il segnale EnableSA_TOP2 è pari a “1”, in maniera tale per cui l’interruttore di controllo 142 e l’interruttore di inizializzazione 145 sono rispettivamente aperto e chiuso;
- il segnale EnableSA_BOT1 è pari a “1”, in maniera tale per cui l’interruttore di controllo 240 e l’interruttore di inizializzazione 244 sono rispettivamente aperto e chiuso;
- i segnali VERIFY_TOPL, VERIFY_TOPR e VERIFY_BOTL sono pari a “0”, mentre il segnale VERIFY_BOTR è pari a “1”, in maniera tale per cui, come mostrato in figura 15, il secondo generatore di riferimento 502 è collegato al nodo
- il segnale VERIFY_TOP è pari “0”, in maniera tale per cui il primo generatore di riferimento 402 è spento;
- il segnale di lettura superiore NHIZ_TOP ed il secondo segnale di accoppiamento superiore HIZ_TOP_R sono pari a “0”, in maniera tale per cui l’interruttore di lettura 138 ed il secondo interruttore di accoppiamento 124b sono aperti;
- il segnale di lettura inferiore NHIZ_BOT ed il primo segnale di accoppiamento inferiore HIZ_BOT_L sono pari a “0”, in maniera tale per cui l’interruttore di lettura 238 ed il primo interruttore di accoppiamento 224a sono aperti; e
- il segnale NHIZ_TOPR_BOTL è pari a “0”, in maniera tale per cui l’interruttore addizionale SW3_L è aperto.
In aggiunta, la logica di controllo CL opera in maniera tale per cui, come mostrato in figura 13B ed in figura 16:
- il segnale di fissaggio superiore di tensione YMPS_CLAMP_TOP ed il segnale di fissaggio inferiore di tensione YMPS_CLAMP_BOT seguono il medesimo andamento del segnale di fissaggio di tensione YMPS_CLAMP mostrato in figura 6A, a meno del fatto che essi commutano a “1” nell’istante t3, anziché nell’istante t2;
- i segnali di decodifica di colonna locale YOL, YORYOL’, YOR’ hanno il medesimo andamento mostrato in figura 6B;
- i segnali di decodifica di colonna principale YNL, YNR, YNL’, YNR’ hanno il medesimo andamento mostrato in figura 6C;
- il segnale di linea di parola WL_TOP segue il medesimo andamento del segnale di linea di parola SWL mostrato in figura 6D, a meno del fatto che esso commuta a “0” nell’istante t2, anziché nell’istante t3; invece, il segnale di linea di parola WL_BOT rimane pari a “1”;
- i segnali EnableSA_TOP1 e EnableSA_BOT2 seguono il medesimo andamento del segnale EnableSA mostrato in figura 6E;
- il segnale di equilibrio EQ continua ad avere il medesimo andamento mostrato in figura 6F;
- il primo segnale di accoppiamento superiore HIZ_TOP_L ed il secondo segnale di accoppiamento inferiore HIZ_BOT_R seguono il medesimo andamento del segnale di accoppiamento HIZ mostrato in figura 6G;
- il segnale NHIZ_TOPL_BOTR segue il medesimo andamento del segnale di lettura NHIZ mostrato in figura 6H;
- il segnale EnableComp segue il medesimo andamento descritto con riferimento alla figura 12; e
- il segnale VERIFY_BOT ha un valore pari a “0” nell’istante t0e commuta a “1” nell’istante t2, mantenendo tale valore fino all’istante t7; in tal modo, il secondo generatore di riferimento 502 rimane acceso durante l’intervallo di tempo t2-t7.
In pratica, come visibile in figura 15, il primo invertitore 126 ed il primo condensatore di compensazione 130 dell’amplificatore di rilevamento 146 dello stadio di lettura superiore 117 ed il secondo invertitore 232 ed il secondo condensatore di compensazione 236 dell’amplificatore di rilevamento 246 dello stadio di lettura inferiore 217 formano una struttura a latch (alla quale nel seguito ci si riferisce anche come alla prima struttura latch aggregata) del medesimo tipo descritto con riferimento allo stadio di lettura 17, la quale permane in uno stato di equilibrio metastabile fintanto che non si verifica un evento in grado di perturbare questo stato. Gli ingressi di tale prima struttura a latch aggregata sono rappresentati dal primo ingresso 146a dell’amplificatore di rilevamento 146 dello stadio di lettura superiore 117 e dal secondo ingresso 246b dell’amplificatore di rilevamento 246 dello stadio di lettura inferiore 217.
In aggiunta, l’accoppiamento della seconda cella di memoria inferiore 3’’’’ alla linea di bit locale BLR<j>’ ed alla corrispondente linea di bit principale MBLR’, nonché al secondo ingresso 217b dello stadio di lettura inferiore 217 avviene nel medesimo modo e con la medesima tempistica con cui la prima cella di memoria superiore 3’ viene accoppiata alla linea di bit locale BLL<j> e alla corrispondente linea di bit principale MBLL, nonché al primo ingresso 117a dello stadio di lettura superiore 117.
In maggior dettaglio, il segnale di fissaggio superiore di tensione YMPS_CLAMP_TOP ed il segnale di fissaggio inferiore di tensione YMPS_CLAMP_BOT commutano a “1” dopo che è stata selezionata la linea di parola WL del primo settore S’, mentre la linea di parola WL’ del secondo settore S” rimane deselezionata. A tal proposito, il fatto che la selezione della linea di parola WL sia in anticipo rispetto alla commutazione del segnale di fissaggio superiore di tensione YMPS_CLAMP_TOP comporta una certa perdita di potenza, ma consente di semplificare la realizzazione, dal momento che in tal caso è possibile evitare di sincronizzare l’accensione del riferimento di lettura (cioè, il segnale VERIFY_BOT) con il segnale SWL che attiva la corrente di cella.
Tutto ciò premesso, tra l’istante t3 e l’istante t4, si verifica una scarica del condensatore di linea di bit 4c relativo alla prima cella di memoria superiore 3’ e del condensatore di linea di bit principale 9’, attraverso la prima cella di memoria superiore 3’, con una conseguente variazione della tensione del primo ingresso 117a dello stadio di lettura superiore 117. Conseguentemente, si verifica una variazione della tensione presente sul nodo comune 125a, in modo analogo a quanto descritto in precedenza con riferimento, ad esempio, al caso denominato TOP-TOP. In particolare, la tensione sul nodo comune 125a varia fino all’istante t4, in cui il nodo comune 125a viene disaccoppiato dal primo ingresso 117a dello stadio di lettura superiore 117. L’entità di tale scarica dipende dal dato memorizzato nella prima cella di memoria superiore 3’.
In aggiunta, durante l’intervallo di tempo compreso tra l’istante t3 e l’istante t4, si verifica anche una scarica del condensatore di linea di bit 4c corrispondente alla seconda cella di memoria inferiore 3’’’’ e del condensatore di linea di bit principale 9’’’’. In particolare, dal momento che la linea di parola WL’ è deselezionata, tale scarica avviene attraverso il secondo generatore di riferimento 502, e quindi con una velocità che dipende dalla corrente di riferimento.
In pratica, durante l’intervallo di tempo compreso tra l’istante t3 e l’istante t4 si verifica una variazione della tensione del secondo ingresso 217b dello stadio di lettura inferiore 217, tale variazione essendo funzione della corrente di riferimento ed essendo indipendente dal dato memorizzato nella seconda cella di memoria inferiore 3’’’’. Inoltre, la capacità vista dal secondo ingresso 217b dello stadio di lettura inferiore 217 è sostanzialmente uguale alla capacità vista dal primo ingresso 117a dello stadio di lettura superiore 117.
La variazione della tensione sul secondo ingresso 217b dello stadio di lettura inferiore 217 comporta una uguale variazione della tensione presente sul nodo comune 225b, in modo analogo a quanto descritto in precedenza con riferimento, ad esempio, al caso denominato BOT-BOT. In particolare, la tensione sul nodo comune 225b varia fino all’istante t4, in cui il nodo comune 225b viene disaccoppiato dal secondo ingresso 217b dello stadio di lettura inferiore 217.
All’istante temporale t4 è quindi presente una differenza di tensione tra il primo ingresso 117a dello stadio di lettura superiore 117 ed il secondo ingresso 217b dello stadio di lettura inferiore 217, e quindi tra gli ingressi della summenzionata prima struttura a latch aggregata. Tale differenza di tensione dipende dalla differenza tra la corrente di riferimento e la corrente che scorre nella prima cella di memoria superiore 3’, quest’ultima corrente essendo funzione del dato memorizzato nella prima cella di memoria superiore 3’.
Successivamente all’istante t4, il primo interruttore di accoppiamento 124a disaccoppia il nodo comune 125a dal primo ingresso 117a dello stadio di lettura superiore 117, ed il secondo interruttore di accoppiamento 224b disaccoppia il nodo comune 225b dal secondo ingresso 217b dello stadio di lettura inferiore 217. La tensione tra i nodi comuni 125a e 225b viene quindi mantenuta fissa al valore che aveva nell’istante t4.
Successivamente, nell’istante t5gli interruttori di equilibrio 128 e 234 vengono aperti, mentre l’interruttore addizionale SW3_R viene chiuso. La differenza di potenziale presente ai capi del primo condensatore di accoppiamento 122a dello stadio di lettura superiore 117 e del secondo condensatore di accoppiamento 222b dello stadio di lettura inferiore 217 (le cui tensioni sono indicate rispettivamente con VTOP_LEFTe VBOT_RIGHTin figura 15) è quindi dovuta alla differenza tra la corrente di scarica della prima cella di memoria superiore 3’ e la corrente di riferimento. Tale differenza di potenziale perturba la condizione di equilibrio metastabile della prima struttura latch aggregata e ne induce una commutazione in funzione del segno della suddetta differenza di potenziale. Tale commutazione fa sì che le tensioni VC1_TOP e VC2_BOT presenti sui terminali di uscita, rispettivamente, del primo invertitore 126 dell’amplificatore di rilevamento 146 dello stadio di lettura superiore 117 e del secondo invertitore 232 dell’amplificatore di rilevamento 246 dello stadio di lettura inferiore 217 assumano valori logici complementari, i quali dipendono dalla differenza tra la corrente di scarica della prima cella di memoria superiore 3’ e la corrente di riferimento. Dal momento che, come detto in precedenza, i segnali VC1, VC2 presenti sull’uscita dello stadio di multiplazione 600 sono rispettivamente pari ai segnali VC1_TOP e VC2_BOT, si verifica che il segnale DataSense, in uscita dallo stadio di comparazione 602, è indicativo del confronto tra la corrente di scarica della prima cella di memoria superiore 3’ e la corrente di riferimento, e quindi del dato memorizzato nella prima cella di memoria superiore 3. In altre parole, il segnale DataSense rappresenta un segnale di lettura in modalità single-ended della prima cella di memoria superiore 3’. In particolare, questa modalità di lettura può essere utilizzata per giudicare lo stato della cella indirizzata, ovvero per verificare se la corrente della cella indirizzata è maggiore o inferiore rispetto ad una certa corrente di riferimento. In altri termini, questa modalità di lettura può essere utilizzata in tutti gli algoritmi di SET e RESET in cui si vuole verificare se l’operazione di SET o RESET è stata in grado di fare cambiare stato alla cella.
Ancora con riferimento al caso TOPL-BOPR, si può notare come la prima struttura latch aggregata, gli interruttori di accoppiamento 124a, 224b e l’interruttore addizionale SW3_R operino nel medesimo modo descritto, ad esempio, a proposito della struttura latch formata dall’amplificatore di rilevamento 146 dello stadio di lettura superiore 117, degli interruttori di equilibrio 124a, 124b e dell’interruttore di lettura 138, nel caso denominato con TOP-TOP.
In modo analogo a quanto descritto con riferimento al caso TOPL-BOTR, la logica di controllo CL può comandare la lettura in modalità single-ended di una qualsiasi tra la seconda cella di memoria superiore 3” e la prima e la seconda cella di memoria inferiore 3’’’, 3’’’’.
Ad esempio, il caso della lettura in modalità single-ended della seconda cella di memoria inferiore 3’’’’ (caso denominato BOTR-TOPL nelle figure 13A, 13B) viene ora descritto con riferimento alle sole differenze rispetto al caso TOPL-BOTR.
In dettaglio, come evidente dalle figure 13A, 13B e dalla figura 17, si ha quanto segue:
- il segnale VERIFY_TOPL è pari a “1”, in maniera tale per cui il primo generatore di riferimento 402 è collegato al nodo YMPS_TOP, e cioè al primo ingresso 117a dello stadio di lettura superiore 117;
- il segnale VERIFY_BOTR è pari a “0”, in maniera tale per cui il primo generatore di riferimento 402 è scollegato dal nodo
- il segnale VERIFY_BOT è pari a “0”, in maniera tale per cui il primo generatore di riferimento 402 è spento;
- il segnale VERIFY_TOP segue il medesimo andamento del segnale VERIFY_TOP mostrato in figura 16;
- i segnali WL_TOP e WL_BOT hanno andamenti invertiti rispetto a quanto mostrato in figura 16, in maniera tale per cui la linea di parola WL rimane deselezionata.
In pratica, come mostrato in figura 18, la prima struttura latch aggregata non cambia rispetto a quanto mostrato in figura 15. Tuttavia, tra gli istanti t3e t4si verifica una scarica del condensatore di linea di bit 4c corrispondente alla seconda cella di memoria inferiore 3’’’’ e del condensatore di linea di bit principale 9’’’’, attraverso la seconda cella di memoria inferiore 3’’’’, con una conseguente variazione della tensione del secondo ingresso 217b dello stadio di lettura inferiore 217. Invece, la prima cella di memoria superiore 3’ viene scaricata dalla corrente di riferimento, generata dal primo generatore di riferimento 402.
In modo analogo a quanto descritto con riferimento al caso TOPL-BOTR, la logica di controllo CL può inoltre comandare la lettura in modalità single-ended della seconda cella di memoria superiore 3” (caso menzionato come TOPR-BOTL nelle figure 13A, 13B), come descritto nel seguito.
In dettaglio, i segnali VC1, VC2 presenti sull’uscita dello stadio di multiplazione 600 sono rispettivamente pari ai segnali VC1_BOT e VC2_TOP. Inoltre, la logica di controllo CL opera in maniera tale per cui:
- il segnale SENSEMODE<0> è pari a “1”, in maniera tale per cui gli interruttori addizionali SW2_R e SW1_L sono chiusi;
- il segnale SENSEMODE<1> è pari a “0”, in maniera tale per cui il primo ed il secondo interruttore di controllo addizionale 101, 102 dello stadio di lettura superiore 117 ed il primo ed il secondo interruttore di controllo addizionale 201, 202 dello stadio di lettura inferiore 217 sono aperti;
- il segnale SENSEMODE<2> è pari a “0”, in maniera tale per cui gli interruttori addizionali SW1_R e SW2_L sono aperti;
- il segnale EnableSA_TOP1 è pari a “1”, in maniera tale per cui l’interruttore di controllo 140 e l’interruttore di inizializzazione 144 sono rispettivamente aperto e chiuso;
- il segnale EnableSA_BOT2 è pari a “1”, in maniera tale per cui l’interruttore di controllo 242 e l’interruttore di inizializzazione 245 sono rispettivamente aperto e chiuso;
- i segnali VERIFY_TOPL, VERIFY_TOPR e VERIFY_BOTR sono pari a “0”, mentre il segnale VERIFY_BOTL è pari a “1”, in maniera tale per cui il secondo generatore di riferimento 502 è collegato al nodo YMPS_BOT;
- il segnale VERIFY_TOP è pari “0”, in maniera tale per cui il primo generatore di riferimento 402 è spento;
- il segnale di lettura superiore NHIZ_TOP ed il primo segnale di accoppiamento superiore HIZ_TOP_L sono pari a “0”, in maniera tale per cui l’interruttore di lettura 138 ed il primo interruttore di accoppiamento 124a sono aperti;
- il segnale di lettura inferiore NHIZ_BOT ed il secondo segnale di accoppiamento inferiore HIZ_BOT_R sono pari a “0”, in maniera tale per cui l’interruttore di lettura 238 ed il secondo interruttore di accoppiamento 224b sono aperti;
- il segnale NHIZ_TOPL_BOTR è pari a “0”, in maniera tale per cui l’interruttore addizionale SW3_R è aperto.
In aggiunta, la logica di controllo CL opera in maniera tale per cui, come mostrato in figura 13B ed in figura 19:
- il segnale di fissaggio superiore di tensione YMPS_CLAMP_TOP ed il segnale di fissaggio inferiore di tensione YMPS_CLAMP_BOT seguono il medesimo andamento del segnale di fissaggio di tensione YMPS_CLAMP mostrato in figura 6A, a meno del fatto che essi commutano a “1” nell’istante t3, anziché nell’istante t2;
- i segnali di decodifica di colonna locale YOL, YORYOL’, YOR’ hanno il medesimo andamento mostrato in figura 6B;
- i segnali di decodifica di colonna principale YNL, YNR, YNL’, YNR’ hanno il medesimo andamento mostrato in figura 6C;
- il segnale di linea di parola WL_TOP segue il medesimo andamento del segnale di linea di parola SWLmostrato in figura 6D, a meno del fatto che esso commuta a “0” nell’istante t2, anziché nell’istante t3; invece, il segnale di linea di parola WL_BOT rimane pari a “1”;
- i segnali EnableSA_TOP2 e EnableSA_BOT1 seguono il medesimo andamento del segnale EnableSA mostrato in figura 6E;
- il segnale di equilibrio EQ continua ad avere il medesimo andamento mostrato in figura 6F;
- il secondo segnale di accoppiamento superiore HIZ_TOP_R ed il primo segnale di accoppiamento inferiore HIZ_BOT_L seguono il medesimo andamento del segnale di accoppiamento HIZ mostrato in figura 6G;
- il segnale NHIZ_TOPR_BOTL segue il medesimo andamento del segnale di lettura NHIZ mostrato in figura 6H;
- il segnale EnableComp segue il medesimo andamento descritto con riferimento alla figura 12; e
- il segnale VERIFY_BOT ha un valore pari a “0” nell’istante t0 e commuta a “1” nell’istante t2, mantenendo tale valore fino all’istante t7; in tal modo, il secondo generatore di riferimento 502 rimane acceso durante l’intervallo di tempo t2-t7.
In pratica, come visibile in figura 20, il secondo invertitore 132 ed il secondo condensatore di compensazione 136 dell’amplificatore di rilevamento 146 dello stadio di lettura superiore 117 ed il primo invertitore 226 ed il primo condensatore di compensazione 230 dell’amplificatore di rilevamento 246 dello stadio di lettura inferiore 217 formano una seconda struttura a latch aggregata, il cui funzionamento è analogo a quello della prima struttura a latch aggregata, fatte salve le seguenti differenze.
Gli ingressi della seconda struttura a latch aggregata sono rappresentati dal secondo ingresso 146b dell’amplificatore di rilevamento 146 dello stadio di lettura superiore 117 e dal primo ingresso 246a dell’amplificatore di rilevamento 246 dello stadio di lettura inferiore 217.
In aggiunta, l’accoppiamento della seconda cella di memoria superiore 3” alla linea di bit locale BLR<j> ed alla corrispondente linea di bit principale MBLR, nonché al secondo ingresso 117b dello stadio di lettura superiore 117 avviene nel medesimo modo e con la medesima tempistica con cui la prima cella di memoria inferiore 3’’’ viene accoppiata alla linea di bit locale BLL<j>’ e alla corrispondente linea di bit principale MBLL’, nonché al primo ingresso 217a dello stadio di lettura inferiore 217. La capacità vista dal primo ingresso 217a dello stadio di lettura inferiore 217 è quindi sostanzialmente uguale alla capacità vista dal secondo ingresso 117b dello stadio di lettura superiore 117.
All’istante temporale t4si manifesta quindi una differenza di tensione tra il secondo ingresso 117b dello stadio di lettura superiore 117 ed il primo ingresso 217a dello stadio di lettura inferiore 217, e quindi tra gli ingressi della seconda struttura a latch aggregata. Tale differenza di tensione dipende dalla differenza tra la corrente di riferimento e la corrente che scorre nella seconda cella di memoria superiore 3”, quest’ultima corrente essendo funzione del dato memorizzato nella seconda cella di memoria superiore 3”. La differenza di potenziale presente ai capi del secondo condensatore di accoppiamento 222a dello stadio di lettura superiore 117 e del primo condensatore di accoppiamento 222a dello stadio di lettura inferiore 217 (le cui tensioni sono indicate rispettivamente con VTOP_RIGHT e VBOT_LEFT in figura 20) è quindi dovuta alla differenza tra la corrente che attraversa la seconda cella di memoria superiore 3” e la corrente di riferimento. Tale differenza di potenziale perturba la condizione di equilibrio metastabile della seconda struttura latch aggregata e ne induce una commutazione in funzione del segno della suddetta differenza di potenziale. Tale commutazione fa sì che le tensioni VC2_TOP e VC1_BOT presenti sui terminali di uscita, rispettivamente, del secondo invertitore 132 dell’amplificatore di rilevamento 146 dello stadio di lettura superiore 117 e del primo invertitore 226 dell’amplificatore di rilevamento 246 dello stadio di lettura inferiore 217 assumano valori logici complementari, i quali dipendono dalla differenza tra la corrente che scorre la seconda cella di memoria superiore 3” e la corrente di riferimento. Dal momento che, come detto in precedenza, i segnali VC1, VC2 presenti sull’uscita dello stadio di multiplazione 600 sono rispettivamente pari ai segnali VC1_BOT e VC2_TOP, si verifica che il segnale DataSense, in uscita dallo stadio di comparazione 602, è indicativo del confronto tra la corrente che attraversa la seconda cella di memoria superiore 3” e la corrente di riferimento. In altre parole, il segnale DataSense rappresenta una segnale di lettura di tipo single-ended la seconda cella di memoria superiore 3”.
Ancora con riferimento al caso TOPR-BOTL, si può notare come la seconda struttura latch aggregata, gli interruttori di accoppiamento 124b, 224a e l’interruttore addizionale SW3_L operino nel medesimo modo descritto, ad esempio, a proposito della struttura latch formata dall’amplificatore di rilevamento 146 dello stadio di lettura superiore 117, degli interruttori di equilibrio 124a, 124b e dell’interruttore di lettura 138, nel caso denominato TOP-TOP.
In modo analogo a quanto descritto con riferimento al caso TOPR-BOTL, la logica di controllo CL può comandare la lettura in modalità single-ended della prima cella di memoria inferiore 3’’’ (caso denominato BOTL-TOPR nelle figure 13A, 13B), come viene ora descritto con riferimento alle sole differenze rispetto al caso TOPR-BOTL.
In dettaglio, come evidente dalle figure 13A, 13B e dalla figura 21, si ha quanto segue:
- il segnale VERIFY_TOPR è pari a “1”, in maniera tale per cui il primo generatore di riferimento 402 è collegato al nodo come mostrato in figura 22;
- il segnale VERIFY_BOTL è pari a “0”, in maniera tale per cui il secondo generatore di riferimento 502 è scollegato dal nodo YMPS_BOT;
- il segnale VERIFY_BOT è pari a “0”, in maniera tale per cui il secondo generatore di riferimento 502 è spento;
- il segnale VERIFY_TOP segue il medesimo andamento del segnale VERIFY_BOT mostrato in figura 19;
- i segnali WL_TOP e WL_BOT hanno andamenti invertiti rispetto a quanto mostrato in figura 19.
Il presente dispositivo PCM 100 si presta a numerose applicazioni. Ad esempio, la figura 23 illustra una porzione di un apparecchio elettronico 1070, il quale può essere, ad esempio: un PDA (assistente personale digitale); un computer portatile o fisso, eventualmente con capacità di trasferimento dati senza fili; un cellulare; un lettore audio digitale; una fotocamera o un camcorder; o ulteriori dispositivi in grado di elaborare, memorizzare, trasmettere e ricevere informazioni.
In dettaglio, l’apparecchio elettronico 1070 comprende: un controllore 1071 (per esempio dotato di un microprocessore, un DSP o un microcontrollore); un dispositivo di ingresso/uscita 1072 (per esempio dotato di un tastierino e di un visualizzatore), per l’inserimento e la visualizzazione dei dati; il dispositivo PCM (qui indicato con 1040) dotato della matrice 2 di celle memoria 3 del tipo a cambiamento di fase descritto in precedenza; un’interfaccia senza fili 1074, per esempio un’antenna, per trasmettere e ricevere dati attraverso una rete di comunicazione senza fili in radiofrequenza; ed una RAM 1075. Tutti i componenti dell’apparecchio elettronico 1070 sono accoppiati attraverso un bus 1076. Si può utilizzare una batteria 1077 come sorgente di alimentazione elettrica nell’apparecchio elettronico 1070, che può essere inoltre dotato di una fotocamera o videocamera o camcorder 1078. Inoltre, il controllore 1071 può controllare il dispositivo PCM 1040, ad esempio cooperando con la logica di controllo CL.
I vantaggi che il presente dispositivo di memoria consente di ottenere emergono chiaramente dalla descrizione precedente.
In dettaglio, il presente dispositivo di memoria consente di commutare tra diverse modalità di lettura, ed in particolare tra una modalità di lettura differenziale ed una modalità di lettura single-ended, mantenendo i bilanciamenti capacitivi.
Risulta infine chiaro che al sistema qui descritto ed illustrato possono essere apportate modifiche e varianti senza per questo uscire dall’ambito protettivo della presente invenzione, come definito nelle rivendicazioni allegate.
Ad esempio, le temporizzazione possono differire rispetto a quanto descritto.
E’ inoltre possibile che i selettori siano di tipo diverso da quanto descritto. Ad esempio, i selettori possono essere formati da transistori MOS.
E’ inoltre possibile che gli interruttori di fissaggio di tensione siano assenti; in tal caso, i segnali di decodifica di colonna locale YO ed i segnali di decodifica di colonna principale YN commutano in istanti differenti.
Claims (15)
- RIVENDICAZIONI 1. Dispositivo di memoria comprendente un primo ed un secondo settore (S’, S”) di una matrice (2) di celle di memoria (3), le quali includono, ciascuna, un rispettivo selettore (4b) ed un elemento a cambiamento di fase (4a) configurato per avere un primo o un secondo valore di resistenza, associabili a corrispondenti dati logici; ed in cui il primo settore (S’) comprende: - una prima ed una seconda cella di memoria superiore (3’,3”), accoppiate ad una linea di parola superiore (WL) e, rispettivamente, a una prima ed una seconda linea di bit locale superiore (BLL<j>, BLR<j>); e - una prima ed una seconda linea di bit principale superiore (MBLL, MBLR), le quali sono accoppiabili, rispettivamente, alla prima ed alla seconda linea di bit locale superiore (BLL<j>, BLR<j>); ed in cui il secondo settore (S”) comprende: - una prima ed una seconda cella di memoria inferiore (3’’’, 3’’’’), accoppiate ad una linea di parola inferiore (WL’) e, rispettivamente, ad una prima ed una seconda linea di bit locale inferiore (BLL<j>’, BLR<j>’); e - una prima ed una seconda linea di bit principale inferiore (MBLL’, MBLR’), le quali sono accoppiabili, rispettivamente, alla prima ed alla seconda linea di bit locale inferiore (BLL<j>’, BLR<j>’); detto dispositivo di memoria (100) comprendendo inoltre un controllore (CL) ed un circuito di lettura (317), interposto tra il primo ed il secondo settore (S’, S”) ed includente uno stadio di lettura superiore (117), il quale ha un primo ed un secondo nodo d’ingresso superiore (117a, 117b), ed uno stadio di lettura inferiore (217), il quale ha un primo ed un secondo nodo d’ingresso inferiore (217a, 217b); detto dispositivo di memoria (100) comprendendo inoltre: - una circuiteria superiore (12a,13a,14a,120a,12b,13b,14b,120b) controllabile in modo da caricare il primo ed il secondo nodo d’ingresso superiore (117a, 117b) ed accoppiare il primo ed il secondo nodo d’ingresso superiore (117a, 117b) rispettivamente alla prima ed alla seconda cella di memoria superiore (3’, 3”), rispettivamente attraverso la prima linea di bit locale superiore (BLL<j>) e la prima linea di bit principale superiore (MBLL), ed attraverso la seconda linea di bit locale superiore (BLR<j>) e la seconda linea di bit principale superiore (MBLR); - una circuiteria inferiore (12a’,13a’,14a’,220a,12b’,13b’,14b’,220b) controllabile in modo da caricare il primo ed il secondo nodo d’ingresso inferiore (217a, 217b) ed accoppiare il primo ed il secondo nodo d’ingresso inferiore (217a, 217b) rispettivamente alla prima ed alla seconda cella di memoria inferiore (3’’’, 3’’’’), rispettivamente attraverso la prima linea di bit locale inferiore (BLL<j>’) e la prima linea di bit principale inferiore (MBLL’), ed attraverso la seconda linea di bit locale inferiore (BLR<j>’) e la seconda linea di bit principale inferiore (MBLR’); - un generatore di riferimento (402, 502), comandabile dal controllore (CL) in modo da accoppiarsi al primo o al secondo nodo d’ingresso superiore (117a, 117b) oppure al primo o al secondo nodo d’ingresso inferiore (217a, 217b); ed in cui lo stadio di lettura superiore (117) comprende: - un amplificatore di rilevamento superiore (146), il quale ha un primo ed un secondo ingresso (146a, 146b) e comprende un primo ed un secondo ramo superiore (126, 130, 132, 136), il primo ramo superiore (126, 130) essendo interposto tra il primo ingresso (146a) dell’amplificatore di rilevamento superiore (146) ed un primo nodo interno superiore (NR1) ed includendo un primo invertitore superiore (126) ed un primo condensatore superiore di compensazione (130) tra loro accoppiati, il secondo ramo superiore (132, 136) essendo interposto tra il secondo ingresso (146b) dell’amplificatore di rilevamento superiore (146) ed un secondo nodo interno superiore (NL1) ed includendo un secondo invertitore superiore (132) ed un secondo condensatore superiore di compensazione (136) tra loro accoppiati, detto amplificatore di rilevamento superiore (146) comprendendo inoltre un primo interruttore di instradamento superiore (101), interposto tra il secondo nodo interno superiore (NL1) ed il primo ingresso (146a) dell’amplificatore di rilevamento superiore (146), ed un secondo interruttore di instradamento superiore (102), interposto tra il primo nodo interno superiore (NR1) ed il secondo ingresso (146b) dell’amplificatore di rilevamento superiore (146); - un primo condensatore di accoppiamento superiore (122a), accoppiato al primo ingresso (146a) dell’amplificatore di rilevamento superiore (146) e a un primo nodo intermedio superiore (125a); - un secondo condensatore di accoppiamento superiore (122b), accoppiato al secondo ingresso (146b) dell’amplificatore di rilevamento superiore (146) e a un secondo nodo intermedio superiore (125b); - un primo ed un secondo interruttore di accoppiamento superiore (124a, 124b), controllabili in modo da accoppiare rispettivamente il primo ed il secondo nodo intermedio superiore (125a, 125b) al primo e, rispettivamente, al secondo nodo d’ingresso superiore (117a, 117b), ed un interruttore di lettura superiore (138), controllabile in modo da accoppiare tra loro il primo ed il secondo nodo intermedio superiore (125a, 125b); ed in cui lo stadio di lettura inferiore (217) comprende: - un amplificatore di rilevamento inferiore (246), il quale ha un rispettivo primo ingresso (246a) ed un rispettivo secondo ingresso (246b) e comprende un primo ed un secondo ramo inferiore (226, 230, 232, 236), il primo ramo inferiore (226, 230) essendo interposto tra il primo ingresso (246a) dell’amplificatore di rilevamento inferiore (246) ed un primo nodo interno inferiore (NR1’) ed includendo un primo invertitore inferiore (226) ed un primo condensatore inferiore di compensazione (230) tra loro accoppiati, il secondo ramo inferiore (232, 236) essendo interposto tra il secondo ingresso (246b) dell’amplificatore di rilevamento inferiore (246) ed un secondo nodo interno inferiore (NL1’) ed includendo un secondo invertitore inferiore (232) ed un secondo condensatore inferiore di compensazione (236) tra loro accoppiati, detto amplificatore di rilevamento inferiore (246) comprendendo inoltre un primo interruttore di instradamento inferiore (201), interposto tra il secondo nodo interno inferiore (NL1’) ed il primo ingresso (246a) dell’amplificatore di rilevamento inferiore (246), ed un secondo interruttore di instradamento inferiore (202), interposto tra il primo nodo interno inferiore (NR1’) ed il secondo ingresso (246b) dell’amplificatore di rilevamento inferiore (246); - un primo condensatore di accoppiamento inferiore (222a), accoppiato al primo ingresso (246a) dell’amplificatore di rilevamento inferiore (246) e a un primo nodo intermedio inferiore (225a); - un secondo condensatore di accoppiamento inferiore (222b), accoppiato al secondo ingresso (246b) dell’amplificatore di rilevamento inferiore (246) e a un secondo nodo intermedio inferiore (225b); e - un primo ed un secondo interruttore di accoppiamento inferiore (224a, 224b), controllabili in modo da accoppiare rispettivamente il primo ed il secondo nodo intermedio inferiore (225a, 225b) al primo e, rispettivamente, al secondo nodo d’ingresso inferiore (217a, 217b), ed un interruttore di lettura inferiore (238), controllabile in modo da accoppiare tra loro il primo ed il secondo nodo intermedio inferiore (225a, 225b); detto dispositivo di memoria (100) comprendendo inoltre: - un primo interruttore addizionale (SW1_R), interposto tra il primo nodo interno superiore (NR1) ed il secondo ingresso (246b) dell’amplificatore di rilevamento inferiore (246); - un secondo interruttore addizionale (SW1_L), interposto tra il secondo nodo interno superiore (NL1) ed il primo ingresso (246a) dell’amplificatore di rilevamento inferiore (246); - un terzo interruttore addizionale (SW2_R), interposto tra il primo nodo interno inferiore (NR1') ed il secondo ingresso (146b) dell’amplificatore di rilevamento superiore (146); - un quarto interruttore addizionale (SW2_L), interposto tra il secondo nodo interno inferiore (NL1') ed il primo ingresso (146a) dell’amplificatore di rilevamento superiore (146); e - un quinto interruttore addizionale (SW3_R), interposto tra il primo nodo intermedio superiore (125a) ed il secondo nodo intermedio inferiore (225b); ed in cui il controllore (CL) è configurato per operare in una prima modalità operativa (TOP-TOP,BOT-BOT), in cui comanda il primo, il secondo, il terzo ed il quarto interruttore addizionale (SW1_R,SW1_L,SW2_R,SW2_L) in modo da disaccoppiare l’amplificatore di rilevamento superiore (146) e l’amplificatore di rilevamento inferiore (246), ed in cui inoltre il controllore (CL) esegue un primo o un secondo gruppo di operazioni, detto primo gruppo di operazioni (TOP-TOP) comprendendo: - comandare il primo ed il secondo interruttore di instradamento superiore (101, 102) in modo da accoppiare il primo ed il secondo ramo superiore (126, 130, 132, 136) e formare un primo circuito ad anello; - selezionare la linea di parola superiore (WL) e comandare la circuiteria superiore (12a,13a,14a,120a,12b,13b,14b,120b) in modo da scaricare il primo ed il secondo nodo d’ingresso superiore (117a, 117b) mediante correnti che scorrono rispettivamente nella prima e nella seconda cella di memoria superiore (3’, 3”) e dipendono dai valori di resistenza dei rispettivi elementi a cambiamento di fase; e - comandare il primo ed il secondo interruttore di accoppiamento superiore (124a, 124b) in modo da scaricare il primo ed il secondo condensatore di accoppiamento superiore (122a, 122b) in funzione della scarica, rispettivamente, del primo e del secondo nodo d’ingresso superiore (117a, 117b), e successivamente comandare l’interruttore di lettura superiore (138) in modo da accoppiare tra loro il primo ed il secondo nodo intermedio superiore (125a, 125b) e causare l’evoluzione di detto primo circuito ad anello in una rispettiva prima o seconda condizione di equilibrio, in funzione di una differenza di carica presente tra il primo ed il secondo condensatore di accoppiamento superiore (122a, 122b); ed in cui detto secondo gruppo di operazioni (BOT-BOT) comprende: - comandare il primo ed il secondo interruttore di instradamento inferiore (201, 202) in modo da accoppiare il primo ed il secondo ramo inferiore (226, 230, 232, 236) e formare un secondo circuito ad anello; - selezionare la linea di parola inferiore (WL’) e comandare la circuiteria inferiore (12a’,13a’,14a’,220a,12b’,13b’,14b’,220b) in modo da scaricare il primo ed il secondo nodo d’ingresso inferiore (217a, 217b) mediante correnti che scorrono rispettivamente nella prima e nella seconda cella di memoria inferiore (3’’’, 3’’’’) e dipendono dai valori di resistenza dei rispettivi elementi a cambiamento di fase; e - comandare il primo ed il secondo interruttore di accoppiamento inferiore (224a, 224b) in modo da scaricare il primo ed il secondo condensatore di accoppiamento inferiore (222a, 222b) in funzione della scarica, rispettivamente, del primo e del secondo nodo d’ingresso inferiore (217a, 217b), e successivamente comandare l’interruttore di lettura inferiore (238) in modo da accoppiare tra loro il primo ed il secondo nodo intermedio inferiore (225a, 225b) e causare l’evoluzione di detto secondo circuito ad anello in una rispettiva prima o seconda condizione di equilibrio, in funzione di una differenza di carica presente tra il primo ed il secondo condensatore di accoppiamento inferiore (222a, 222b); ed in cui controllore (CL) è inoltre configurato per operare almeno in una seconda modalità operativa (TOPL-BOTR,BOTR-TOPL), in cui comanda il primo ed il secondo interruttore di instradamento superiore (101, 102) in modo da disaccoppiare il primo ed il secondo ramo superiore (126, 130, 132, 136), ed in cui comanda il primo ed il secondo interruttore di instradamento inferiore (201, 202) in modo da disaccoppiare il primo ed il secondo ramo inferiore (226, 230, 232, 236), ed in cui esegue un terzo gruppo di operazioni (TOPL-BOTR), il quale comprende: - comandare il primo ed il quarto interruttore addizionale (SW1_R, SW2_L) in modo da accoppiare il primo ramo superiore (126, 130) ed il secondo ramo inferiore (232, 236) e formare un terzo circuito ad anello; - selezionare la linea di parola superiore (WL) e comandare la circuiteria superiore (12a,13a,14a,120a,12b,13b,14b,120b) in modo da scaricare il primo nodo d’ingresso superiore (117a) mediante la corrente che scorre nella prima cella di memoria superiore (3’) e dipende dal valore di resistenza del rispettivo elemento a cambiamento di fase; - comandare la circuiteria inferiore (12a’,13a’,14a’,220a,12b’,13b’,14b’,220b) in modo da accoppiare il secondo nodo d’ingresso inferiore (217b) alla seconda linea di bit locale inferiore (BLR<j>’) ed alla seconda linea di bit principale inferiore (MBLR’); - deselezionare la linea di parola inferiore (WL’); - accoppiare il generatore di riferimento (402; 502) al secondo nodo d’ingresso inferiore (217b) e scaricare il secondo nodo d’ingresso inferiore (217b) mediante la corrente di riferimento; e - comandare il primo interruttore di accoppiamento superiore (124a) ed il secondo interruttore di accoppiamento inferiore (224b) in modo da scaricare il primo condensatore di accoppiamento superiore (122a) ed il secondo condensatore di accoppiamento inferiore (222b) in funzione della scarica, rispettivamente, del primo nodo d’ingresso superiore (117a) e del secondo nodo d’ingresso inferiore (217b), e successivamente comandare il quinto interruttore addizionale (SW3_R) in modo da accoppiare tra loro il primo nodo intermedio superiore (125a) ed il secondo nodo intermedio inferiore (225b) e causare l’evoluzione di detto terzo circuito ad anello in una rispettiva prima o seconda condizione di equilibrio, in funzione di una differenza di carica presente tra il primo condensatore di accoppiamento superiore (122a) ed il secondo condensatore di accoppiamento inferiore (122b).
- 2. Dispositivo di memoria secondo la rivendicazione 1, comprendente inoltre un sesto interruttore addizionale (SW3_L), interposto tra il secondo nodo intermedio superiore (125b) ed il primo nodo intermedio inferiore (225a); ed in cui il controllore (CL) è inoltre configurato per operare inoltre in una terza modalità operativa (TOPR-BOTL,BOTL-TOPR), in cui comanda il primo ed il secondo interruttore di instradamento superiore (101, 102) in modo da disaccoppiare il primo ed il secondo ramo superiore (126, 130, 132, 136), ed in cui comanda il primo ed il secondo interruttore di instradamento inferiore (201, 202) in modo da disaccoppiare il primo ed il secondo ramo inferiore (226, 230, 232, 236), ed in cui comanda il secondo ed il terzo interruttore addizionale (SW1_L, SW2_R) in modo da accoppiare il secondo ramo superiore (132, 136) ed il primo ramo inferiore (226, 230) e formare un quarto circuito ad anello, ed in cui esegue un quarto gruppo di operazioni (TOPR-BOTL), il quale comprende: - selezionare la linea di parola superiore (WL) e comandare la circuiteria superiore (12a,13a,14a,120a,12b,13b,14b,120b) in modo da scaricare il secondo nodo d’ingresso superiore (117b) mediante la corrente che scorre nella seconda cella di memoria superiore (3”) e dipende dal valore di resistenza del rispettivo elemento a cambiamento di fase; - comandare la circuiteria inferiore (12a’,13a’,14a’,220a,12b’,13b’,14b’,220b) in modo da accoppiare il primo nodo d’ingresso inferiore (217a) alla prima linea di bit locale inferiore (BLL<j>’) ed alla prima linea di bit principale inferiore (MBLL’); - deselezionare la linea di parola inferiore (WL’); - accoppiare il generatore di riferimento (402; 502) al primo nodo d’ingresso inferiore (217a) e scaricare il primo nodo d’ingresso inferiore (217a) mediante la corrente di riferimento; e - comandare il secondo interruttore di accoppiamento superiore (124b) ed il primo interruttore di accoppiamento inferiore (224a) in modo da scaricare il secondo condensatore di accoppiamento superiore (122b) ed il primo condensatore di accoppiamento inferiore (222a) in funzione della scarica, rispettivamente, del secondo nodo d’ingresso superiore (117b) e del primo nodo d’ingresso inferiore (217a), e successivamente comandare il sesto interruttore addizionale (SW3_L) in modo da accoppiare tra loro il secondo nodo intermedio superiore (125b) ed il primo nodo intermedio inferiore (225a) e causare l’evoluzione di detto quarto circuito ad anello in una rispettiva prima o seconda condizione di equilibrio, in funzione di una differenza di carica presente tra il secondo condensatore di accoppiamento superiore (122b) ed il primo condensatore di accoppiamento inferiore (222a).
- 3. Dispositivo di memoria secondo la rivendicazione 2, in cui, quando il controllore (CL) opera in detta seconda modalità operativa (TOPL-BOTR,BOTR-TOPL), detto controllore (CL) è configurato per eseguire alternativamente detto terzo gruppo di operazioni (TOPL-BOTR), oppure un quinto gruppo di operazioni (BOTR-TOPL), il quale comprende: - selezionare la linea di parola inferiore (WL’) e comandare la circuiteria inferiore (12a’,13a’,14a’,220a,12b’,13b’,14b’,220b) in modo da scaricare il secondo nodo d’ingresso inferiore (217b) mediante la corrente che scorre nella seconda cella di memoria inferiore (3’’’’) e dipende dal valore di resistenza del rispettivo elemento a cambiamento di fase; - comandare la circuiteria superiore (12a,13a,14a,120a,12b,13b,14b,120b) in modo da accoppiare il primo nodo d’ingresso superiore (117a) alla prima linea di bit locale superiore (BLL<j>) ed alla prima linea di bit principale superiore (MBLL); - deselezionare la linea di parola superiore (WL); - accoppiare il generatore di riferimento (402; 502) al primo nodo d’ingresso superiore (117a) e scaricare il primo nodo d’ingresso superiore (117a) mediante la corrente di riferimento; e - comandare il primo interruttore di accoppiamento superiore (124a) ed il secondo interruttore di accoppiamento inferiore (224b) in modo da scaricare il primo condensatore di accoppiamento superiore (122a) ed il secondo condensatore di accoppiamento inferiore (222b) in funzione della scarica, rispettivamente, del primo nodo d’ingresso superiore (117a) e del secondo nodo d’ingresso inferiore (217b), e successivamente comandare il quinto interruttore addizionale (SW3_R) in modo da accoppiare tra loro il primo nodo intermedio superiore (125a) ed il secondo nodo intermedio inferiore (225b) e causare l’evoluzione di detto terzo circuito ad anello nella rispettiva prima o seconda condizione di equilibrio, in funzione della differenza di carica presente tra il primo condensatore di accoppiamento superiore (122a) ed il secondo condensatore di accoppiamento inferiore (222b).
- 4. Dispositivo di memoria secondo la rivendicazione 3, in cui, quando il controllore (CL) opera in detta terza modalità operativa (TOPR-BOTL, BOTL-TOPR), detto controllore (CL) è configurato per eseguire alternativamente detto quarto gruppo di operazioni (TOPR-BOTL), oppure un sesto gruppo di operazioni (BOTL-TOPR), il quale comprende: - selezionare la linea di parola inferiore (WL’) e comandare la circuiteria inferiore (12a’,13a’,14a’,220a,12b’,13b’,14b’,220b) in modo da scaricare il primo nodo d’ingresso inferiore (217a) mediante la corrente che scorre nella prima cella di memoria inferiore (3’’’) e dipende dal valore di resistenza del rispettivo elemento a cambiamento di fase; - comandare la circuiteria superiore (12a,13a,14a,120a,12b,13b,14b,120b) in modo da accoppiare il secondo nodo d’ingresso superiore (117b) alla seconda linea di bit locale superiore (BLR<j>) ed alla seconda linea di bit principale superiore (MBLR); - deselezionare la linea di parola superiore (WL); - accoppiare il generatore di riferimento (402; 502) al secondo nodo d’ingresso superiore (117b) e scaricare il secondo nodo d’ingresso superiore (117b) mediante la corrente di riferimento; e - comandare il secondo interruttore di accoppiamento superiore (124b) ed il primo interruttore di accoppiamento inferiore (224a) in modo da scaricare il secondo condensatore di accoppiamento superiore (122b) ed il primo condensatore di accoppiamento inferiore (222a) in funzione della scarica, rispettivamente, del secondo nodo d’ingresso superiore (117b) e del primo nodo d’ingresso inferiore (217a), e successivamente comandare il sesto interruttore addizionale (SW3_L) in modo da accoppiare tra loro il secondo nodo intermedio superiore (125b) ed il primo nodo intermedio inferiore (225a) e causare l’evoluzione di detto quarto circuito ad anello nella rispettiva prima o seconda condizione di equilibrio, in funzione della differenza di carica presente tra il secondo condensatore di accoppiamento superiore (122b) ed il primo condensatore di accoppiamento inferiore (222a).
- 5. Dispositivo di memoria secondo la rivendicazione 4, comprendente inoltre una prima ed una seconda linea di alimentazione (119, 219) configurate per essere poste ad una tensione di alimentazione ed accoppiate, rispettivamente, alla circuiteria superiore (12a,13a,14a,120a,12b,13b,14b,120b) ed alla circuiteria inferiore (12a’,13a’,14a’,220a,12b’,13b’,14b’,220b); ed in cui la prima e la seconda linea di bit locale superiore (BLL<j>, BLR<j>) formano rispettivamente un primo ed un secondo condensatore parassita superiore (4c, 4c), e la prima e la seconda linea di bit principale superiore (MBLL, MBLR) formano rispettivamente un terzo ed un quarto condensatore parassita superiore (9’, 9”); ed in cui la prima e la seconda linea di bit locale inferiore (BLL<j>’, BLR<j>’) formano rispettivamente un primo ed un secondo condensatore parassita inferiore (4c, 4c), e la prima e la seconda linea di bit principale inferiore (MBLL’, MBLR’) formano rispettivamente un terzo ed un quarto condensatore parassita inferiore (9’’’, 9’’’’); ed in cui la circuiteria superiore (12a,13a,14a,120a,12b,13b,14b,120b) è controllabile dal controllore (CL) in modo da: - caricare il primo ed il terzo condensatore parassita superiore (4c, 9’) a detta tensione di alimentazione, accoppiare il primo nodo d’ingresso superiore (117a) al primo ed al terzo condensatore parassita superiore (4c, 9’) e scaricare, quando la linea di parola superiore (WL) è selezionata, il primo ed il terzo condensatore parassita superiore (4c, 9’) attraverso la prima cella di memoria superiore (3’); e - caricare il secondo ed il quarto condensatore parassita superiore (4c, 9”) a detta tensione di alimentazione, accoppiare il secondo nodo d’ingresso superiore (117b) al secondo ed al quarto condensatore parassita superiore (4c, 9”) e scaricare, quando la linea di parola superiore (WL) è selezionata, il secondo ed il quarto condensatore parassita superiore (4c, 9”) attraverso la seconda cella di memoria superiore (3”); ed in cui la circuiteria inferiore (12a’,13a’,14a’,220a,12b’,13b’,14b’,220b) è controllabile dal controllore (CL) in modo da: - caricare il primo ed il terzo condensatore parassita inferiore (4c, 9’’’) a detta tensione di alimentazione, accoppiare il primo nodo d’ingresso inferiore (217a) al primo ed al terzo condensatore parassita inferiore (4c, 9’’’) e scaricare, quando la linea di parola inferiore (WL’) è selezionata, il primo ed il terzo condensatore inferiore (4c, 9’’’) attraverso la prima cella di memoria inferiore (3’’’); e - caricare il secondo ed il quarto condensatore parassita inferiore (4c, 9’’’’) a detta tensione di alimentazione, accoppiare il secondo nodo d’ingresso inferiore (217b) al secondo ed al quarto condensatore parassita inferiore (4c, 9’’’’) e scaricare, quando la linea di parola superiore (WL) è selezionata, il secondo ed il quarto condensatore parassita inferiore (4c, 9’’’’) attraverso la seconda cella di memoria inferiore (3’’’’).
- 6. Dispositivo di memoria secondo la rivendicazione 5, in cui la circuiteria superiore (12a,13a,14a,120a,12b,13b,14b,120b) comprende: - un primo interruttore locale superiore (13a), interposto tra la prima linea di bit locale superiore (BLL<j>) e la prima linea di bit principale superiore (MBLL); - un primo interruttore di precarica superiore (14a), interposto tra la prima linea di bit principale superiore (MBLL) e la prima linea di alimentazione (119); e - un primo interruttore di selezione principale superiore (12a), interposto tra la prima linea di bit principale superiore (MBLL) ed il primo nodo d’ingresso superiore (117a); - un secondo interruttore locale superiore (13b), interposto tra la seconda linea di bit locale superiore (BLR<j>) e la seconda linea di bit principale superiore (MBLR); - un secondo interruttore di precarica superiore (14b), interposto tra la seconda linea di bit principale superiore (MBLR) e la prima linea di alimentazione (119); - un secondo interruttore di selezione principale superiore (12b), interposto tra la seconda linea di bit principale superiore (MBLR) ed il secondo nodo d’ingresso superiore (117b); - un primo interruttore di fissaggio di tensione superiore (120a), interposto tra la prima linea di alimentazione (119) ed il primo nodo d’ingresso superiore (117a); e - un secondo interruttore di fissaggio di tensione superiore (120b), interposto tra la prima linea di alimentazione (119) e il secondo nodo d’ingresso superiore (117b); ed in cui la circuiteria inferiore (12a’,13a’,14a’,220a,12b’,13b’,14b’,220b) comprende: - un primo interruttore locale inferiore (13a’), interposto tra la prima linea di bit locale inferiore (BLL<j>’) e la prima linea di bit principale inferiore (MBLL’); - un primo interruttore di precarica inferiore (14a’), interposto tra la prima linea di bit principale inferiore (MBLL) e la seconda linea di alimentazione (219); e - un primo interruttore di selezione principale inferiore (12a’), interposto tra la prima linea di bit principale inferiore (MBLL’) ed il primo nodo d’ingresso inferiore (217a); - un secondo interruttore locale inferiore (13b’), interposto tra la seconda linea di bit locale inferiore (BLR<j>’) e la seconda linea di bit principale inferiore (MBLR’); - un secondo interruttore di precarica inferiore (14b’), interposto tra la seconda linea di bit principale inferiore (MBLR’) e la seconda linea di alimentazione (219); e - un secondo interruttore di selezione principale inferiore (12b’), interposto tra la seconda linea di bit principale inferiore (MBLR’) ed il secondo nodo d’ingresso inferiore (217b); - un primo interruttore di fissaggio di tensione inferiore (220a), interposto tra la seconda linea di alimentazione (219) ed il primo nodo d’ingresso inferiore (217a); e - un secondo interruttore di fissaggio di tensione inferiore (220b), interposto tra la seconda linea di alimentazione (219) ed il secondo nodo d’ingresso inferiore (217b); ed in cui detto primo gruppo di operazioni (TOP-TOP) eseguite dal controllore (CL) comprende: - chiudere, in un corrispondente primo istante (t0), il primo ed il secondo interruttore di precarica superiore (14a, 14b) e caricare il terzo ed il quarto condensatore parassita superiore (9’, 9’’’) alla tensione di alimentazione; - in un corrispondente secondo istante (t1) successivo al corrispondente primo istante (t0), aprire il primo ed il secondo interruttore di precarica superiore (14a, 14b), chiudere il primo ed il secondo interruttore di selezione principale superiore (12a, 12b), in modo da accoppiare la prima e la seconda linea di bit principale superiore (MBLL, MBLR) al primo e, rispettivamente, al secondo nodo d’ingresso superiore (117a, 117b), ed inoltre chiudere il primo ed il secondo interruttore locale superiore (13a, 13b) e caricare il primo ed il secondo condensatore parassita superiore (4c, 4c) utilizzando rispettivamente la tensione del terzo e del quarto condensatore parassita superiore (9’, 9”); e - mantenere chiusi il primo ed il secondo interruttore di fissaggio di tensione superiore (120a, 120b) fino ad un corrispondente terzo istante (t2), successivo al corrispondente secondo istante (t1); - selezionare la linea di parola superiore (WL), in un corrispondente quarto istante (t3), successivo al corrispondente terzo istante (t2); e - aprire il primo ed il secondo interruttore di accoppiamento superiore (124a, 124b) in un corrispondente quinto istante (t4), successivo al quarto istante (t3); ed in cui detto secondo gruppo di operazioni (BOT-BOT) eseguite dal controllore (CL) comprende: - chiudere, in un corrispondente primo istante (t0), il primo ed il secondo interruttore di precarica inferiore (14a’, 14b’) e caricare il terzo ed il quarto condensatore parassita inferiore (9’’’, 9’’’’) alla tensione di alimentazione; - in un corrispondente secondo istante (t1) successivo al corrispondente primo istante (t0), aprire il primo ed il secondo interruttore di precarica inferiore (14a’, 14b’), chiudere il primo ed il secondo interruttore di selezione principale inferiore (12a’, 12b’), in modo da accoppiare la prima e la seconda linea di bit principale inferiore (MBLL’, MBLR’) al primo e, rispettivamente, al secondo nodo d’ingresso inferiore (217a, 217b), ed inoltre chiudere il primo ed il secondo interruttore locale inferiore (13a’, 13b’) e caricare il primo ed il secondo condensatore parassita inferiore (4c, 4c) utilizzando rispettivamente la tensione del terzo e del quarto condensatore parassita inferiore (9’’’, 9’’’’); - mantenere chiusi il primo ed il secondo interruttore di fissaggio di tensione inferiore (220a, 220b) fino ad un corrispondente terzo istante (t2), successivo al corrispondente secondo istante (t1); - selezionare la linea di parola inferiore (WL’), in un corrispondente quarto istante (t3), successivo al corrispondente terzo istante (t2); - aprire il primo ed il secondo interruttore di accoppiamento inferiore (224a, 224b) in un corrispondente quinto istante (t4), successivo al quarto istante (t3); ed in cui ciascuno tra detti terzo e quinto gruppo di operazioni (TOPL-BOTR e BOTR-TOPL) eseguite dal controllore (CL) comprende: - chiudere, in un corrispondente primo istante (t0), il primo interruttore di precarica superiore (14a) ed il secondo interruttore di precarica inferiore (14b’) e caricare il terzo condensatore parassita superiore (9’) ed il quarto condensatore parassita inferiore (9’’’’) alla tensione di alimentazione; - in un corrispondente secondo istante (t1) successivo al corrispondente primo istante (t0), aprire il primo interruttore di precarica superiore (14a) ed il secondo interruttore di precarica inferiore (14b’), chiudere il primo interruttore di selezione principale superiore (12a) ed il secondo interruttore di selezione principale inferiore (12b’), in modo da accoppiare la prima linea di bit principale superiore (MBLL) e la seconda linea di bit principale inferiore (MBLR’) al primo nodo d’ingresso superiore (117a) e, rispettivamente, al secondo nodo d’ingresso inferiore (217b), ed inoltre chiudere il primo interruttore locale superiore (13a) ed il secondo interruttore locale inferiore (13b’) e caricare il primo condensatore parassita superiore (4c) ed il secondo condensatore parassita inferiore (4c) utilizzando rispettivamente la tensione del terzo condensatore parassita superiore (9’) e del quarto condensatore parassita inferiore (9’’’’); e - mantenere chiusi il primo interruttore di fissaggio di tensione superiore (120a) ed il secondo interruttore di fissaggio di tensione inferiore (220b) fino ad un corrispondente terzo istante (t3), successivo al corrispondente secondo istante (t1); - in un corrispondente quarto istante (t2) anteriore al corrispondente terzo istante (t3), selezionare la linea di parola superiore (WL), nel caso del terzo gruppo di operazioni (TOPL-BOTR), oppure selezionare la linea di parola inferiore (WL’), nel caso del quinto gruppo di operazioni (BOTR-TOPL); e - aprire il primo interruttore di accoppiamento superiore (124a) ed il secondo interruttore di accoppiamento inferiore (224b) in un corrispondente quinto istante (t4), successivo al terzo istante (t3); ed in cui ciascuno tra detti quarto e sesto gruppo di operazioni (TOPR-BOTL e BOTL-TOPR) eseguite dal controllore (CL) comprende: - chiudere, in un corrispondente primo istante (t0), il secondo interruttore di precarica superiore (14b) ed il primo interruttore di precarica inferiore (14a’) e caricare il quarto condensatore parassita superiore (9”) ed il terzo condensatore parassita inferiore (9’’’) alla tensione di alimentazione; - in un corrispondente secondo istante (t1) successivo al corrispondente primo istante (t0), aprire il secondo interruttore di precarica superiore (14b) ed il primo interruttore di precarica inferiore (14a’), chiudere il secondo interruttore di selezione principale superiore (12b) ed il primo interruttore di selezione principale inferiore (12a’), in modo da accoppiare la seconda linea di bit principale superiore (MBLR) e la prima linea di bit principale inferiore (MBLL’) al secondo nodo d’ingresso superiore (117b) e, rispettivamente, al primo nodo d’ingresso inferiore (217a), ed inoltre chiudere il secondo interruttore locale superiore (13b) ed il primo interruttore locale inferiore (13a’) e caricare il secondo condensatore parassita superiore (4c) ed il primo condensatore parassita inferiore (4c) utilizzando rispettivamente la tensione del quarto condensatore parassita superiore (9”) e del terzo condensatore parassita inferiore (9’’’); - mantenere chiusi il secondo interruttore di fissaggio di tensione superiore (120b) ed il primo interruttore di fissaggio di tensione inferiore (220a) fino ad un corrispondente terzo istante (t3), successivo al corrispondente secondo istante (t1); - in un corrispondente quarto istante (t2) anteriore al corrispondente terzo istante (t3), selezionare la linea di parola superiore (WL), nel caso del quarto gruppo di operazioni (TOPR-BOTL), oppure selezionare la linea di parola inferiore (WL’), nel caso del sesto gruppo di operazioni (BOTL-TOPR); e - aprire il secondo interruttore di accoppiamento superiore (124b) ed il primo interruttore di accoppiamento inferiore (224a) in un corrispondente quinto istante (t4), successivo al terzo istante (t3).
- 7. Dispositivo di memoria secondo una qualsiasi delle rivendicazioni precedenti, in cui la prima e la seconda cella di memoria inferiore (3’’’,3’’’’) sono disposte in modo simmetrico rispetto, rispettivamente, alla prima ed alla seconda cella di memoria superiore (3’, 3”).
- 8. Dispositivo di memoria secondo una qualsiasi delle rivendicazioni precedenti, in cui il primo ed il secondo settore (S’, S”) sono uguali.
- 9. Dispositivo di memoria secondo una qualsiasi delle rivendicazioni precedenti, comprendente inoltre uno stadio di uscita (600, 602) configurato per selezionare una coppia di grandezze elettriche tra le grandezze elettriche presenti sui terminali di uscita del primo e del secondo invertitore superiore (126, 132) e del primo e del secondo invertitore inferiore (226, 232).
- 10. Apparecchio elettronico comprendente: - un dispositivo di memoria (1040) secondo una qualsiasi delle rivendicazioni precedenti; - un controllore (1071); e - un bus (1076) configurato per accoppiare elettricamente detto controllore e detto dispositivo di memoria.
- 11. Metodo di lettura di un dispositivo di memoria comprendente un primo ed un secondo settore (S’, S”) di una matrice (2) di celle di memoria (3), le quali includono, ciascuna, un rispettivo selettore (4b) ed un elemento a cambiamento di fase (4a) configurato per avere un primo o un secondo valore di resistenza, associabili a corrispondenti dati logici; detto primo settore (S’) comprendendo: - una prima ed una seconda cella di memoria superiore (3’,3”), accoppiate ad una linea di parola superiore (WL) e, rispettivamente, a una prima ed una seconda linea di bit locale superiore (BLL<j>, BLR<j>); e - una prima ed una seconda linea di bit principale superiore (MBLL, MBLR), le quali sono accoppiabili, rispettivamente, alla prima ed alla seconda linea di bit locale superiore (BLL<j>, BLR<j>); detto secondo settore (S”) comprendendo: - una prima ed una seconda cella di memoria inferiore (3’’’, 3’’’’), accoppiate ad una linea di parola inferiore (WL’) e, rispettivamente, ad una prima ed una seconda linea di bit locale inferiore (BLL<j>’, BLR<j>’); e - una prima ed una seconda linea di bit principale inferiore (MBLL’, MBLR’), le quali sono accoppiabili, rispettivamente, alla prima ed alla seconda linea di bit locale inferiore (BLL<j>’, BLR<j>’); detto dispositivo di memoria (100) comprendendo inoltre un circuito di lettura (317), interposto tra il primo ed il secondo settore (S’, S”) ed includente uno stadio di lettura superiore (117), il quale ha un primo ed un secondo nodo d’ingresso superiore (117a, 117b), ed uno stadio di lettura inferiore (217), il quale ha un primo ed un secondo nodo d’ingresso inferiore (217a, 217b); detto dispositivo di memoria (100) comprendendo inoltre: - una circuiteria superiore (12a,13a,14a,120a,12b,13b,14b,120b) controllabile in modo da caricare il primo ed il secondo nodo d’ingresso superiore (117a, 117b) ed accoppiare il primo ed il secondo nodo d’ingresso superiore (117a, 117b) rispettivamente alla prima ed alla seconda cella di memoria superiore (3’, 3”), rispettivamente attraverso la prima linea di bit locale superiore (BLL<j>) e la prima linea di bit principale superiore (MBLL), ed attraverso la seconda linea di bit locale superiore (BLR<j>) e la seconda linea di bit principale superiore (MBLR); - una circuiteria inferiore (12a’,13a’,14a’,220a,12b’,13b’,14b’,220b) controllabile in modo da caricare il primo ed il secondo nodo d’ingresso inferiore (217a, 217b) ed accoppiare il primo ed il secondo nodo d’ingresso inferiore (217a, 217b) rispettivamente alla prima ed alla seconda cella di memoria inferiore (3’’’, 3’’’’), rispettivamente attraverso la prima linea di bit locale inferiore (BLL<j>’) e la prima linea di bit principale inferiore (MBLL’), ed attraverso la seconda linea di bit locale inferiore (BLR<j>’) e la seconda linea di bit principale inferiore (MBLR’); - un generatore di riferimento (402, 502), comandabile dal controllore (CL) in modo da accoppiarsi al primo o al secondo nodo d’ingresso superiore (117a, 117b) oppure al primo o al secondo nodo d’ingresso inferiore (217a, 217b); detto stadio di lettura superiore (117) comprendendo: - un amplificatore di rilevamento superiore (146), il quale ha un primo ed un secondo ingresso (146a, 146b) e comprende un primo ed un secondo ramo superiore (126, 130, 132, 136), il primo ramo superiore (126, 130) essendo interposto tra il primo ingresso (146a) dell’amplificatore di rilevamento superiore (146) ed un primo nodo interno superiore (NR1) ed includendo un primo invertitore superiore (126) ed un primo condensatore superiore di compensazione (130) tra loro accoppiati, il secondo ramo superiore (132, 136) essendo interposto tra il secondo ingresso (146b) dell’amplificatore di rilevamento superiore (146) ed un secondo nodo interno superiore (NL1) ed includendo un secondo invertitore superiore (132) ed un secondo condensatore superiore di compensazione (136) tra loro accoppiati, detto amplificatore di rilevamento superiore (146) comprendendo inoltre un primo interruttore di instradamento superiore (101), interposto tra il secondo nodo interno superiore (NL1) ed il primo ingresso (146a) dell’amplificatore di rilevamento superiore (146), ed un secondo interruttore di instradamento superiore (102), interposto tra il primo nodo interno superiore (NR1) ed il secondo ingresso (146b) dell’amplificatore di rilevamento superiore (146); - un primo condensatore di accoppiamento superiore (122a), accoppiato al primo ingresso (146a) dell’amplificatore di rilevamento superiore (146) e a un primo nodo intermedio superiore (125a); - un secondo condensatore di accoppiamento superiore (122b), accoppiato al secondo ingresso (146b) dell’amplificatore di rilevamento superiore (146) e a un secondo nodo intermedio superiore (125b); - un primo ed un secondo interruttore di accoppiamento superiore (124a, 124b), controllabili in modo da accoppiare rispettivamente il primo ed il secondo nodo intermedio superiore (125a, 125b) al primo e, rispettivamente, al secondo nodo d’ingresso superiore (117a, 117b), ed un interruttore di lettura superiore (138), controllabile in modo da accoppiare tra loro il primo ed il secondo nodo intermedio superiore (125a, 125b); detto stadio di lettura inferiore (217) comprendendo: - un amplificatore di rilevamento inferiore (246), il quale ha un rispettivo primo ingresso (246a) ed un rispettivo secondo ingresso (246b) e comprende un primo ed un secondo ramo inferiore (226, 230, 232, 236), il primo ramo inferiore (226, 230) essendo interposto tra il primo ingresso (246a) dell’amplificatore di rilevamento inferiore (246) ed un primo nodo interno inferiore (NR1’) ed includendo un primo invertitore inferiore (226) ed un primo condensatore inferiore di compensazione (230) tra loro accoppiati, il secondo ramo inferiore (232, 236) essendo interposto tra il secondo ingresso (246b) dell’amplificatore di rilevamento inferiore (246) ed un secondo nodo interno inferiore (NL1’) ed includendo un secondo invertitore inferiore (232) ed un secondo condensatore inferiore di compensazione (236) tra loro accoppiati, detto amplificatore di rilevamento inferiore (246) comprendendo inoltre un primo interruttore di instradamento inferiore (201), interposto tra il secondo nodo interno inferiore (NL1’) ed il primo ingresso (246a) dell’amplificatore di rilevamento inferiore (246), ed un secondo interruttore di instradamento inferiore (202), interposto tra il primo nodo interno inferiore (NR1’) ed il secondo ingresso (246b) dell’amplificatore di rilevamento inferiore (246); - un primo condensatore di accoppiamento inferiore (222a), accoppiato al primo ingresso (246a) dell’amplificatore di rilevamento inferiore (246) e a un primo nodo intermedio inferiore (225a); - un secondo condensatore di accoppiamento inferiore (222b), accoppiato al secondo ingresso (246b) dell’amplificatore di rilevamento inferiore (246) e a un secondo nodo intermedio inferiore (225b); e - un primo ed un secondo interruttore di accoppiamento inferiore (224a, 224b), controllabili in modo da accoppiare rispettivamente il primo ed il secondo nodo intermedio inferiore (225a, 225b) al primo e, rispettivamente, al secondo nodo d’ingresso inferiore (217a, 217b), ed un interruttore di lettura inferiore (238), controllabile in modo da accoppiare tra loro il primo ed il secondo nodo intermedio inferiore (225a, 225b); detto dispositivo di memoria (100) comprendendo inoltre: - un primo interruttore addizionale (SW1_R), interposto tra il primo nodo interno superiore (NR1) ed il secondo ingresso (246b) dell’amplificatore di rilevamento inferiore (246); - un secondo interruttore addizionale (SW1_L), interposto tra il secondo nodo interno superiore (NL1) ed il primo ingresso (246a) dell’amplificatore di rilevamento inferiore (246); - un terzo interruttore addizionale (SW2_R), interposto tra il primo nodo interno inferiore (NR1') ed il secondo ingresso (146b) dell’amplificatore di rilevamento superiore (146); - un quarto interruttore addizionale (SW2_L), interposto tra il secondo nodo interno inferiore (NL1') ed il primo ingresso (146a) dell’amplificatore di rilevamento superiore (146); e - un quinto interruttore addizionale (SW3_R), interposto tra il primo nodo intermedio superiore (125a) ed il secondo nodo intermedio inferiore (225b); detto metodo di lettura comprendendo eseguire un primo insieme di operazioni (TOP-TOP,BOT-BOT), il quale comprende comandare il primo, il secondo, il terzo ed il quarto interruttore addizionale (SW1_R,SW1_L,SW2_R,SW2_L) in modo da disaccoppiare l’amplificatore di rilevamento superiore (146) e l’amplificatore di rilevamento inferiore (246), ed eseguire un primo o un secondo gruppo di operazioni, detto primo gruppo di operazioni (TOP-TOP) comprendendo: - comandare il primo ed il secondo interruttore di instradamento superiore (101, 102) in modo da accoppiare il primo ed il secondo ramo superiore (126, 130, 132, 136) e formare un primo circuito ad anello; - selezionare la linea di parola superiore (WL) e comandare la circuiteria superiore (12a,13a,14a,120a,12b,13b,14b,120b) in modo da scaricare il primo ed il secondo nodo d’ingresso superiore (117a, 117b) mediante correnti che scorrono rispettivamente nella prima e nella seconda cella di memoria superiore (3’, 3”) e dipendono dai valori di resistenza dei rispettivi elementi a cambiamento di fase; e - comandare il primo ed il secondo interruttore di accoppiamento superiore (124a, 124b) in modo da scaricare il primo ed il secondo condensatore di accoppiamento superiore (122a, 122b) in funzione della scarica, rispettivamente, del primo e del secondo nodo d’ingresso superiore (117a, 117b), e successivamente comandare l’interruttore di lettura superiore (138) in modo da accoppiare tra loro il primo ed il secondo nodo intermedio superiore (125a, 125b) e causare l’evoluzione di detto primo circuito ad anello in una rispettiva prima o seconda condizione di equilibrio, in funzione di una differenza di carica presente tra il primo ed il secondo condensatore di accoppiamento superiore (122a, 122b); ed in cui detto secondo gruppo di operazioni (BOT-BOT) comprende: - comandare il primo ed il secondo interruttore di instradamento inferiore (201, 202) in modo da accoppiare il primo ed il secondo ramo inferiore (226, 230, 232, 236) e formare un secondo circuito ad anello; - selezionare la linea di parola inferiore (WL’) e comandare la circuiteria inferiore (12a’,13a’,14a’,220a,12b’,13b’,14b’,220b) in modo da scaricare il primo ed il secondo nodo d’ingresso inferiore (217a, 217b) mediante correnti che scorrono rispettivamente nella prima e nella seconda cella di memoria inferiore (3’’’, 3’’’’) e dipendono dai valori di resistenza dei rispettivi elementi a cambiamento di fase; e - comandare il primo ed il secondo interruttore di accoppiamento inferiore (224a, 224b) in modo da scaricare il primo ed il secondo condensatore di accoppiamento inferiore (222a, 222b) in funzione della scarica, rispettivamente, del primo e del secondo nodo d’ingresso inferiore (217a, 217b), e successivamente comandare l’interruttore di lettura inferiore (238) in modo da accoppiare tra loro il primo ed il secondo nodo intermedio inferiore (225a, 225b) e causare l’evoluzione di detto secondo circuito ad anello in una rispettiva prima o seconda condizione di equilibrio, in funzione di una differenza di carica presente tra il primo ed il secondo condensatore di accoppiamento inferiore (222a, 222b); detto metodo di lettura comprendendo inoltre eseguire almeno un secondo insieme di operazioni (TOPL-BOTR,BOTR-TOPL), il quale comprende comandare il primo ed il secondo interruttore di instradamento superiore (101, 102) in modo da disaccoppiare il primo ed il secondo ramo superiore (126, 130, 132, 136), comandare il primo ed il secondo interruttore di instradamento inferiore (201, 202) in modo da disaccoppiare il primo ed il secondo ramo inferiore (226, 230, 232, 236) ed eseguire un terzo gruppo di operazioni (TOPL-BOTR), il quale comprende: - comandare il primo ed il quarto interruttore addizionale (SW1_R, SW2_L) in modo da accoppiare il primo ramo superiore (126, 130) ed il secondo ramo inferiore (232, 236) e formare un terzo circuito ad anello; - selezionare la linea di parola superiore (WL) e comandare la circuiteria superiore (12a,13a,14a,120a,12b,13b,14b,120b) in modo da scaricare il primo nodo d’ingresso superiore (117a) mediante la corrente che scorre nella prima cella di memoria superiore (3’) e dipende dal valore di resistenza del rispettivo elemento a cambiamento di fase; - comandare la circuiteria inferiore (12a’,13a’,14a’,220a,12b’,13b’,14b’,220b) in modo da accoppiare il secondo nodo d’ingresso inferiore (217b) alla seconda linea di bit locale inferiore (BLR<j>’) ed alla seconda linea di bit principale inferiore (MBLR’); - deselezionare la linea di parola inferiore (WL’); - accoppiare il generatore di riferimento (402; 502) al secondo nodo d’ingresso inferiore (217b) e scaricare il secondo nodo d’ingresso inferiore (217b) mediante la corrente di riferimento; e - comandare il primo interruttore di accoppiamento superiore (124a) ed il secondo interruttore di accoppiamento inferiore (224b) in modo da scaricare il primo condensatore di accoppiamento superiore (122a) ed il secondo condensatore di accoppiamento inferiore (222b) in funzione della scarica, rispettivamente, del primo nodo d’ingresso superiore (117a) e del secondo nodo d’ingresso inferiore (217b), e successivamente comandare il quinto interruttore addizionale (SW3_R) in modo da accoppiare tra loro il primo nodo intermedio superiore (125a) ed il secondo nodo intermedio inferiore (225b) e causare l’evoluzione di detto terzo circuito ad anello in una rispettiva prima o seconda condizione di equilibrio, in funzione di una differenza di carica presente tra il primo condensatore di accoppiamento superiore (122a) ed il secondo condensatore di accoppiamento inferiore (122b).
- 12. Metodo di lettura secondo la rivendicazione 11, in cui detto dispositivo di memoria comprende inoltre un sesto interruttore addizionale (SW3_L), interposto tra il secondo nodo intermedio superiore (125b) ed il primo nodo intermedio inferiore (225a); detto metodo di lettura comprendendo inoltre eseguire un terzo insieme di operazioni (TOPR-BOTL,BOTL-TOPR), il quale comprende comandare il primo ed il secondo interruttore di instradamento superiore (101, 102) in modo da disaccoppiare il primo ed il secondo ramo superiore (126, 130, 132, 136), comandare il primo ed il secondo interruttore di instradamento inferiore (201, 202) in modo da disaccoppiare il primo ed il secondo ramo inferiore (226, 230, 232, 236) e comandare il secondo ed il terzo interruttore addizionale (SW1_L, SW2_R) in modo da accoppiare il secondo ramo superiore (132, 136) ed il primo ramo inferiore (226, 230) e formare un quarto circuito ad anello; detto terzo insieme di operazioni comprendendo inoltre eseguire un quarto gruppo di operazioni (TOPR-BOTL), il quale comprende: - selezionare la linea di parola superiore (WL) e comandare la circuiteria superiore (12a,13a,14a,120a,12b,13b,14b,120b) in modo da scaricare il secondo nodo d’ingresso superiore (117b) mediante la corrente che scorre nella seconda cella di memoria superiore (3”) e dipende dal valore di resistenza del rispettivo elemento a cambiamento di fase; - comandare la circuiteria inferiore (12a’,13a’,14a’,220a,12b’,13b’,14b’,220b) in modo da accoppiare il primo nodo d’ingresso inferiore (217a) alla prima linea di bit locale inferiore (BLL<j>’) ed alla prima linea di bit principale inferiore (MBLL’); - deselezionare la linea di parola inferiore (WL’); - accoppiare il generatore di riferimento (402; 502) al primo nodo d’ingresso inferiore (217a) e scaricare il primo nodo d’ingresso inferiore (217a) mediante la corrente di riferimento; e - comandare il secondo interruttore di accoppiamento superiore (124b) ed il primo interruttore di accoppiamento inferiore (224a) in modo da scaricare il secondo condensatore di accoppiamento superiore (122b) ed il primo condensatore di accoppiamento inferiore (222a) in funzione della scarica, rispettivamente, del secondo nodo d’ingresso superiore (117b) e del primo nodo d’ingresso inferiore (217a), e successivamente comandare il sesto interruttore addizionale (SW3_L) in modo da accoppiare tra loro il secondo nodo intermedio superiore (125b) ed il primo nodo intermedio inferiore (225a) e causare l’evoluzione di detto quarto circuito ad anello in una rispettiva prima o seconda condizione di equilibrio, in funzione di una differenza di carica presente tra il secondo condensatore di accoppiamento superiore (122b) ed il primo condensatore di accoppiamento inferiore (222a).
- 13. Metodo di lettura secondo la rivendicazione 12, in detto secondo insieme di operazioni (TOPL-BOTR,BOTR-TOPL) comprende eseguire alternativamente detto terzo gruppo di operazioni (TOPL-BOTR), oppure un quinto gruppo di operazioni (BOTR-TOPL), il quale comprende: - selezionare la linea di parola inferiore (WL’) e comandare la circuiteria inferiore (12a’,13a’,14a’,220a,12b’,13b’,14b’,220b) in modo da scaricare il secondo nodo d’ingresso inferiore (217b) mediante la corrente che scorre nella seconda cella di memoria inferiore (3’’’’) e dipende dal valore di resistenza del rispettivo elemento a cambiamento di fase; - comandare la circuiteria superiore (12a,13a,14a,120a,12b,13b,14b,120b) in modo da accoppiare il primo nodo d’ingresso superiore (117a) alla prima linea di bit locale superiore (BLL<j>) ed alla prima linea di bit principale superiore (MBLL); - deselezionare la linea di parola superiore (WL); - accoppiare il generatore di riferimento (402; 502) al primo nodo d’ingresso superiore (117a) e scaricare il primo nodo d’ingresso superiore (117a) mediante la corrente di riferimento; e - comandare il primo interruttore di accoppiamento superiore (124a) ed il secondo interruttore di accoppiamento inferiore (224b) in modo da scaricare il primo condensatore di accoppiamento superiore (122a) ed il secondo condensatore di accoppiamento inferiore (222b) in funzione della scarica, rispettivamente, del primo nodo d’ingresso superiore (117a) e del secondo nodo d’ingresso inferiore (217b), e successivamente comandare il quinto interruttore addizionale (SW3_R) in modo da accoppiare tra loro il primo nodo intermedio superiore (125a) ed il secondo nodo intermedio inferiore (225b) e causare l’evoluzione di detto terzo circuito ad anello nella rispettiva prima o seconda condizione di equilibrio, in funzione della differenza di carica presente tra il primo condensatore di accoppiamento superiore (122a) ed il secondo condensatore di accoppiamento inferiore (222b).
- 14. Metodo di lettura secondo la rivendicazione 13, in cui detto terzo insieme di operazioni (TOPR-BOTL, BOTL-TOPR) comprende eseguire alternativamente detto quarto gruppo di operazioni (TOPR-BOTL), oppure un sesto gruppo di operazioni (BOTL-TOPR), il quale comprende: - selezionare la linea di parola inferiore (WL’) e comandare la circuiteria inferiore (12a’,13a’,14a’,220a,12b’,13b’,14b’,220b) in modo da scaricare il primo nodo d’ingresso inferiore (217a) mediante la corrente che scorre nella prima cella di memoria inferiore (3’’’) e dipende dal valore di resistenza del rispettivo elemento a cambiamento di fase; - comandare la circuiteria superiore (12a,13a,14a,120a,12b,13b,14b,120b) in modo da accoppiare il secondo nodo d’ingresso superiore (117b) alla seconda linea di bit locale superiore (BLR<j>) ed alla seconda linea di bit principale superiore (MBLR); - deselezionare la linea di parola superiore (WL); - accoppiare il generatore di riferimento (402; 502) al secondo nodo d’ingresso superiore (117b) e scaricare il secondo nodo d’ingresso superiore (117b) mediante la corrente di riferimento; e - comandare il secondo interruttore di accoppiamento superiore (124b) ed il primo interruttore di accoppiamento inferiore (224a) in modo da scaricare il secondo condensatore di accoppiamento superiore (122b) ed il primo condensatore di accoppiamento inferiore (222a) in funzione della scarica, rispettivamente, del secondo nodo d’ingresso superiore (117b) e del primo nodo d’ingresso inferiore (217a), e successivamente comandare il sesto interruttore addizionale (SW3_L) in modo da accoppiare tra loro il secondo nodo intermedio superiore (125b) ed il primo nodo intermedio inferiore (225a) e causare l’evoluzione di detto quarto circuito ad anello nella rispettiva prima o seconda condizione di equilibrio, in funzione della differenza di carica presente tra il secondo condensatore di accoppiamento superiore (122b) ed il primo condensatore di accoppiamento inferiore (222a).
- 15. Metodo di lettura secondo la rivendicazione 14, in cui detto dispositivo di memoria comprende inoltre una prima ed una seconda linea di alimentazione (119, 219) configurate per essere poste ad una tensione di alimentazione ed accoppiate, rispettivamente, alla circuiteria superiore (12a,13a,14a,120a,12b,13b,14b,120b) ed alla circuiteria inferiore (12a’,13a’,14a’,220a,12b’,13b’,14b’,220b); ed in cui la prima e la seconda linea di bit locale superiore (BLL<j>, BLR<j>) formano rispettivamente un primo ed un secondo condensatore parassita superiore (4c, 4c), e la prima e la seconda linea di bit principale superiore (MBLL, MBLR) formano rispettivamente un terzo ed un quarto condensatore parassita superiore (9’, 9”); ed in cui la prima e la seconda linea di bit locale inferiore (BLL<j>’, BLR<j>’) formano rispettivamente un primo ed un secondo condensatore parassita inferiore (4c, 4c), e la prima e la seconda linea di bit principale inferiore (MBLL’, MBLR’) formano rispettivamente un terzo ed un quarto condensatore parassita inferiore (9’’’, 9’’’’); detto metodo di lettura comprendendo inoltre comandare la circuiteria superiore (12a,13a,14a,120a,12b,13b,14b,120b) in modo da: - caricare il primo ed il terzo condensatore parassita superiore (4c, 9’) a detta tensione di alimentazione, accoppiare il primo nodo d’ingresso superiore (117a) al primo ed al terzo condensatore parassita superiore (4c, 9’) e scaricare, quando la linea di parola superiore (WL) è selezionata, il primo ed il terzo condensatore parassita superiore (4c, 9’) attraverso la prima cella di memoria superiore (3’); e - caricare il secondo ed il quarto condensatore parassita superiore (4c, 9”) a detta tensione di alimentazione, accoppiare il secondo nodo d’ingresso superiore (117b) al secondo ed al quarto condensatore parassita superiore (4c, 9”) e scaricare, quando la linea di parola superiore (WL) è selezionata, il secondo ed il quarto condensatore parassita superiore (4c, 9”) attraverso la seconda cella di memoria superiore (3”); detto metodo di lettura comprendendo inoltre comandare la circuiteria inferiore (12a’,13a’,14a’,220a,12b’,13b’,14b’,220b) in modo da: - caricare il primo ed il terzo condensatore parassita inferiore (4c, 9’’’) a detta tensione di alimentazione, accoppiare il primo nodo d’ingresso inferiore (217a) al primo ed al terzo condensatore parassita inferiore (4c, 9’’’) e scaricare, quando la linea di parola inferiore (WL’) è selezionata, il primo ed il terzo condensatore inferiore (4c, 9’’’) attraverso la prima cella di memoria inferiore (3’’’); e - caricare il secondo ed il quarto condensatore parassita inferiore (4c, 9’’’’) a detta tensione di alimentazione, accoppiare il secondo nodo d’ingresso inferiore (217b) al secondo ed al quarto condensatore parassita inferiore (4c, 9’’’’) e scaricare, quando la linea di parola superiore (WL) è selezionata, il secondo ed il quarto condensatore parassita inferiore (4c, 9’’’’) attraverso la seconda cella di memoria inferiore (3’’’’).
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