CN110310688A - 具有可切换读取模式的非易失性存储器设备及其读取方法 - Google Patents

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Abstract

本公开的实施例涉及具有可切换读取模式的非易失性存储器设备及其读取方法。本文中描述了一种可以在不同的读取模式之间切换的非易失性存储器设备。特别地，存储器设备包括多个存储器单元，并且可替换地实现差分类型的读取和单端类型的读取。本文中进一步描述了一种用于读取存储器设备的方法。

Description

具有可切换读取模式的非易失性存储器设备及其读取方法
相关申请的交叉引用
本申请要求于2018年03月20日提交的意大利专利申请号102018000003796的优先权，该申请通过引用并入本文。
技术领域
本公开涉及一种可以在不同的读取模式之间切换的非易失性存储器设备；另外，本公开涉及用于读取存储器设备的方法。
背景技术
相变存储器(PCM)是新一代的非易失性存储器，其中为了存储信息，利用了具有在不同电特性的相之间切换的性质的材料的特性。这些材料可以在无序/无定形相和有序、结晶或多晶相之间切换；不同的相的特性在于不同的电阻率值，因此与存储的数据的不同的值相关联。例如，可以使用元素周期表第VI族的元素(诸如碲(Te)、硒(Se)或锑(Sb)，被称为“硫族化合物”或“硫族材料”)，以制造相变存储器元件。特别地，由锗(Ge)、锑(Sb)和碲(Te)构成的、被称为GST(具有化学组成Ge2Sb2Te5)的合金目前在这种存储器单元中得到广泛应用。
存储器元件中的相变可以经由被布置为与硫族材料区域接触的电阻性电极(通常被称为“加热器”)通过局部增加硫族材料的单元的温度来获得。
访问(或选择)设备(例如，双极或MOS晶体管)被连接到加热器，以便使得编程电流(还被称为写入电流)能够选择性地通过它们。通过焦耳效应，该电流生成相变所需的温度。
特别地，当硫族材料处于无定形态并且因此具有高电阻率(所谓的RESET状态)时，需要施加具有一定持续时间和幅度的电流/电压脉冲(或适当数目的电流/电压脉冲)，以使得硫族材料能够缓慢冷却。经过这种处理后，硫族材料改变状态，并且从高电阻率状态切换到低电阻率状态(所谓的SET状态)。相反，当硫族材料处于SET状态时，需要施加具有适当的持续时间和大幅度的电流/电压脉冲，以便使硫族材料返回到高电阻率无定形RESET状态中。
在读取期间，通过施加足够低以便不引起其感热加热的电压，然后经由读出放大器读取在存储器单元中流动的电流的值，来检测硫族材料的状态。假定电流与硫族材料的电导率成比例，则可以确定材料处于哪种状态，并且因此确定存储在存储器单元中的数据。
在于2017年09月28日以本申请人的名义提交的意大利专利申请号102017000108905中描述了其中选择器元件由PNP型双极晶体管形成的PCM设备的一个示例，并且在图1中图示了该PCM设备(由1指定)。
特别地，PCM设备1包括由布置成行(或字线WL)和列(或位线BL)的多个存储器单元3形成的存储器阵列2。纯粹通过示例的方式，图1中图示了由WL指定的三个字线和由BL指定的三个位线，其使得能够寻址九个存储器单元3。
每个存储器单元3由存储元件4a和选择器元件4b形成，它们串联连接在相应的位线BL和基准电势端子(例如，接地，缩写为GND)之间。
存储元件4a包括由相变材料(例如，硫族化合物，例如GST)制成的元件，并且因此能够以与材料本身所呈现的不同相相关联的电阻水平的形式存储数据。
选择器元件4b由PNP型的双极结型晶体管(BJT)形成，其发射极端子被连接到存储元件4a的第一端子，而基极端子被连接到对应的字线WL；双极晶体管的集电极端子被连接到接地。在这方面，一个字线WL被连接到沿相同的行对齐的双极晶体管4b的所有基极端子；同样地，一个位线BL被连接到沿相同的列对齐的存储元件4a的所有第二端子。
实践中，给定存储器单元3，存储元件4a的第二端子和双极晶体管4b的基极端子分别形成存储器单元3的位线端子和字线端子。
PCM设备1还包括列解码器8和行解码器10，其使得能够基于在输入处接收的地址信号(作为整体由AS指定)来选择存储器单元3。地址信号AS可以由控制逻辑CL生成，控制逻辑CL还驱动列解码器8和行解码器10，以便使得能够对由地址信号AS寻址的存储器单元3进行读取和写入(还被称为编程)。控制逻辑CL还向列解码器8和行解码器10提供控制信号，以便控制上述读取/写入操作。
列解码器8和行解码器10使得能够对每次寻址的字线WL和位线BL进行偏置，从而进行选择，以便选择与其连接的存储器单元3；以这种方式，使得能够对存储器单元3进行读取和写入。
更详细地，行解码器10被设计成基于地址信号AS来选择对应的字线WL。其他字线WL被取消选择。为此目的，行解码器10包括解码器级4和多个驱动电路6。
解码器级4接收地址信号AS并且根据地址信号AS来控制驱动电路6。因此，每个驱动电路6具有被连接到解码器级4的输入。每个驱动电路6还具有被连接到对应的字线WL的输出。
每个驱动电路6偏置被连接到对应字线WL的双极晶体管4b的基极端子，并且从而对其进行控制，以便根据地址信号AS来选择/取消选择字线WL。
关于列解码器8，它根据地址信号AS选择一个或多个位线BL。实践中，列解码器8与行解码器10协作，以便在读取或编程所选择的任何存储器单元3的步骤期间，读取电流或编程电流分别流过存储器单元3的存储元件4a。
特别地，列解码器8被配置成在每次选择存储器阵列2时，在内部实现朝向位线BL的两个不同路径：读取路径，其在读取步骤期间将所选择的每个位线BL电连接到读取级17；以及编程路径，其在编程步骤期间将所选择的每个位线BL电连接到写入级18。
为此目的，对于每个读取和编程路径，列解码器8包括适当的选择元件(特别是受控的晶体管)，选择元件以级联模式连接并且被配置成实现用于选择存储器单元3的地址解码(通常为分层类型)。
如图2中示意性图示的，存储器阵列2通常被布置在多个扇区S中，每个扇区S包括多个存储器单元3。每个扇区S包括多个相应的字线WL和相应的局部位线(再次由BL指定，并且区别于其他扇区的那些局部位线)，其被连接到存在于相同的扇区S中的存储器阵列2的存储器单元3。另外，对于由数目k个(例如，四个)局部位线BL形成的每个集合，提供对应的主位线MBL。当在较高分层层级选择时，主位线MBL使能在较低分层层级处随后选择相应局部位线BL和对应的存储器单元3中的一个或多个。通常，当指代位线或字线时，形容词“局部”的使用强调其属于扇区。
主位线MBL遍历某一数目的扇区S，并且可以在分层的解码层级(甚至高于与主位线MBL的选择相关联的解码层级)中以组的形式被选择。
因此，列解码器8包括：针对每个扇区S的至少一个相应的第一级解码器电路(在图2中由11指定)，其使得能够在编程操作期间和读取操作期间将局部位线BL连接到相应的主位线MBL；以及针对扇区S的每个集合(在图2的示例中，由两个扇区形成)的相应的第二级解码器电路(由114指定)，其使得能够在编程操作期间和读取操作期间选择主位线MBL。
通常，用于具有BJT选择器的PCM的解码器电路被设置有P沟道CMOS晶体管。
已经说过，为简单起见，在下文中，“第一级解码器电路”和“第二级解码器电路”意指相关的读取电路。换句话说，参考图3中图示的类型的方案，其中第一级解码器电路由11指定，而第二级解码器电路由114指定。
再次参考图3，这示出了控制逻辑CL如何向第二级解码器电路114发送主列解码信号YN<i>，在此基础上，第二级解码器电路114通过激活相应的主选择开关(在下文描述)来激活在所选择的主位线(这里由MBL<i>指定)和读取级17的读出放大器46之间的电路径。在这方面，读取级17包括多个读出放大器，尽管在下文中仅提及读出放大器46。
如前所述的，图3进一步示出在给定每个扇区S的情况下，每个主位线MBL<i>如何关联于(即它可以被电耦合到)对应的局部位线集(这里由BL<i,j>指定)。另外，给定扇区S，对应的第一级解码器电路11能够寻址被耦合到局部位线BL<i,j>的每个存储器单元，这归功于局部选择开关的存在，局部选择开关通过由控制逻辑CL生成的相应的局部列解码信号YO<i,j>驱动。
PCM设备1实现差分读取方案。换句话说，存储器阵列2可操作地被划分成存储器单元3的对，其被写入以便当对中的单元处于SET/RESET状态时，另一单元处于RESET/SET状态。另外，成对地执行存储器阵列2的读取。特别地，读取级17被配置成比较在对应的存储器单元3的对中循环的读取电流。该对中的单元(还被称为互补单元)被布置在相同的行(字线)中。同样地，写入级18被配置成向对应的存储器单元3的对提供适当的编程电流，以便将每对的存储器单元3编程为相反的状态。
更详细地，当选择存储器单元3时，其双极晶体管4b的基极端子被设置为近似零电压。相反，当未选择存储器单元3时，其双极晶体管4b的基极端子被设置为正电压。另外，在编程RESET状态的情况下，在存储元件4a上存在通常在1.1V和2.1V之间的电压降；在编程SET状态的情况下，在存储元件4a上存在通常在1.1V和1.7V之间的电压降；再次，在执行读取操作的情况下，在存储元件4a上存在大约0.4V的电压降。通常，存在于存储元件4a的第二端子上的电压以及因此需要施加在对应的位线BL上的电压取决于双极晶体管4b的特征参数。
如在指示第一扇区S’的一部分的图4中更详细地图示的，存储器阵列2包括多个第一存储器单元3’(图4中仅示出其中一个)和多个第二存储器单元3”(图4中仅示出其中一个)，第二存储器单元3”在制造的特性和数目方面与第一存储器单元3’相对应，并且存储与在对应的第一存储器单元3’中存储的逻辑数据互补的逻辑数据。特别地，第一和第二存储器单元3’、3”彼此相同。另外，每个存储器单元被耦合到对应的位线电容器4c，该对应的位线电容器4c表示相应的局部位线的寄生电容(分别由BLL<j>(在第一存储器单元3’的情况下)和BLR<j>(在第二存储器单元3”的情况下)表示)，并且该对应的位线电容器4c与串联的对应的存储元件4a和对应的选择元件4b并联连接。另外，以差分模式读取由第一存储器单元3’和对应的第二存储器单元3”形成的对。
更详细地，图4仅示出了一对互补单元，并且因此示出了如前所述的仅一个第一存储器单元3’和仅一个第二存储器单元3”，其除了被电耦合到相应的局部位线之外，还被电耦合到对应的局部字线WL。
在使用中，列解码器8在输入处接收第一局部列解码信号YOL<j>(由控制逻辑CL生成)以选择相应的局部位线BLL<j>，其中j是可以在1和k之间的范围内的整数(如前所述的，其中k是可以被耦合到对应的主位线的局部位线的数目)，以便访问对应的存储器单元3’。另外，列解码器8接收第二局部列解码信号YOR<j>(由控制逻辑CL生成)以选择相应的局部位线BLR<j>，以便访问对应的存储器单元3”。
更详细地，列解码器8被配置成通过闭合布置在所有对应的k个局部位线BLL<i,j>共用的节点A和所选择的位线BLL<j>之间的局部选择开关13a来启用在所选择的位线BLL<j>和读取级17的第一输入17a之间的电流路径的一部分，并且通过闭合布置在所有对应的k个局部位线BLR<i,j>共用的节点B和所选择的位线BLR<j>之间的局部选择开关13b，来启用在所选择的位线BLR<j>和读取级17的第二输入17b之间的电流路径的一部分。
特别地，局部列解码信号YOL<j>、YOR<j>分别驱动局部选择开关13a和13b。另外，相应的局部选择开关13a对应于每个局部位线BLL<j>，而相应的局部选择开关13b对应于每个局部位线BLR<j>。
在下文中，为了描述的简单起见，除非另有说明，否则将始终参考在图4中图示的第一和第二存储器单元3’、3”以及对应的局部位线。另外，控制分别被耦合到第一和第二存储器单元3’、3”的局部选择开关13a和局部选择开关13b的信号将被称为局部列解码信号YOL、YOR。
第一主位线(在图4中由MBLL表示)在节点A和接地之间延伸，从而形成主位线寄生电容器9’，其具有例如在30fF和120fF之间的电容CMBL。通过插入对应的主选择开关12a，节点A被耦合到读取级17的第一输入17a。同样地，通过插入对应的预充电开关14a，节点A被耦合到充电线19。
如下面更全面地描述的，在读取第一存储器单元3’的操作期间，预充电开关14a被控制，以便在充电线19的电压值BL_CHARGE(例如在1.5V和1.8V之间选择的)对主线寄生电容器9’进行预充电。另外，主列解码信号YNL<i>由控制逻辑CL提供给列解码器8，以便控制主选择开关12a。
第二主位线MBLR在节点B和接地之间延伸，从而形成主位线寄生电容器9”，其具有基本上等于上述电容CMBL的电容。在这方面，第一和第二主位线MBLL、MBLR可以具有相同的尺寸，并且可以相对于读取级17对称地布置。更确切地，第一和第二主位线MBLL、MBLR彼此平行并且在垂直于它们的方向上对齐布置。
通过插入对应的主选择开关12b，节点B被耦合到读取级17的第二输入17b。同样地，通过插入对应的预充电开关14b，节点B被耦合到充电线19。如下面更全面地描述的，在读取第二存储器单元3”的操作期间，预充电开关14b被驱动以便在充电线19的电压值对主位线电容器9”进行预充电。另外，主列解码信号YNR<i>由控制逻辑CL提供给列解码器8，以便控制主选择开关12b。
在下文中，出于简洁引用的原因，分别控制图4中图示的主选择开关12a、12b的信号YNL<i>和YNR<i>将被称为主列解码信号YNL、YNR。
因此，列解码器8包括两个不同的读取解码器电路(特别地，第一读取解码器块8a和第二读取解码器块8b)，其被设计成分别实现：(i)在第一存储器单元3’和读取级17的第一输入17a之间的电流路径，以及(ii)在第二存储器单元3”和读取级17的第二输入17b之间的电流路径。因此，由此生成的电流路径彼此不同并且彼此分离。另外，第一读取解码器块8a和第二读取解码器块8b具有镜像结构。
PCM设备1还包括电荷泵39(图3中所示)，其被连接到电源线19并且被耦合到第二级解码器电路114。在PCM设备1的空闲状态下，主位线MBL<i>被提供有例如在1.5V和1.8V之间的正电压，该正电压由电荷泵39提供。
再次参考图4，选择开关12a、12b、13a、13b由MOS晶体管实现，其栅极端子接收上述列解码信号YNL、YNR、YOL、YOR，即，具有在0V和至少充电线19的电压值之间的电压值的逻辑信号(上述信号的电压摆幅甚至可以高于充电线19的电压摆幅)。
充电线19可以经由相应的电压钳位开关20a、20b电连接到读取级17的第一和第二输入17a、17b，电压钳位开关20a、20b可以通过由控制逻辑CL生成的电压钳位信号YMPS_CLAMP来控制。
读出放大器46包括第一输入46a，第一输入46a经由串联的第一耦合电容器22a和第一耦合开关24a电耦合到读取级17的第一输入17a，第一耦合电容器22a具有两个导电端子，第一耦合开关24a也具有两个导电端子。特别地，第一耦合电容器22a的一个端子形成读出放大器46的第一输入46a，而第一耦合开关24a的一个端子形成读取级17的第一输入17a。另外，第一耦合电容器22a的另一个端子在共用节点25a处被连接到第一耦合开关24a的另一个端子。
读出放大器46包括第二输入46b，第二输入46b经由串联的第二耦合电容器22b和第二耦合开关24b电耦合到读取级17的第二输入17b，第二耦合电容器22b具有两个导电端子，第二耦合开关24b也具有两个导电端子。特别地，第二耦合电容器22b的一个端子形成读出放大器46的第二输入46b，而第二耦合开关24b的一个端子形成读取级17的第二输入17b。另外，第二耦合电容器22b的另一个端子在共用节点25b处被连接到第二耦合开关24b的另一个端子。
读出放大器46还包括第一反相器26和第一平衡开关28，第一反相器26具有输入端子26a和输出端子26b，第一平衡开关28被连接在第一反相器26的输入端子26a和输出端子26b之间。第一补偿电容器30被连接在第一反相器26的输出端子26b和读出放大器46的第二输入46b之间。第一反相器26的输入端子26a被连接到读出放大器46的第一输入46a。
读出放大器46还包括第二反相器32和第二平衡开关34，第二反相器32具有输入端子32a和输出端子32b，第二平衡开关34被连接在第二反相器32的输入端子32a和输出端子32b之间。第二补偿电容器36被连接在第一反相器32的输出端子32b和读出放大器46的第一输入46a之间。第二反相器32的输入端子32a被连接到读出放大器46的第二输入46b。
读取级17还包括被连接在节点25a、25b之间的读取开关38。
图5相对于图4更详细地示出了读取级17。在这方面，在图5中，读取级17的第一和第二输入17a、17b还由YMPS和指定。
更详细地，读取级17包括用于控制第一反相器26的控制开关40和用于控制第二反相器32的控制开关42。控制开关40、42是PMOS型晶体管并且通过由控制逻辑CL提供的控制信号EnableSA驱动。
以本身已知的方式，第一反相器26由PMOS晶体管26’和NMOS晶体管26”形成。同样地，第二反相器32由PMOS晶体管32’和NMOS晶体管32”形成。
特别地，第一反相器26的控制开关40具有被连接到供电电压VDD(例如，在0V和1V之间)的第一导电端子和被连接到PMOS晶体管26’的第一导电端子的第二导电端子。另外，第二反相器32的控制开关42具有被连接到供电电压VDD的第一导电端子和被连接到PMOS晶体管32’的第一导电端子的第二导电端子。
PMOS晶体管26’的栅极端子和NMOS晶体管26”的栅极端子连接在一起并且形成输入端子26a。PMOS晶体管26’的第二导电端子和NMOS晶体管26”的第一导电端子连接在一起并且形成输出端子26b。NMOS晶体管26”的第二导电端子被连接到接地。
PMOS晶体管32’的栅极端子和NMOS晶体管32”的栅极端子连接在一起并且形成输入端子32a。PMOS晶体管32’的第二导电端子和NMOS晶体管32”的第一导电端子连接在一起并且形成输出端子32b。NMOS晶体管32”的第二导电端子被连接到接地。
读取级17还包括由NMOS晶体管形成的另外的初始化开关44、45(在图5中图示的)，初始化开关44、45由信号EnableSA驱动并且分别被布置在接地与读出放大器46的第一和第二输入节点46a、46b之间。在使用中，初始化开关44、45使得在读取周期开始时能够将读出放大器46的第一和第二输入46a、46b的电势初始化为接地电势的值。以这种方式，在每个读取周期开始时，耦合电容器22a、22b在与充电线19的电势相对应的电压被偏置，而补偿电容器30、36在0V被偏置。实际上，在读出放大器46的空闲状态期间，平衡开关28、34保持闭合，使得补偿电容器30、36能够完全放电，从而防止读出放大器46根据先前读取周期的历史而不同地表现。
第一反相器26的输出端子26b和第二反相器32的输出端子32b被连接到电压比较器50的相应的输入端子，电压比较器50被设计成比较在第一和第二反相器26、32的输出端子26b、32b上的电压并且生成输出信号DataSense。例如，如果第一反相器26的输出端子26b的电压低于第二反相器32的输出端子32b的电压，则输出信号DataSense具有逻辑值“0”；否则，它具有逻辑值“1”。
图6A-图6H使用共用时间标度示出了PCM设备1的开关的控制信号的时间图；在这方面，以下适用：
当电压钳位逻辑信号YMPS_CLAMP(图6A)具有逻辑值“0”时，电压钳位开关20a、20b闭合；否则，它们断开；
当局部列解码信号YOL、YOR(图6B)具有逻辑值“0”时，局部选择开关13a、13b闭合；否则，它们断开；
当主列解码信号YNL、YNR(图6C)具有逻辑值“0”时，主选择开关12a、12b闭合；否则，它们断开；
预充电开关14a、14b分别由逻辑信号/YNL<i>和逻辑信号/YNR<i>(更简单地，还由/YNL和/YNR表示)驱动，它们由控制逻辑CL生成以便分别表示对应的主列解码信号YNL<i>、YNR<i>的否定版本；另外，当逻辑信号/YNL<i>、/YNR<i>具有逻辑值“0”时，预充电开关14a、14b闭合；否则，它们断开；
第一和第二存储器单元3’、3”的选择器元件4b由施加在字线WL上的字线信号SWL(图6D)驱动；特别地，当字线信号SWL具有逻辑值“0”时，选择器元件4b接通；否则，它们关断；
如前所述的，信号EnableSA(图6E)驱动控制开关40、42和初始化开关44、45；特别地，当信号EnableSA具有逻辑值“0”时，i)控制开关40、42闭合，而ii)初始化开关44、45断开；否则，i)控制开关40、42断开，而ii)初始化开关44、45闭合；
平衡开关28、34由平衡信号EQ驱动(图6F)；特别地，当平衡信号EQ具有逻辑值“1”时，平衡开关28、34闭合；否则，它们断开；
第一和第二耦合开关24a、24b由耦合信号HIZ(图6G)驱动，该耦合信号HIZ由控制逻辑CL生成，并且当它呈现逻辑值“0”时，使得第一和第二耦合开关24a、24b闭合；否则，它们断开；以及
读取开关38通过由控制逻辑CL生成的读取信号NHIZ(图6H)驱动；特别地，当读取信号NHIZ具有逻辑值“1”时，读取开关38断开；否则读取开关38闭合。
在已经说了所有这些的情况下，如下文所描述地执行对存储在由第一和第二存储器单元3’、3”形成的对中的逻辑数据的差分读取。
在方法的第一步骤中，PCM设备1的控制信号处于初始配置。
详细地，在初始时刻t0，信号YMPS_CLAMP具有逻辑值“0”，局部列解码信号YOL、YOR具有逻辑值“1”，主列解码信号YNL、YNR具有逻辑值“1”，字线信号SWL具有逻辑值“1”，信号EnableSA具有逻辑值“1”，平衡信号EQ具有逻辑值“1”，耦合信号HIZ具有逻辑值“0”，并且读取信号NHIZ具有逻辑值“1”。
在初始配置中，并且因此在上述初始时刻t0，因为/YNL＝0和/YNR＝0，主位线电容器9’、9”(同样地，PCM设备1的所有主位线)在充电线19的电压值BL_CHARGE进行充电。另外，耦合电容器22a、22b经由第一和第二耦合开关24a、24b分别连接到读取级17的第一和第二输入17a、17b。因此，耦合电容器22a、22b也在充电线19的电压值进行充电。同时，局部字线WL在一电压值(例如，在1.5V和1.8V之间)被偏置，以便存储器单元3’、3”的选择器元件4b处于OFF状态；可以通过电荷泵(未图示)将该电压值提供给局部字线WL。
差分读取操作在初始时刻t0之后的时刻t1开始。
在时刻t1，局部列解码信号YOL、YOR和主列解码信号YNL、YNR改变逻辑状态，从逻辑值“1”变为逻辑值“0”，而信号EnableSA从逻辑值“1”变为逻辑值“0”。其他控制信号保持在先前的逻辑状态(在时刻t0所具有的)。
因此，在时刻t1，读出放大器46被激活(EnableSA＝0)并且平衡开关28、34仍然闭合(EQ＝1)。在没有第一和第二补偿电容器30、36的情况下，第一反相器26将把读出放大器46的第二输入46b上的电势设置成等于跳变点(通常接近供电电压VDD的一半)加上偏移电压，而第二反相器32将把读出放大器46的第一输入46a上的电势设置成等于跳变点加上偏移电压(通常不同于在读出放大器46的第二输入46b上设置的偏移电压)，以解决引起反相器26、32之间的不匹配的技术工艺扩展。
实际上，紧接着时刻t1之前，将第一和第二补偿电容器30、36放电。紧接着时刻t1之后，读出放大器46的第一输入46a具有等于第一反相器26的跳变点的电压(Vtrip26)，而读出放大器46的第二输入46b具有等于第二反相器32的跳变点的电压(Vtrip32)，因此第一和第二耦合电容器22a、22b分别经受等于BL_CHARGE-Vtrip26和BL_CHARGE-Vtrip32的电压。
实践中，第一和第二补偿电容器30、36的存在使得能够存储两个偏移电压。因此，在读取方法的后续步骤中，当平衡开关28、34将被断开时，反相器26、32仍将处于其放大区域中并且电气串联地布置。因此，所得的锁存器结构将处于亚稳平衡状态，并且将保持在该状态，直到发生能够扰乱该状态的事件。在没有补偿电容器30、36的情况下，在断开平衡开关28、34时，反相器26、32之间的不匹配将导致锁存器结构的不可预见的切换。
另外，在时刻t1，局部位线BLL<j>和对应的局部位线BLR<j>分别被连接到主位线MBLL、MBLR(YOL<j>＝0，YOR<j>＝0，YNL<i>＝0，YNR<i>＝0)，主位线MBLL、MBLR通过相应的预充电开关14a、14b与充电线19断开连接(/YNL<i>＝1，/YNR<i>＝1)，但仍然通过相应的电压钳位开关20a、20b(YMPS_CLAMP＝0)而由充电线19供电。以这种方式，主位线寄生电容器并联连接，并且在电压BL_CHARGE进行充电。电容的总值(为几百皮法的量级)使得电容器形成针对电压BL_CHARGE的一种滤波器。因此，当激活使得能够对位线寄生电容器4c进行预充电的解码路径时，由于传输的电荷量，充电线19上的电压降将是可忽略的(在10毫伏的范围内)。换句话说，即使电压BL_CHARGE是由电荷泵生成，也可以认为电压BL_CHARGE是恒定的。另外，对于第一近似，位线寄生电容器4c的预充电时间恰好取决于与局部选择开关13a和13b相关联的电阻，并且因此为纳秒的量级。在该步骤中，没有静态功耗，因为只要尚未选择行，存储器单元3中就没有电流通过。
在对局部位线BLL<j>、BLR<j>进行充电之后，在时刻t1之后的时刻t2，执行读取方法的后续步骤。时刻t1和时刻t2之间的时间间隔由模拟延迟生成，调整该模拟延迟的大小以便保证局部位线的充电，并且该时间间隔在1ns的范围内。
在时刻t2，电压钳位信号YMPS_CLAMP改变逻辑状态，从逻辑值“0”变为逻辑值“1”。因此，电压钳位开关20a、20b断开，以便使得在时刻t2之后在读取级17的第一和第二输入17a、17b上能够存在电压的可能变化。
接下来，在时刻t2之后的时刻t3，字线信号SWL改变逻辑状态，从逻辑值“1”变为逻辑值“0”。因此，选择器元件4b接通，使得能够通过电流。
实践中，电压钳位信号YMPS_CLAMP在字线信号SWL之前切换。在时刻t2和时刻t3之间经过的时间间隔是几百皮秒的量级，并且保证在切换字线信号SWL之前发生电压钳位信号YMPS_CLAMP的切换。
在接通选择器4b时，第一和第二存储器单元3’、3”与充电线19断开连接，从而防止连接到充电线19的电荷泵39消耗直流电。另外，在时刻t3，位线电容器4c和主位线电容器9’、9”开始经由通过相应的存储器单元的电流的通路放电。
穿过第一和第二存储器单元3’、3”的电流的值取决于相应的存储元件4a的状态。特别地，如果存储元件4a处于RESET状态，则通过存储器单元的电流例如在小于100nA和5μA之间；相反，如果存储元件4a处于SET状态，则通过存储器单元的电流例如在10μA和30μA之间。因此，存储器阵列2的左手侧的电容器4c、9’和右手侧的电容器4c、9”以不同的速率放电，使得在读取级17的输入17a、17b处的电压(等于相应的共用节点25a、25b的电压)在放电过程期间将是不同的。
在时刻t4(以时间间隔Δt(例如在4ns和6ns之间)在时刻t3之后)，在读取级17的输入17a、17b之间存在电压差ΔV，并且因此在共用节点25a、25b(即在连接到耦合开关24a、24b的相应端子的耦合电容器22a、22b的端子)处存在不同的电压。当在时间间隔Δt期间通过第一和第二存储器单元3’、3”的电流之间的差平均为2μA时，该电压差ΔV例如高于30mV。
在时刻t4，位线电容器4c和主位线电容器9’、9”仅部分放电。
在时刻t4，第一和第二耦合开关24a、24b断开，因为信号HIZ切换为“0”。因此，读取级17的共用节点25a、25b从读取级17的相应的输入17a、17b断开连接，并且共用节点25a、25b之间的电压不再变化(它被“冻结”在在时间间隔Δt期间具有的最后电压值)。另外，位线电容器4c和主位线电容器9’、9”的电压趋于渐近线。
在时刻t4之后的时刻t5，第一和第二平衡开关28、34断开(因为平衡信号EQ切换为“0”)，而读取开关38闭合(因为读取信号NHIZ切换为“1”)。
如前所述的，平衡开关28、34的断开使读出放大器46处于亚稳平衡状况。另外，读取开关38的闭合(在时刻t5，如上所述的，或者还如随后所述的)将耦合电容器22a、22b串联布置，以便消除耦合电容器22a、22b之间的共模电压(由于对主线电容器9’、9”的预充电)。实践中，紧接着时刻t5之前，第一反相器26的输入端子26a和输出端子26b之间的电势差为零，同样地，第二反相器32的输入端子32a和输出端子32b之间的电势差也是零。紧接着时刻t5之后，第一反相器26的输入端子26a和输出端子26b之间的电势差(第二反相器32的输入端子32a和输出端子32b之间的电势差同样地)等于在共用节点25a、25b之间的电势差，无论第一和第二反相器26、32的偏移如何。
因此，即使已经在高电压(高达例如1.5V和1.8V之间的值)进行了主位线电容器9’、9”的预充电的步骤，耦合电容器22a、22b的使用使得以较低电压(例如，低于1V)供电的读出放大器46能够检测在共用节点25a、25b之间的电压差，从而限制功耗。
由于在存储器单元3’、3”的放电电流之间的先前的差异，跨两个耦合电容器22a、22b存在的电势的差扰乱了读出放大器46的亚稳平衡的状况，并且引起读出放大器46根据上述电势的差的符号进行切换，以使反相器26、32的输出端子26b、32b呈现互补的逻辑值。换句话说，根据第一和第二存储器单元3’、3”的存储元件4a的状态，反相器26、32的输出端子26b、32b呈现互补逻辑值。例如，与在反相器26、32的输出端子26b、32b上的电压相对应的逻辑值遵循下表中列出的规则。
存储器单元3’ 存储器单元3” 输出端子26b 输出端子32b
SET RESET “0” “1”
RESET SET “1” “0”
换句话说，在时刻t4之后，锁存器结构朝向第一平衡状况或第二平衡状况演变，这取决于第一和第二存储器单元3’、3”的存储元件4a的状态。
当已经达到反相器26、32的输出端子26b、32b的电压的良好分离时(例如大于100mV)，就可以启用比较器50，以便根据存储在第一和第二存储器单元3’、3”中的逻辑数据更新输出信号DataSense的值。因此，可以在达到平衡状况之前启用比较器50。
接下来，可以将控制信号带回到先前描述的在时刻t0时它们的初始状况，并且因此完成读取周期。特别地，在字线信号SWL变为逻辑状态“1”期间，位线电容器4c的放电和主位线电容器9’、9”的放电被中断。
发明内容
先前描述的读取方法使得能够在电容性负载的高平衡状况的情况下以有效的方式执行差分读取，因为它是基于在电容器的放电速率之间的比较。然而，本申请人已经注意到，至少在某些情况下，感觉存在能够在存储器阵列的不同读取模式之间切换的需求。
因此，本公开的目的是提供一种将至少部分地满足所遇到的需求的相变存储器设备。
根据本公开，提供了一种相变存储器设备和读取方法。
附图说明
为了更好地理解本公开，现在将参考附图纯粹通过非限制性示例的方式来描述其优选实施例，其中：
图1示出了PCM设备的框图；
图2和图3示出了在图1中图示的PCM设备的一部分的框图；
图4示出了在图1中图示的PCM设备的一部分的电路图；
图5示出了在图4中图示的PCM设备的一部分的子部分的电路图；
图6A-图6H示出了在图1中图示的PCM设备中生成的信号的时间图；
图7示出了本PCM设备的框图；
图8A-图8B、图9和图10示出了在图7中图示的PCM设备的一部分的电路图；
图11A-图11C示出了在图7中图示的PCM设备的一部分的电路图；
图12、图14、图16、图17、图19和图21示出了在不同读取模式期间在图7中图示的PCM设备中生成的信号的时间图；
图13A和图13B示出了指示在上述读取模式期间在图7中图示的PCM设备中生成的信号的表格；
图15、图18、图20和图22分别示出了关于在图16、图17、图19和图21中提及的读取模式的在图7中图示的PCM设备的一部分的电路图；以及
图23是包含本设备的可能的电子装置的框图。
具体实施方式
如下文所述的，本申请人已经注意到如何可以修改先前描述的读取级，使得能够可替换地实现对差分类型的存储器单元的读取(还被称为“正常”读取模式)或者所谓的单端类型的存储器单元的读取(还被称为“验证”读取模式)。在这方面，在下文中，描述了PCM设备100(限于与PCM设备1的不同之处)。另外，除非另有说明，否则在PCM设备1中已经存在的部件由相同的附图标记指定。
如在图7中图示的，除了第一扇区S’之外，存储器阵列2还包括第二扇区S”，第一扇区S’和第二扇区S”相对于中间级317(在下文中描述)对称地布置。第一和第二扇区S’、S”可以彼此相同。
详细地，中间级317包括上读取级117和下读取级217。
更详细地，在图8A中图示了上读取级117，并且现在限制于相对于读取级17的差异来进行描述。除非另有规定，否则在读取级17中已经存在的、上读取级117的部件由相同的附图标记增加一百来指定。另外，电压钳位开关(这里由120a和120b指定)和充电线(这里由119指定)在图8A中同样可见，充电线被设置在电压BL_CHARGE_TOP(等于前述电压BL_CHARGE)并且在下文中被称为上充电线119。另外，在图8A中，上读取级117的第一和第二输入117a、117b还由YMPS_TOP和表示。进一步预期，对于关于在上读取级117(特别地，第一和第二输入117a、117b)与第一扇区S’(特别地，第一和第二存储器单元3’、3”，在下文中分别被称为第一和第二上存储器单元3’、3”)之间的耦合的电路细节，适用已经参考图4和读取级17描述的内容。在图9中图示了上读取级117和第一扇区S’之间的耦合，其中以简化的方式图示了上读取级117。
已经说过，上读取级117包括第一附加控制开关101和第二附加控制开关102。
第一附加控制开关101被布置在读出放大器146的第一输入146a和第二补偿电容器136之间。第二附加控制开关102被布置在第一补偿电容器130和读出放大器146的第二输入146b之间。
更特别，如果与连接到第二反相器132的输出端子132b的电容器的端子相对的、第二补偿电容器136的端子由节点NL1表示，则第一附加控制开关101被布置在读出放大器146的第一输入146a和节点NL1之间。另外，如果与连接到第一反相器126的输出端子126b的电容器的端子相对的、第一补偿电容器130的端子由节点NR1表示，则第二附加控制开关102被布置在节点NR1和读出放大器146的第二输入146b之间。
为了便于理解图8A中图示的内容与将参考图8B描述的内容之间存在的关系，在图8A中进一步图示了节点NL2和NL3(分别与读出放大器146的第一输入146a和共用节点125b重合)以及节点NR2和NR3(分别与读出放大器146的第二输入146b和共用节点125a重合)。
已经说过，以下会发生：
电压钳位开关120a、120b通过由控制逻辑CL生成的上电压钳位信号YMPS_CLAMP_TOP驱动，以使它们在后一个信号等于“0”时闭合，否则断开；
第一和第二耦合开关124a、124b分别通过由控制逻辑CL生成的第一上耦合信号HIZ_TOP_L和第二上耦合信号HIZ_TOP_R驱动，以使它们在相应的控制信号具有逻辑值“0”时断开，否则闭合；
读取开关138通过由控制逻辑CL生成的上读取信号NHIZ_TOP驱动，以使它在读取信号NHIZ_TOP具有逻辑值“0”时断开，否则闭合；
控制开关140和初始化开关144通过由控制逻辑CL生成的信号EnableSA_TOP1驱动，以使它们在信号EnableSA_TOP1具有逻辑值“1”时分别断开和闭合，否则分别闭合和断开；
控制开关142和初始化开关145通过由控制逻辑CL生成的信号EnableSA_TOP2驱动，以使它们在信号EnableSA_TOP2具有逻辑值“1”时分别断开和闭合，否则它们分别闭合和断开；
第一和第二附加控制开关101、102通过由控制逻辑CL生成的信号SENSEMODE<1>驱动，以使它们在信号SENSEMODE<1>等于“1”时闭合，否则断开；
平衡开关128、134由平衡信号EQ驱动，以使它们在平衡信号EQ具有逻辑值“1”时闭合，否则断开；以及
第一和第二上存储器单元3’、3”的选择器元件4b由字线信号WL_TOP驱动，字线信号WL_TOP被施加到对应的字线WL。
再次参考图8A，存在于第一和第二反相器126、132的输出端子126b和132b上的信号分别由VC1_TOP和VC2_TOP表示。
在图8B中图示了下读取级217，并且现在限制于相对于上读取级117的差异来进行描述。另外，除非另有规定，否则在上读取级117中已经存在的、下读取级217的部件由相同的附图标记增加一百来指定，对于例如在节点NL1、NL2、NL3、NR1、NR2、NR3的情况下，现在通过添加撇号来指定。此外，另外的电压钳位开关(由220a和220b指定)在图8B中同样可见，另外的电压钳位开关被耦合到另外的充电线，该充电线被设置在电压BL_CHARGE_BOT(等于前述电压BL_CHARGE_TOP)处，并且在下文中被称为下充电线219。另外，在图8B中，下读取级217的第一和第二输入217a、217b还由YMPS_BOT和表示。另外，在下读取级217和第二扇区S”之间的耦合与在上读取级117和第一扇区S’之间存在的耦合相同的，如也在下文中解释的。在这方面，预期第二扇区S”包括分别关于第一和第二上存储器单元3’、3”对称布置的第一下存储器单元3”’和第二下存储器单元3””。另外，第一和第二下存储器单元3”’、3””被耦合到对应的局部位线(在第一下存储器单元3”’的情况下由BLL<j>’表示，并且在第二下存储器单元3””的情况下由BLR<j>’表示)，对应的局部位线反过来可以被耦合到对应的主位线(分别由MBLL’和MBLR’表示)，并且对应的局部位线的对应的主位线寄生电容器分别由9”’和9””表示，其方式与图4中参考存储器单元3’、3”、局部位线BLL<j>和BLR<j>以及主位线MBLL和MBLR所图示的相同的。
已经说过，在下读取级217中以下会发生：
电压钳位开关220a、220b通过由控制逻辑CL生成的下电压钳位信号YMPS_CLAMP_BOT驱动，以使它们在后一个信号等于“0”时闭合，否则断开；
第一和第二耦合开关224a、224b分别通过由控制逻辑CL生成的第一下耦合信号HIZ_BOT_L和第二下耦合信号HIZ_BOT_R驱动，以使它们在相应的控制信号具有逻辑值“0”时断开，否则闭合；
读取开关238通过由控制逻辑CL生成的下读取信号NHIZ_BOT驱动，以使它在下读取信号NHIZ_BOT具有逻辑值“0”时断开，否则闭合；
控制开关240和初始化开关244通过由控制逻辑CL生成的信号EnableSA_BOT1驱动，以使它们在信号EnableSA_BOT1具有逻辑值“1”时分别断开和闭合，否则分别闭合和断开；
控制开关242和初始化开关245通过由控制逻辑CL生成的信号EnableSA_BOT2驱动，以使它们在信号EnableSA_BOT2具有逻辑值“1”时分别断开和闭合，否则分别闭合和断开；
第一和第二附加控制开关201、202都由信号SENSEMODE<1>驱动，以使它们在信号SENSEMODE<1>等于“1”时闭合，否则断开；
平衡开关228、234由平衡信号EQ驱动，以使它们在平衡信号EQ具有逻辑值“1”时闭合，否则断开；以及
第一和第二下存储器单元3”’、3””的选择器元件4b由字线信号WL_BOT驱动，字线信号WL_BOT被施加到第一和第二下存储器单元3”’、3””被耦合所至的字线(由WL指定)。
再次参考图8B，存在于第一和第二反相器226、232的输出端子226b和232b上的信号分别由VC1_BOT和VC2_BOT表示。
如在图8B中再次图示的，PCM设备100包括六个附加开关，其被布置在上读取级117和下读取级217之间并且由SW1_R、SW2_R、SW3_R和SW1_L、SW2_L、SW3_L指定。
详细地，附加开关SW1_R被布置在节点NR1和NR2’之间，并且通过由控制逻辑CL生成的信号SENSEMODE<2>来驱动，以使它在信号SENSEMODE<2>等于“1”时闭合，否则断开。
附加开关SW2_R被布置在节点NR2和NR1’之间，并且通过由控制逻辑CL生成的信号SENSEMODE<0>来驱动，以使它在信号SENSEMODE<0>等于“1”时闭合，否则断开。
附加开关SW3_R被布置在节点NR3和NL3’之间，并且通过由控制逻辑CL生成的信号NHIZ_TOPL_BOTR来驱动，以使它在信号NHIZ_TOPL_BOTR等于“1”时闭合，否则断开。
附加开关SW1_L被布置在节点NL1和NL2’之间，并且由信号SENSEMODE<0>驱动，以使它在信号SENSEMODE<0>等于“1”时闭合，否则断开。
附加开关SW2_L被布置在节点NL2和NL1’之间，并且由信号SENSEMODE<2>驱动，以使它在信号SENSEMODE<2>等于“1”时闭合，否则断开。
附加开关SW3_L被布置在节点NL3和NR3’之间，并且通过由控制逻辑CL生成的信号NHIZ_TOPR_BOTL来驱动，以使它在信号NHIZ_TOPR_BOTL等于“1”时闭合，否则断开。
在图10中图示了下读取级217和第二扇区S”之间的耦合，其中以简化的方式图示了下读取级217(限于有助于提供对与第二扇区S”的耦合的理解的细节)。
特别地，读出放大器246被耦合到第一和第二下存储器单元3”’、3””。
再次参考图10，主选择开关、局部选择开关和预充电开关分别由12a’-12b’、13a’-13b’和14a’-14b’表示，而控制这些开关的信号分别被表示为YNL<i>’-YNR<i>’(在下文中还被简称为YNL’-YNR’)、YOL<j>’-YOR<j>’(在下文中还被简称为YOL’-YOR’)和/YNL<i>’-/YNR<i>’。另外，与节点A和B相对应的节点由A’和B’指定。
如图11A中所示的，PCM设备100还包括第一基准生成器402以及第一上模式开关404和第二上模式开关406，第一基准生成器402被配置成生成基准电流。第一基准生成器402由信号VERIFY_TOP控制，以使它在信号VERIFY_TOP等于“1”时接通，否则关断。
第一上模式开关404被布置在节点YMPS_TOP和第一基准生成器402的第一端子之间，第一基准生成器402的第二端子被连接到接地。第二上模式开关406被布置在节点和第一基准生成器402的第一端子之间。第一和第二上模式开关404、406分别通过由控制逻辑CL生成的信号VERIFY_TOPL和信号VERIFY_TOPR控制，以使它们在相应的信号等于“0”时断开，否则闭合。
如在图11B中图示的，PCM设备100还包括第二基准生成器502以及第一下模式开关504和第二下模式开关506，第二基准生成器502被配置成使得其也生成基准电流。第二基准生成器502由信号VERIFY_BOT控制，以使它在信号VERIFY_BOT等于“1”时接通，否则关断。
第一下模式开关504被布置在节点YMPS_BOT和第二基准生成器502的第一端子之间，第二基准生成器502的第二端子被连接到接地。第二下模式开关506被布置在节点和第二基准生成器502的第一端子之间。第一和第二下模式开关504、506分别通过由控制逻辑CL生成的信号VERIFY_BOTL和信号VERIFY_BOTR控制，以使它们在相应的信号等于“0”时断开，否则闭合。
如在图11C中图示的，PCM设备100还包括复用级600，其在输入处接收信号VC1_TOP和VC2_TOP，信号VC1_TOP和VC2_TOP分别存在于上读取级117的读出放大器146的第一和第二反相器126、132的输出端子126b和132b上。另外，复用级600在输入处接收信号VC1_BOT和VC2_BOT，信号VC1_BOT和VC2_BOT分别存在于下读取级217的读出放大器246的第一和第二反相器226、232的输出端子226b和232b上。如下文所描述的，复用级600生成信号VC1和信号VC2。
PCM设备100还包括比较级602，其根据信号VC1和信号VC2生成信号DataSense(如下文所描述的)，信号DataSense指示读取的结果。例如，基于信号EnableComp来执行比较级600的时序。
已经说过，在第一操作模式中，控制逻辑CL发出用于可替换地在上读取级117的部分上或在下读取级217的部分上的差分模式读取的命令。换句话说，以差分模式读取可替换地由第一和第二上存储器单元3’、3”形成的一对单元或者由第一和第二下存储器单元3”’、3””形成的一对单元。
例如，在读取第一和第二上存储器单元3’、3”的情况下(在图13A和图13B中由TOP-TOP表示的情况)，控制逻辑CL操作以使(如在图12中所示)：
上电压钳位信号YMPS_CLAMP_TOP遵循与在图6A中图示的电压钳位信号YMPS_CLAMP相同的模式；
局部列解码信号YOL、YOR具有与在图6B中图示的局部列解码信号YOL、YOR相同的模式；
主列解码信号YNL、YNR具有与在图6C中图示的主列解码信号YNL、YNR相同的模式，同时确定对应的逻辑信号/YNL和/YNR的模式；
字线信号WL_TOP遵循与在图6D中图示的字线信号SWL相同的模式，而字线信号WL_BOT保持等于“1”，以便将被耦合到第一和第二下存储器单元3”’、3””的字线WL’取消选择；
信号EnableSA_TOP1和EnableSA_TOP2遵循与在图6E中图示的信号EnableSA相同的模式；
平衡信号EQ继续具有与在图6F中图示的平衡信号EQ相同的模式；
上耦合信号HIZ_TOP_L和HIZ_TOP_R遵循与在图6G中图示的耦合信号HIZ相同的模式；
上读取信号NHIZ_TOP遵循与在图6H中图示的读取信号NHIZ相同的模式；以及
信号EnableComp在时刻t6从“0”切换为“1”，以便启用比较级602，比较级602因此更新信号DataSense的值。
接下来，在时刻t7，上电压钳位信号YMPS_CLAMP_TOP返回到“0”。在随后的时刻t8，局部列解码信号YOL、YOR、主列解码信号YNL、YNR、信号EnableSA_TOP1和EnableSA_TOP2、信号EnableComp以及上耦合信号HIZ_TOP_L和HIZ_TOP_R也返回成具有它们在时刻t0所具有的值。相反，对于字线信号WL_TOP，在时刻t6和时刻t7之间它返回成具有值“1”。另外，上读取信号NHIZ_TOP在时刻t9返回成等于“1”。
再次参考图12，信号VERIFY_BOT和信号VERIFY_TOP针对整个时间间隔t0-t9保持等于“0”，以便保持第一和第二基准生成器402、502关断。
在上述状况下，如在图13A中综合图示的，控制逻辑CL驱动复用级600，以便强制在复用级600的输出上存在的信号VC1、VC2分别等于信号VC1_TOP和VC2_TOP。
另外，针对整个时间间隔t0-t9，控制逻辑CL操作以使：
信号SENSEMODE<1>等于“1”，以使其中上读取级117的第一和第二附加控制开关101、102闭合；
信号SENSEMODE<0>和SENSEMODE<2>等于“0”，以使附加开关SW1_R、SW2_R和SW1_L、SW2_L断开；以及
信号NHIZ_TOPL_BOTR和NHIZ_TOPR_BOTL等于“0”，以使附加开关SW3_R和SW3_L断开。
实践中，上读取级117和下读取级217被解耦，并且复用级600将上读取级117连接到比较级602。反过来，上读取级117像读取级17那样操作。
再次参考由控制逻辑CL生成的信号，图13B呈现了表格，其第一行精确地对应于第一和第二上存储器单元3’、3”的差分读取。另外，表格示意性地呈现了在间隔t0-t9中由在其中指示的信号所采用的值；在存在措辞“信号”的情况下，这意指它所指代的信号不是恒定的并且遵循对应的模式。在这方面，图13B示出了在对第一和第二上存储器单元3’、3”进行差分读取的情况下，信号EnableSA_BOT1和EnableSA_BOT2如何等于“1”，并且因此控制开关240、242断开，而初始化开关244、245闭合。另外，信号VERIFY_TOPL、VERIFY_TOPR、VERIFY_BOTL和VERIFY_BOT等于“0”。另外，下读取信号NHIZ_BOT等于“0”，而第一和第二下耦合信号HIZ_BOT_L、HIZ_BOT_R等于“1”，以使第一和第二耦合开关224a、224b闭合，而读取开关238断开。
以与参考对第一和第二上存储器单元3’、3”的差分读取所述的类似的方式，控制逻辑CL可以发出用于差分读取第一和第二下存储器单元3”’、3””的命令(图13A和图13B中由BOT-BOT表示的情况)。
详细地，控制逻辑CL操作以使在复用级600的输出上存在的信号VC1、VC2分别等于信号VC1_BOT和VC2_BOT，如在图13A中图示的。另外，如在图13B中图示的，控制逻辑CL操作以使：
信号SENSEMODE<1>等于“1”，以使其中下读取级217的第一和第二附加控制开关201、202闭合；
信号SENSEMODE<0>和SENSEMODE<2>等于“0”，以使附加开关SW1_R、SW2_R和SW1_L、SW2_L断开；
信号NHIZ_TOPL_BOTR和NHIZ_TOPR_BOTL等于“0”，以使附加开关SW3_R和SW3_L断开；
信号EnableSA_TOP1和EnableSA_TOP2等于“1”，并且因此控制开关140、142断开，而初始化开关144、145闭合；
信号VERIFY_TOPL、VERIFY_TOPR、VERIFY_BOTL和VERIFY_BOT等于“0”；以及
上读取信号NHIZ_TOP等于“0”，而第一和第二上耦合信号HIZ_TOP_L、HIZ_TOP_R等于“1”，以使第一和第二耦合开关124a、124b闭合，而读取开关138断开。
另外，控制逻辑CL操作以使，如在图14中图示的：
下电压钳位信号YMPS_CLAMP_BOT遵循与在图6A中图示的电压钳位信号YMPS_CLAMP相同的模式；
局部列解码信号YOL’、YOR’具有与在图6B中图示的局部列解码信号相同的模式；
主列解码信号YNL’、YNR’具有与在图6C图示的主列解码信号相同的模式，同时确定对应的逻辑信号/YNL’和/YNR’的模式；
字线信号WL_BOT遵循与在图6D中图示的字线信号SWL相同的模式，而字线信号WL_TOP保持等于“1”，以便将被耦合到第一和第二上存储器单元3’、3”的字线WL取消选择；
信号EnableSA_BOT1和EnableSA_BOT2遵循与在图6E中图示的信号EnableSA相同的模式；
平衡信号EQ继续具有与在图6F中图示的平衡信号EQ相同的模式；
下耦合信号HIZ_BOT_L和HIZ_BOT_R遵循与在图6G中图示的耦合信号HIZ相同的模式；
下读取信号NHIZ_BOT遵循与在图6H中图示的读取信号NHIZ相同的模式；
针对整个时间间隔t0-t9，信号VERIFY_BOT和VERIFY_TOP保持等于“0”，以便保持第一和第二基准生成器402、502关断；以及
信号EnableComp遵循参考图12描述的相同的模式。
实践中，上读取级117和下读取级217被解耦，并且复用级600将下读取级217连接到比较级602。反过来，下读取级217像读取级17那样操作。
在另一操作模式中，控制逻辑CL发出用于对第一上存储器单元3’进行单端读取的命令(在图13A和图13B中表示为TOPL-BOTR的情况)。在这种情况下，控制逻辑CL操作以使(如在图13A中图示的)在复用级600的输出上存在的信号VC1、VC2分别等于信号VC1_TOP和VC2_BOT。另外，如在图13B中图示的，控制逻辑CL操作以使：
信号SENSEMODE<0>等于“0”，以使附加开关SW2_R和SW1_L断开；
信号SENSEMODE<1>等于“0”，以使上读取级117的第一和第二附加控制开关101、102以及下读取级217的第一和第二附加控制开关201、202断开；
信号SENSEMODE<2>等于“1”，以使附加开关SW1_R和SW2_L闭合；
信号EnableSA_TOP2等于“1”，以使控制开关142和初始化开关145分别断开和闭合；
信号EnableSA_BOT1等于“1”，以使控制开关240和初始化开关244分别断开和闭合；
信号VERIFY_TOPL、VERIFY_TOPR和VERIFY_BOTL等于“0”，而信号VERIFY_BOTR等于“1”，以使(如在图15中图示的)第二基准生成器502被连接到节点
信号VERIFY_TOP等于“0”，以使第一基准生成器402关断；
上读取信号NHIZ_TOP和第二上耦合信号HIZ_TOP_R等于“0”，以使读取开关138和第二耦合开关124b断开；
下读取信号NHIZ_BOT和第一下耦合信号HIZ_BOT_L等于“0”，以使读取开关238和第一耦合开关224a断开；以及
信号NHIZ_TOPR_BOTL等于“0”，以使附加开关SW3_L断开。
另外，控制逻辑CL操作以使，如在图13B和图16中图示的：
上电压钳位信号YMPS_CLAMP_TOP和下电压钳位信号YMPS_CLAMP_BOT遵循与在图6A中图示的电压钳位信号YMPS_CLAMP相同的模式，除了它们在时刻t3而不是在时刻t2切换为“1”的事实；
局部列解码信号YOL、YOR、YOL’、YOR’呈现与在图6B中图示的局部列解码信号相同的模式；
主列解码信号YNL、YNR、YNL’、YNR’具有与在图6C中图示的主列解码信号相同的模式；
字线信号WL_TOP遵循与在图6D中图示的字线信号SWL相同的模式，除了它在时刻t2而不是在时刻t3切换为“0”的事实；相反，字线信号WL_BOT保持等于“1”；
信号EnableSA_TOP1和EnableSA_BOT2遵循与在图6E中图示的信号EnableSA相同的模式；
平衡信号EQ继续具有与在图6F中图示的平衡信号相同的模式；
第一上耦合信号HIZ_TOP_L和第二下耦合信号HIZ_BOT_R遵循与在图6G中图示的耦合信号HIZ相同的模式；
信号NHIZ_TOPL_BOTR遵循与在图6H中图示的读取信号NHIZ相同的模式；
信号EnableComp遵循参考图12描述的相同的模式；和
信号VERIFY_BOT在时刻t0具有等于“0”的值，并且在时刻t2切换为“1”，保持该值直到时刻t7；以这种方式，第二基准生成器502在时间间隔t2-t7期间保持接通。
实践中，如在图15中可以看出，上读取级117的读出放大器146的第一反相器126和第一补偿电容器130以及下读取级217的读出放大器246的第二反相器232和第二补偿电容器236形成锁存器结构(在下文中还被称为第一聚合锁存器结构)，该锁存器结构具有与参考读取级17描述的锁存器结构相同的类型，该锁存器结构保持在亚稳平衡状态直到发生能够扰乱这种状态的事件。上述第一聚合锁存器结构的输入由上读取级117的读出放大器146的第一输入146a和下读取级217的读出放大器246的第二输入246b表示。
另外，以与将第一上存储器单元3’耦合到局部位线BLL<j>和对应的主位线MBLL以及耦合到上读取级117的第一输入117a的方式和时序相同的方式和相同的时序，执行将第二下存储器单元3””耦合到局部位线BLR<j>’和对应的主位线MBLR’，以及耦合到下读取级217的第二输入217b。
更详细地，在第一扇区S’的字线WL已经被选择，而第二扇区S”的字线WL’保持被取消选择之后，上电压钳位信号YMPS_CLAMP_TOP和下电压钳位信号YMPS_CLAMP_BOT切换为“1”。在这方面，相对于上电压钳位信号YMPS_CLAMP_TOP的切换而预先选择字线WL的事实需要一定的功率损失，但是使得实施方式能够简化，因为在这种情况下可以避免利用激活单元电流的信号SWL同步接通读取基准(即，信号VERIFY_BOT)。
在已经说过了所有这些的情况下，在时刻t3和时刻t4之间，发生通过第一上存储器单元3’的对与第一上存储器单元3’相对应的位线电容器4c的放电和对主位线电容器9’的放电，伴随着上读取级117的第一输入117a的电压的随之而来的变化。因此，共用节点125a上存在的电压发生变化，其方式类似于先前例如参考被表示为TOP-TOP的情况已经描述的方式。特别地，当共用节点125a从上读取级117的第一输入117a解耦时，共用节点125a上的电压变化，直到时刻t4。放电程度取决于存储在第一上存储器单元3’中的数据。
另外，在时刻t3和时刻t4之间的时间间隔期间，还发生对与第二下存储器单元3””相对应的位线电容器4c的放电和对主位线电容器9””的放电。特别地，由于字线WL被取消选择，所以通过第二基准生成器502并且因此以取决于基准电流的速率来执行放电。
实践中，在时刻t3和时刻t4之间的时间间隔期间，下读取级217的第二输入217b的电压发生变化，该变化根据基准电流而变化并且与存储在第二下存储器单元3””中的数据无关。另外，从下读取级217的第二输入217b看到的电容基本上等于从上读取级117的第一输入117a看到的电容。
在下读取级217的第二输入217b上的电压的变化引起在共用节点225b上存在的电压的相等变化，其方式类似于先前例如参考被表示为BOT-BOT的情况已经描述的方式。特别地，当共用节点225b从下读取级217的第二输入217b解耦时，共用节点225b上的电压变化，直到时刻t4。
因此，在时刻t4，在上读取级117的第一输入117a和下读取级217的第二输入217b之间存在电压差，并且因此在上述第一聚合锁存器结构的输入之间存在电压差。电压差取决于基准电流和在第一上存储器单元3’中流动的电流之间的差，后一种电流根据存储在第一上存储器单元3’中的数据而变化。
在时刻t4之后，第一耦合开关124a将共用节点125a从上读取级117的第一输入117a解耦，并且第二耦合开关224b将共用节点225b从下读取级217的第二输入217b解耦。因此，共用节点125a和225b之间的电压保持固定在它在时刻t4所具有的值。
随后，在时刻t5，平衡开关128和234断开，而附加开关SW3_R闭合。因此，跨上读取级117的第一耦合电容器122a和下读取级217的第二耦合电容器222b(其电压分别由图15中的VTOP_LEFT和VBOT_RIGHT表示)存在的电势差是由于第一上存储器单元3’的放电电流与基准电流之间的差。该电势差扰乱了第一聚合锁存器结构的亚稳平衡状况，并且引起第一聚合锁存器结构根据上述电势差的符号进行切换。该切换导致在上读取级117的读出放大器146的第一反相器126的输出端子和下读取级217的读出放大器246的第二反相器232的输出端子上分别存在的电压VC1_TOP和VC2_BOT采取互补的逻辑值，该互补的逻辑值取决于第一上存储器单元3’的放电电流与基准电流之间的差。如前所述的，由于存在于复用级600的输出上的信号VC1、VC2分别等于信号VC1_TOP和VC2_BOT，因此发现在比较级602的输出处的信号DataSense表示第一上存储器单元3’的放电电流与基准电流之间的比较，并且因此表示存储在第一上存储器单元3中的数据。换句话说，信号DataSense表示第一上存储器单元3’的单端读取的信号。特别地，该读取模式可以用于判断所寻址的单元的状态，即，以用于验证所寻址的单元的电流是高于还是低于某个基准电流。换句话说，该读取模式可以用在目的是验证SET或RESET操作是否已经能够引起单元状态的改变的所有SET和RESET算法中。
再次参考TOPL-BOPR的情况，可以注意到第一聚合锁存器结构、耦合开关124a、224b和附加开关SW3_R如何以与例如关于在被称为TOP-TOP的情况中的由上读取级117的读出放大器146形成的锁存器结构、平衡开关124a、124b和读取开关138所描述的相同的方式操作。
以类似于参考情况TOPL-BOTR所描述的方式，控制逻辑CL可以发出用于单端读取第二上存储器单元3”以及第一和第二下存储器单元3”’、3””中的任何一个存储器单元的命令。
例如，现在仅参考相对于情况TOPL-BOTR的不同之处来描述对第二下存储器单元3””进行单端读取的情况(图13A、图13B中被称为BOTR-TOPL的情况)。
详细地，如从图13A和图13B以及从图17清楚地显示的，以下发生：
信号VERIFY_TOPL等于“1”，以使第一基准生成器402被连接到节点YMPS_TOP，即，被连接到上读取级117的第一输入117a；
信号VERIFY_BOTR等于“0”，以使第一基准生成器402从节点断开连接；
信号VERIFY_BOT等于“0”，以使第一基准生成器402关断；
信号VERIFY_TOP遵循与在图16中图示的信号VERIFY_TOP相同的模式；以及
信号WL_TOP和WL_BOT具有相对于在图16中图示的模式反转的模式，以使字线WL保持被取消选择。
实际上，如在图18中图示的，第一聚合锁存器结构相对于在图15中图示的没有改变。然而，在时刻t3和t4之间出现通过第二下存储器单元3””的对与第二下存储器单元3””相对应的位线电容器4c的放电和对主位线电容器9””的放电，伴随着下读取级217的第二输入217b的电压的随之而来的变化。相反，第一上存储器单元3’通过由第一基准生成器402生成的基准电流放电。
以类似于参考情况TOPL-BOTR已经描述的方式，控制逻辑CL可以进一步发出用于单端读取第二上存储器单元3”的命令(图13A、图13B中被表示为TOPR-BOTL的情况)，如下文所描述的。
详细地，存在于复用级600的输出上的信号VC1、VC2分别等于信号VC1_BOT和VC2_TOP。另外，控制逻辑CL操作以使：
信号SENSEMODE<0>等于“1”，以使附加开关SW2_R和SW1_L闭合；
信号SENSEMODE<1>等于“0”，以使上读取级117的第一和第二附加控制开关101、102以及下读取级217的第一和第二附加控制开关201、202断开；
信号SENSEMODE<2>等于“0”，以使附加开关SW1_R和SW2_L断开；
信号EnableSA_TOP1等于“1”，以使控制开关140和初始化开关144分别断开和闭合；
信号EnableSA_BOT2等于“1”，以使控制开关242和初始化开关245分别断开和闭合；
信号VERIFY_TOPL、VERIFY_TOPR和VERIFY_BOTR等于“0”，而信号VERIFY_BOTL等于“1”，以使第二基准生成器502被连接到节点YMPS_BOT；
信号VERIFY_TOP等于“0”，以使第一基准生成器402关断；
上读取信号NHIZ_TOP和第一上耦合信号HIZ_TOP_L等于“0”，以使读取开关138和第一耦合开关124a断开；
下读取信号NHIZ_BOT和第二下耦合信号HIZ_BOT_R等于“0”，以使读取开关238和第二耦合开关224b断开；以及
信号NHIZ_TOPL_BOTR等于“0”，以使附加开关SW3_R断开。
另外，控制逻辑CL如在图13B和图19中图示的那样操作：
上电压钳位信号YMPS_CLAMP_TOP和下电压钳位信号YMPS_CLAMP_BOT遵循与在图6A中图示的电压钳位信号YMPS_CLAMP相同的模式，除了它们在时刻t3而不是在t2时刻切换为“1”的事实；
局部列解码信号YOL、YOR、YOL’、YOR’具有与在图6B中图示的局部列解码信号相同的模式；
主列解码信号YNL、YNR、YNL’、YNR’具有与在图6C中图示的主列解码信号相同的模式；
字线信号WL_TOP遵循与在图6D中图示的字线信号SWL相同的模式，除了它在时刻t2而不是在时刻t3切换为“0”的事实；相反，字线信号WL_BOT保持等于“1”；
信号EnableSA_TOP2和EnableSA_BOT1遵循与在图6E中图示的信号EnableSA相同的模式；
平衡信号EQ继续具有与在图6F中图示的平衡信号相同的模式；
第二上耦合信号HIZ_TOP_R和第一下耦合信号HIZ_BOT_L遵循与在图6G中图示的耦合信号HIZ相同的模式；
信号NHIZ_TOPR_BOTL遵循与在图6H中图示的读取信号NHIZ相同的模式；
信号EnableComp遵循参考图12描述的相同的模式；以及
信号VERIFY_BOT在时刻t0具有等于“0”的值，并且在时刻t2切换为“1”，维持该值直到时刻t7；以这种方式，第二基准生成器502在时间间隔t2-t7期间保持接通。
实践中，如图20中可以看出，上读取级117的读出放大器146的第二反相器132和第二补偿电容器136以及下读取级217的读出放大器246的第一反相器226和第一补偿电容器230形成第二聚合锁存器结构，其操作类似于第一聚合锁存器结构的操作，除了下面概述的差异。
第二聚合锁存器结构的输入由上读取级117的读出放大器146的第二输入146b和下读取级217的读出放大器246的第一输入246a表示。
另外，以与将第一下存储器单元3”’耦合到局部位线BLL<j>’和对应的主位线MBLL’以及耦合到下读取级217的第一输入217a相同的方式和相同的时序，将第二上存储器单元3”耦合到局部位线BLR<j>和对应的主位线MBLR，以及耦合到上读取级117的第二输入117b。因此，从下读取级217的第一输入217a看到的电容基本上等于从上读取级117的第二输入117b看到的电容。
因此，在时刻t4，在上读取级117的第二输入117b与下读取级217的第一输入217a之间出现电压差，并且因此在第二聚合锁存器结构的输入之间出现电压差。该电压差取决于基准电流和在第二上存储器单元3”中流动的电流之间的差，后一种电流根据存储在第二上存储器单元3”中的数据而变化。跨上读取级117的第二耦合电容器222a和下读取级217的第一耦合电容器222a(其电压分别由图20中的VTOP_RIGHT和VBOT_LEFT表示)存在的电势差是由于通过第二上存储器单元3”的电流与基准电流之间的差。该电势差扰乱第二聚合锁存器结构的亚稳平衡状况，并且引起第二聚合锁存器结构根据上述电势差的符号进行切换。该切换导致在上读取级117的读出放大器146的第二反相器132的输出端子和下读取级217的读出放大器246的第一反相器226的输出端子上分别存在的电压VC2_TOP和VC1_BOT采取互补的逻辑值，该互补的逻辑值取决于在第二上存储器单元3”中流动的电流与基准电流之间的差。如之前所描述的，由于存在于复用级600的输出上的信号VC1、VC2分别等于信号VC1_BOT和VC2_TOP，因此发现在比较级602的输出处的信号DataSense表示通过第二上存储器单元3”的电流与基准电流之间的比较。换句话说，信号DataSense表示第二上存储器单元3”的单端读取的信号。
再次参考情况TOPR-BOTL，可以注意到第二聚合锁存器结构、耦合开关124b、224a和附加开关SW3_L如何以与例如参考在称为TOP-TOP的情况中的由上读取级117的读出放大器146形成的锁存器结构、平衡开关124a、124b和读取开关138所描述的方式相同的方式操作。
以与已经参考情况TOPR-BOTL描述的方式类似的方式，控制逻辑CL可以发出用于单端读取第一下存储器单元3”’的命令(图13a、图13b中被称为BOTL-TOPR的情况)，现在仅参照相对于情况TOPR-BOTL的不同之处来描述。
详细地，如从图13A、图13B和图21清楚地显示的，以下适用：
信号VERIFY_TOPR等于“1”，以使第一基准生成器402被连接到节点如在图22中图示的；
信号VERIFY_BOTL等于“0”，以使第二基准生成器502从节点YMPS_BOT断开连接；
信号VERIFY_BOT等于“0”，以使第二基准生成器502关断；
信号VERIFY_TOP遵循与在图19中图示的信号VERIFY_BOT相同的模式；以及
信号WL_TOP和WL_BOT具有相对于在图19中图示的模式反转的模式。
本PCM设备100适用于广泛的应用。例如，图23图示了电子装置1070的一部分，例如，它可以是：PDA(个人数字助理)；便携式或固定式计算机(可能具有无线数据传输能力)；电话；数字音频播放器；照相机或摄像机；或能够处理、存储、发射和接收信息的其他设备。
详细地，电子装置1070包括：控制器1071(例如，设置有微处理器、DSP或微控制器)、用于输入和显示数据的输入/输出设备1072(例如，设置有键盘和显示器)、设置有前面描述的相变类型的存储器单元3的阵列2的PCM设备(这里由1040指定)、用于通过无线射频通信网络传送和接收数据的无线接口1074(例如天线)和RAM1075。电子装置1070的所有部件通过总线1076耦合。电池1077可以用作电子装置1070中的电源，电子装置1070可以进一步设置有照相机或录像机(videocamera)或摄像机(camcorder)1078。另外，控制器1071可以控制PCM设备1040，例如通过与控制逻辑CL协作。
从前面的描述中可清楚地看出本存储器设备提供的优点。
详细地，本存储器设备使得能够在不同读取模式之间切换，特别地在差分读取模式和单端读取模式之间切换，从而保持电容平衡。
最后，清楚的是，可以在不脱离本公开的范围的情况下，对本文描述和说明的系统进行修改和变化。
例如，时序可以与已经描述的时序不同。
选择器还可以是与所描述的类型不同的类型。例如，选择器可以由MOS晶体管形成。
还可以不存在电压钳位开关；在这种情况下，局部列解码信号YO和主列解码信号YN在不同的时刻切换。

Claims (19)

1.一种存储器设备，包括：
存储器单元阵列的第一扇区和第二扇区，其中所述第一扇区和所述第二扇区中的每个扇区与相应的选择器和相应的相变元件相关联，所述相应的相变元件被配置成具有与对应的逻辑数据相关联的第一电阻值或第二电阻值，其中所述第一扇区包括：
第一上存储器单元和第二上存储器单元，每个上存储器单元均被耦合到上字线，并且分别被耦合到第一上局部位线和第二上局部位线；以及
第一上主位线和第二上主位线，分别被耦合到所述第一上局部位线和所述第二上局部位线；并且
其中所述第二扇区包括：
第一下存储器单元和第二下存储器单元，每个下存储器单元均被耦合到下字线，并且分别被耦合到第一下局部位线和第二下局部位线；以及
第一下主位线和第二下主位线，分别被耦合到所述第一下局部位线和所述第二下局部位线；
所述存储器设备还包括控制器和读取电路，所述读取电路被布置在所述第一扇区和所述第二扇区之间，所述读取电路包括上读取级和下读取级，所述上读取级包括第一上输入节点和第二上输入节点，所述下读取级包括第一下输入节点和第二下输入节点。
2.根据权利要求1所述的存储器设备，还包括：
上电路装置，被配置成被控制以便对所述第一上输入节点和所述第二上输入节点充电，并且分别通过所述第一上局部位线和所述第一上主位线以及通过所述第二上局部位线和所述第二上主位线，将所述第一上输入节点和所述第二上输入节点分别耦合到所述第一上存储器单元和所述第二上存储器单元；
下电路装置，被配置成被控制以便对所述第一下输入节点和所述第二下输入节点充电，并且分别通过所述第一下局部位线和所述第一下主位线以及通过所述第二下局部位线和所述第二下主位线，将所述第一下输入节点和所述第二下输入节点分别耦合到所述第一下存储器单元和所述第二下存储器单元；以及
基准生成器，被配置成由所述控制器驱动，以便耦合到所述第一上输入节点或所述第二上输入节点或者耦合到所述第一下输入节点或所述第二下输入节点。
3.根据权利要求2所述的存储器设备，其中所述上读取级包括：
上读出放大器，包括第一输入、第二输入、第一上支路和第二上支路，所述第一上支路被布置在所述上读出放大器的所述第一输入和第一上内部节点之间，并且所述第一上支路包括被耦合在一起的第一上反相器和第一上补偿电容器，所述第二上支路被布置在所述上读出放大器的所述第二输入和第二上内部节点之间，并且所述第二上支路包括被耦合在一起的第二上反相器和第二上补偿电容器，所述上读出放大器还包括第一上路由开关和第二上路由开关，所述第一上路由开关被布置在所述第二上内部节点和所述上读出放大器的所述第一输入之间，所述第二上路由开关被布置在所述第一上内部节点和所述上读出放大器的所述第二输入之间；
第一上耦合电容器，被耦合到所述上读出放大器的所述第一输入和第一上中间节点；
第二上耦合电容器，被耦合到所述上读出放大器的所述第二输入和第二上中间节点；以及
第一上耦合开关和第二上耦合开关，分别被配置成被控制以便将所述第一上中间节点和所述第二上中间节点分别耦合到所述第一上输入节点和所述第二上输入节点；以及上读取开关，被配置成被控制以便将所述第一上中间节点和所述第二上中间节点耦合在一起。
4.根据权利要求3所述的存储器设备，其中所述下读取级包括：
下读出放大器，包括相应的第一输入、相应的第二输入、第一下支路和第二下支路，所述第一下支路被布置在所述下读出放大器的所述第一输入和第一下内部节点之间，并且所述第一下支路包括被耦合在一起的第一下反相器和第一下补偿电容器，所述第二下支路被布置在所述下读出放大器的所述第二输入和第二下内部节点之间，并且所述第二下支路包括被耦合在一起的第二下反相器和第二下补偿电容器，所述下读出放大器还包括第一下路由开关和第二下路由开关，所述第一下路由开关被布置在所述第二下内部节点和所述下读出放大器的所述第一输入之间，所述第二下路由开关被布置在所述第一下内部节点和所述下读出放大器的所述第二输入之间；
第一下耦合电容器，被耦合到所述下读出放大器的所述第一输入和第一下中间节点；
第二下耦合电容器，被耦合到所述下读出放大器的所述第二输入和第二下中间节点；以及
第一下耦合开关和第二下耦合开关，分别被配置成被控制以便将所述第一下中间节点和所述第二下中间节点分别耦合到所述第一下输入节点和所述第二下输入节点；以及下读取开关，被配置成被控制以便将所述第一下中间节点和所述第二下中间节点耦合在一起。
5.根据权利要求4所述的存储器设备，还包括：
第一附加开关，被布置在所述第一上内部节点和所述下读出放大器的所述第二输入之间；
第二附加开关，被布置在所述第二上内部节点和所述下读出放大器的所述第一输入之间；
第三附加开关，被布置在所述第一下内部节点和所述上读出放大器的所述第二输入之间；
第四附加开关，被布置在所述第二下内部节点和所述上读出放大器的所述第一输入之间；和
第五附加开关，被布置在所述第一上中间节点和所述第二下中间节点之间，其中所述控制器被配置成在第一操作模式下操作，以驱动所述第一附加开关、所述第二附加开关、所述第三附加开关和所述第四附加开关，以便将所述上读出放大器和所述下读出放大器解耦，并且其中所述控制器执行第一组操作或第二组操作，所述第一组操作包括：
驱动所述第一上路由开关和所述第二上路由开关，以便耦合所述第一上支路和所述第二上支路并且形成第一环路电路；
选择所述上字线并且驱动所述上电路装置，以便通过分别在所述第一上存储器单元和所述第二上存储器单元中流动并且取决于所述相应的相变元件的电阻值的电流，将所述第一上输入节点和所述第二上输入节点放电；以及
驱动所述第一上耦合开关和所述第二上耦合开关，以便分别根据所述第一上输入节点和所述第二上输入节点的放电而将所述第一上耦合电容器和所述第二上耦合电容器放电；并且随后驱动所述上读取开关，以便将所述第一上中间节点和所述第二上中间节点耦合在一起，并且根据所述第一上耦合电容器和所述第二上耦合电容器之间存在的电荷差，使得所述第一环路电路演变成相应的第一平衡状况或第二平衡状况；
并且其中所述第二组操作包括：
驱动所述第一下路由开关和所述第二下路由开关，以便耦合所述第一下支路和所述第二下支路并且形成第二环路电路；
选择所述下字线并且驱动所述下电路装置，以便通过分别在所述第一下存储器单元和所述第二下存储器单元中流动并且取决于所述相应的相变元件的所述电阻值的电流，将所述第一下输入节点和所述第二下输入节点放电；以及
驱动所述第一下耦合开关和所述第二下耦合开关，以便分别根据所述第一下输入节点和所述第二下输入节点的放电而将所述第一下耦合电容器和所述第二下耦合电容器放电；并且随后驱动所述下读取开关，以便将所述第一下中间节点和所述第二下中间节点耦合在一起，并且根据所述第一下耦合电容器和所述第二下耦合电容器之间存在的电荷差，使得所述第二环路电路演变成相应的第一平衡状况或第二平衡状况；
并且其中所述控制器还被配置成至少在第二操作模式下操作，以驱动所述第一上路由开关和所述第二上路由开关以便将所述第一上支路和所述第二上支路解耦，并且驱动所述第一下路由开关和所述第二下路由开关以便将所述第一下支路和所述第二下支路解耦，并且执行第三组操作，所述第三组操作包括：
驱动所述第一附加开关和所述第四附加开关，以便耦合所述第一上支路和所述第二下支路并且形成第三环路电路；
选择所述上字线并且驱动所述上电路装置，以便通过在所述第一上存储器单元中流动并且取决于所述相应的相变元件的所述电阻值的电流，将所述第一上输入节点放电；
驱动所述下电路装置，以便将所述第二下输入节点耦合到所述第二下局部位线和所述第二下主位线；
取消选择所述下字线；
将所述基准生成器耦合到所述第二下输入节点，并且通过基准电流将所述第二下输入节点放电；以及
驱动所述第一上耦合开关和所述第二下耦合开关，以便分别根据所述第一上输入节点和所述第二下输入节点的放电，将所述第一上耦合电容器和所述第二下耦合电容器放电；并且随后驱动所述第五附加开关，以便将所述第一上中间节点和所述第二下中间节点耦合在一起，并且根据所述第一上耦合电容器和所述第二下耦合电容器之间存在的电荷差，使得所述第三环路电路演变成相应的第一平衡状况或第二平衡状况。
6.根据权利要求5所述的存储器设备，还包括第六附加开关，所述第六附加开关被布置在所述第二上中间节点和所述第一下中间节点之间，并且其中所述控制器还被配置成进一步在第三操作模式下操作，以驱动所述第一上路由开关和所述第二上路由开关以便将所述第一上支路和所述第二上支路解耦，并且驱动所述第一下路由开关和所述第二下路由开关以便将所述第一下支路和所述第二下支路解耦，并且驱动所述第二附加开关和所述第三附加开关以便耦合所述第二上支路和所述第一下支路并且形成第四环路电路，并且执行第四组操作，所述第四组操作包括：
选择所述上字线并且驱动所述上电路装置，以便通过在所述第二上存储器单元中流动并且取决于所述相应的相变元件的所述电阻值的电流，将所述第二上输入节点放电；
驱动所述下电路装置，以便将所述第一下输入节点耦合到所述第一下局部位线和所述第一下主位线；
取消选择所述下字线；
将所述基准生成器耦合到所述第一下输入节点，并且通过所述基准电流将所述第一下输入节点放电；以及
驱动所述第二上耦合开关和所述第一下耦合开关，以便分别根据所述第二上输入节点和所述第一下输入节点的放电，将所述第二上耦合电容器和所述第一下耦合电容器放电；并且随后驱动所述第六附加开关，以便将所述第二上中间节点和所述第一下中间节点耦合在一起，并且根据所述第二上耦合电容器和所述第一下耦合电容器之间存在的电荷差，使得所述第四环路电路演变成相应的第一平衡状况或第二平衡状况。
7.根据权利要求6所述的存储器设备，其中当所述控制器在所述第二操作模式下操作时，所述控制器被配置成可替换地执行所述第三组操作或第五组操作，所述第五组操作包括：
选择所述下字线并且驱动所述下电路装置，以便通过在所述第二下存储器单元中流动并且取决于所述相应的相变元件的所述电阻值的电流，将所述第二下输入节点放电；
驱动所述上电路装置，以便将所述第一上输入节点耦合到所述第一上局部位线和所述第一上主位线；
取消选择所述上字线；
将所述基准生成器耦合到所述第一上输入节点，并且通过所述基准电流将所述第一上输入节点放电；以及
驱动所述第一上耦合开关和所述第二下耦合开关，以便分别根据所述第一上输入节点和所述第二下输入节点的放电，将所述第一上耦合电容器和所述第二下耦合电容器放电；并且随后驱动所述第五附加开关，以便将所述第一上中间节点和所述第二下中间节点耦合在一起，并且根据所述第一上耦合电容器和所述第二下耦合电容器之间存在的所述电荷差，使得所述第三环路电路演变成所述相应的第一平衡状况或第二平衡状况。
8.根据权利要求7所述的存储器设备，其中当所述控制器在所述第三操作模式下操作时，所述控制器被配置成可替换地执行所述第四组操作或第六组操作，所述第六组操作包括：
选择所述下字线并且驱动所述下电路装置，以便通过在所述第一下存储器单元中流动并且取决于所述相应的相变元件的所述电阻值的电流，将所述第一下输入节点放电；
驱动所述上电路装置，以便将所述第二上输入节点耦合到所述第二上局部位线和所述第二上主位线；
取消选择所述上字线；
将所述基准生成器耦合到所述第二上输入节点，并且通过所述基准电流将所述第二上输入节点放电；以及
驱动所述第二上耦合开关和所述第一下耦合开关，以便分别根据所述第二上输入节点和所述第一下输入节点的放电，将所述第二上耦合电容器和所述第一下耦合电容器放电；并且随后驱动所述第六附加开关，以便将所述第二上中间节点和所述第一下中间节点耦合在一起，并且根据所述第二上耦合电容器和所述第一下耦合电容器之间存在的所述电荷差，使得所述第四环路电路演变成所述相应的第一平衡状况或第二平衡状况。
9.根据权利要求8所述的存储器设备，还包括第一电源线和第二电源线，所述第一电源线和所述第二电源线被配置成被设置在供电电压并且分别被耦合到所述上电路装置和所述下电路装置，并且其中所述第一上局部位线和所述第二上局部位线分别形成第一上寄生电容器和第二上寄生电容器，并且所述第一上主位线和所述第二上主位线分别形成第三上寄生电容器和第四上寄生电容器，并且其中所述第一下局部位线和所述第二下局部位线分别形成第一下寄生电容器和第二下寄生电容器，并且所述第一下主位线和所述第二下主位线分别形成第三下寄生电容器和第四下寄生电容器，并且其中所述上电路装置被配置成由所述控制器控制，以便：
在所述供电电压对所述第一上寄生电容器和所述第三上寄生电容器充电，将所述第一上输入节点耦合到所述第一上寄生电容器和所述第三上寄生电容器，并且在所述上字线被选择时，通过所述第一上存储器单元将所述第一上寄生电容器和所述第三上寄生电容器放电；以及
在所述供电电压对所述第二上寄生电容器和所述第四上寄生电容器充电，将所述第二上输入节点耦合到所述第二上寄生电容器和所述第四上寄生电容器，并且在所述上字线被选择时，通过所述第二上存储器单元将所述第二上寄生电容器和所述第四上寄生电容器放电；
并且其中所述下电路装置被配置成由所述控制器控制，以便：
在所述供电电压对所述第一下寄生电容器和所述第三下寄生电容器充电，将所述第一下输入节点耦合到所述第一下寄生电容器和所述第三下寄生电容器，并且在所述下字线被选择时，通过所述第一下存储器单元将所述第一下寄生电容器和所述第三下寄生电容器放电；以及
在所述供电电压对所述第二下寄生电容器和所述第四下寄生电容器充电，将所述第二下输入节点耦合到所述第二下寄生电容器和所述第四下寄生电容器，并且在所述上字线被选择时，通过所述第二下存储器单元将所述第二下寄生电容器和所述第四下寄生电容器放电。
10.根据权利要求9所述的存储器设备，其中所述上电路装置包括：
第一上局部开关，被布置在所述第一上局部位线和所述第一上主位线之间；
第一上预充电开关，被布置在所述第一上主位线和所述第一电源线之间；
第一上主选择开关，被布置在所述第一上主位线和所述第一上输入节点之间；
第二上局部开关，被布置在所述第二上局部位线和所述第二上主位线之间；
第二上预充电开关，被布置在所述第二上主位线和所述第一电源线之间；
第二上主选择开关，被布置在所述第二上主位线和所述第二上输入节点之间；
第一上电压钳位开关，被布置在所述第一电源线和所述第一上输入节点之间；以及
第二上电压钳位开关，被布置在所述第一电源线和所述第二上输入节点之间；
并且其中所述下电路装置包括：
第一下局部开关，被布置在所述第一下局部位线和所述第一下主位线之间；
第一下预充电开关，被布置在所述第一下主位线和所述第二电源线之间；
第一下主选择开关，被布置在所述第一下主位线和所述第一下输入节点之间；
第二下局部开关，被布置在所述第二下局部位线和所述第二下主位线之间；
第二下预充电开关，被布置在所述第二下主位线和所述第二电源线之间；
第二下主选择开关，被布置在所述第二下主位线和所述第二下输入节点之间；
第一下电压钳位开关，被布置在所述第二电源线和所述第一下输入节点之间；以及
第二下电压钳位开关，被布置在所述第二电源线和所述第二下输入节点之间；
并且其中由所述控制器执行的所述第一组操作包括：
在对应的第一时刻，闭合所述第一上预充电开关和所述第二上预充电开关，并且在所述供电电压对所述第三上寄生电容器和所述第四上寄生电容器充电；
在所述对应的第一时刻之后的对应的第二时刻，断开所述第一上预充电开关和所述第二上预充电开关，闭合所述第一上主选择开关和所述第二上主选择开关，以便将所述第一上主位线和所述第二上主位线分别耦合到所述第一上输入节点和所述第二上输入节点，并且进一步闭合所述第一上局部开关和所述第二上局部开关，并且分别使用所述第三上寄生电容器和所述第四上寄生电容器的电压对所述第一上寄生电容器和所述第二上寄生电容器充电；以及
保持所述第一上电压钳位开关和所述第二上电压钳位开关闭合，直到所述对应的第二时刻之后的对应的第三时刻；
在所述对应的第三时刻之后的对应的第四时刻选择所述上字线；以及
在所述第四时刻之后的对应的第五时刻断开所述第一上耦合开关和所述第二上耦合开关；
并且其中由所述控制器执行的所述第二组操作包括：
在对应的第一时刻，闭合所述第一下预充电开关和所述第二下预充电开关，并且在所述供电电压对所述第三下寄生电容器和所述第四下寄生电容器充电；
在所述对应的第一时刻之后的对应的第二时刻，断开所述第一下预充电开关和所述第二下预充电开关，闭合所述第一下主选择开关和所述第二下主选择开关，以便将所述第一下主位线和所述第二下主位线分别耦合到所述第一下输入节点和所述第二下输入节点，并且进一步闭合所述第一下局部开关和所述第二下局部开关，并且分别使用所述第三下寄生电容器和所述第四下寄生电容器的电压对所述第一下寄生电容器和所述第二下寄生电容器充电；
保持所述第一下电压钳位开关和所述第二下电压钳位开关闭合，直到所述对应的第二时刻之后的对应的第三时刻；
在所述对应的第三时刻之后的对应的第四时刻选择所述下字线；
在所述第四时刻之后的对应的第五时刻断开所述第一下耦合开关和所述第二下耦合开关；
并且其中由所述控制器执行的所述第三组操作和所述第五组操作中的每组操作包括：
在对应的第一时刻，闭合所述第一上预充电开关和所述第二下预充电开关，并且在所述供电电压对所述第三上寄生电容器和所述第四下寄生电容器充电；
在所述对应的第一时刻之后的对应的第二时刻，断开所述第一上预充电开关和所述第二下预充电开关，闭合所述第一上主选择开关和所述第二下主选择开关，以便将所述第一上主位线和所述第二下主位线分别耦合到所述第一上输入节点和所述第二下输入节点，并且进一步闭合所述第一上局部开关和所述第二下局部开关，并且分别使用所述第三上寄生电容器和所述第四下寄生电容器的电压对所述第一上寄生电容器和所述第二下寄生电容器充电；以及
保持所述第一上电压钳位开关和所述第二下电压钳位开关闭合，直到在所述对应的第二时刻之后的对应的第三时刻；
在所述对应的第三时刻之前的对应的第四时刻，在所述第三组操作的情况下选择所述上字线，或者在所述第五组操作的情况下选择所述下字线；以及
在所述第三时刻之后的对应的第五时刻，断开所述第一上耦合开关和所述第二下耦合开关；
并且其中由所述控制器执行的所述第四组操作和所述第六组操作中的每组操作包括：
在对应的第一时刻，闭合所述第二上预充电开关和所述第一下预充电开关，并且在所述供电电压对所述第四上寄生电容器和所述第三下寄生电容器充电；
在所述对应的第一时刻之后的对应的第二时刻，断开所述第二上预充电开关和所述第一下预充电开关，闭合所述第二上主选择开关和所述第一下主选择开关，以便将所述第二上主位线和所述第一下主位线分别耦合到所述第二上输入节点和所述第一下输入节点，并且进一步闭合所述第二上局部开关和所述第一下局部开关，并且分别使用所述第四上寄生电容器和所述第三下寄生电容器的电压对所述第二上寄生电容器和所述第一下寄生电容器充电；
保持闭合所述第二上电压钳位开关和所述第一下电压钳位开关，直到所述对应的第二时刻之后的对应的第三时刻；
在所述对应的第三时刻之前的对应的第四时刻，在所述第四组操作的情况下选择所述上字线，或者在所述第六组操作的情况下选择所述下字线；以及
在所述第三时刻之后的对应的第五时刻，断开所述第二上耦合开关和所述第一下耦合开关。
11.根据权利要求1所述的存储器设备，其中所述第一下存储器单元和所述第二下存储器单元分别相对于所述第一上存储器单元和所述第二上存储器单元对称地布置。
12.根据权利要求1所述的存储器设备，其中所述第一扇区和所述第二扇区彼此相同。
13.根据权利要求4所述的存储器设备，还包括输出级，所述输出级被配置成从所述第一上反相器和所述第二上反相器以及所述第一下反相器和所述第二下反相器的输出端子上存在的电量中选择一对电量。
14.一种电子装置，包括：
根据权利要求1所述的存储器设备；
控制器；以及
总线，被配置成将所述控制器和所述存储器设备电耦合。
15.一种用于读取存储器设备的方法，所述存储器设备包括存储器单元阵列的第一扇区和第二扇区，所述第一扇区和所述第二扇区中的每个扇区包括相应的选择器和相变元件，所述相变元件被配置成具有与对应的逻辑数据相关联的第一电阻值或第二电阻值；所述第一扇区包括：
第一上存储器单元和第二上存储器单元，被耦合到上字线，并且分别被耦合到第一上局部位线和第二上局部位线；以及
第一上主位线和第二上主位线，分别被耦合到所述第一上局部位线和所述第二上局部位线；
所述第二扇区包括：
第一下存储器单元和第二下存储器单元，被耦合到下字线，并且分别被耦合到第一下局部位线和第二下局部位线；以及
第一下主位线和第二下主位线，分别被耦合到所述第一下局部位线和所述第二下局部位线；
所述存储器设备还包括被布置在所述第一扇区和所述第二扇区之间的读取电路，并且所述读取电路包括上读取级和下读取级，所述上读取级包括第一上输入节点和第二上输入节点，所述下读取级包括第一下输入节点和第二下输入节点，所述存储器设备还包括：
上电路装置，被配置成被控制以便对所述第一上输入节点和所述第二上输入节点充电，并且分别通过所述第一上局部位线和所述第一上主位线以及通过所述第二上局部位线和所述第二上主位线，将所述第一上输入节点和所述第二上输入节点分别耦合到所述第一上存储器单元和所述第二上存储器单元；
下电路装置，被配置成被控制以便对所述第一下输入节点和所述第二下输入节点充电，并且分别通过所述第一下局部位线和所述第一下主位线以及通过所述第二下局部位线和所述第二下主位线，将所述第一下输入节点和所述第二下输入节点分别耦合到所述第一下存储器单元和所述第二下存储器单元；以及
基准生成器，被配置成由所述控制器驱动，以便耦合到所述第一上输入节点或所述第二上输入节点或者耦合到所述第一下输入节点或所述第二下输入节点；
所述上读取级包括：
上读出放大器，包括第一输入、第二输入、第一上支路和第二上支路，所述第一上支路被布置在所述上读出放大器的所述第一输入和第一上内部节点之间，并且所述第一上支路包括被耦合在一起的第一上反相器和第一上补偿电容器，所述第二上支路被布置在所述上读出放大器的所述第二输入和第二上内部节点之间，并且所述第二上支路包括被耦合在一起的第二上反相器和第二上补偿电容器，所述上读出放大器还包括第一上路由开关和第二上路由开关，所述第一上路由开关被布置在所述第二上内部节点和所述上读出放大器的所述第一输入之间，所述第二上路由开关被布置在所述第一上内部节点和所述上读出放大器的所述第二输入之间；
第一上耦合电容器，被耦合到所述上读出放大器的所述第一输入和第一上中间节点；
第二上耦合电容器，被耦合到所述上读出放大器的所述第二输入和第二上中间节点；以及
第一上耦合开关和第二上耦合开关，分别被配置成被控制以便将所述第一上中间节点和所述第二上中间节点分别耦合到所述第一上输入节点和所述第二上输入节点；以及上读取开关，被配置成被控制以便将所述第一上中间节点和所述第二上中间节点耦合在一起；
所述下读取级包括：
下读出放大器，包括相应的第一输入、相应的第二输入、第一下支路和第二下支路，所述第一下支路被布置在所述下读出放大器的所述第一输入和第一下内部节点之间，并且所述第一下支路包括被耦合在一起的第一下反相器和第一下补偿电容器，所述第二下支路被布置在所述下读出放大器的所述第二输入和第二下内部节点之间，并且所述第二下支路包括被耦合在一起的第二下反相器和第二下补偿电容器，所述下读出放大器还包括第一下路由开关和第二下路由开关，所述第一下路由开关被布置在所述第二下内部节点和所述下读出放大器的所述第一输入之间，所述第二下路由开关被布置在所述第一下内部节点和所述下读出放大器的所述第二输入之间；
第一下耦合电容器，被耦合到所述下读出放大器的所述第一输入和第一下中间节点；
第二下耦合电容器，被耦合到所述下读出放大器的所述第二输入和第二下中间节点；以及
第一下耦合开关和第二下耦合开关，分别被配置成被控制以便将所述第一下中间节点和所述第二下中间节点分别耦合到所述第一下输入节点和所述第二下输入节点；以及下读取开关，被配置成被控制以便将所述第一下中间节点和所述第二下中间节点耦合在一起；
所述存储器设备还包括：
第一附加开关，被布置在所述第一上内部节点和所述下读出放大器的所述第二输入之间；
第二附加开关，被布置在所述第二上内部节点和所述下读出放大器的所述第一输入之间；
第三附加开关，被布置在所述第一下内部节点和所述上读出放大器的所述第二输入之间；
第四附加开关，被布置在所述第二下内部节点和所述上读出放大器的所述第一输入之间；和
第五附加开关，被布置在所述第一上中间节点和所述第二下中间节点之间；
所述读取方法包括执行第一操作集，所述第一操作集包括驱动所述第一附加开关、所述第二附加开关、所述第三附加开关和所述第四附加开关，以便将所述上读出放大器和所述下读出放大器解耦，并且执行第一组操作或第二组操作，所述第一组操作包括：
驱动所述第一上路由开关和所述第二上路由开关，以便耦合所述第一上支路和所述第二上支路并且形成第一环路电路；
选择所述上字线并且驱动所述上电路装置，以便通过分别在所述第一上存储器单元和所述第二上存储器单元中流动并且取决于所述相应的相变元件的电阻值的电流，将所述第一上输入节点和所述第二上输入节点放电；以及
驱动所述第一上耦合开关和所述第二上耦合开关，以便分别根据所述第一上输入节点和所述第二上输入节点的放电而将所述第一上耦合电容器和所述第二上耦合电容器放电；并且随后驱动所述上读取开关，以便将所述第一上中间节点和所述第二上中间节点耦合在一起，并且根据所述第一上耦合电容器和所述第二上耦合电容器之间存在的电荷差，使得所述第一环路电路演变成相应的第一平衡状况或第二平衡状况；
并且其中所述第二组操作包括：
驱动所述第一下路由开关和所述第二下路由开关，以便耦合所述第一下支路和所述第二下支路并且形成第二环路电路；
选择所述下字线并且驱动所述下电路装置，以便通过分别在所述第一下存储器单元和所述第二下存储器单元中流动并且取决于所述相应的相变元件的所述电阻值的电流，将所述第一下输入节点和所述第二下输入节点放电，以及
驱动所述第一下耦合开关和所述第二下耦合开关，以便分别根据所述第一下输入节点和所述第二下输入节点的放电而将所述第一下耦合电容器和所述第二下耦合电容器放电；并且随后驱动所述下读取开关，以便将所述第一下中间节点和所述第二下中间节点耦合在一起，并且根据所述第一下耦合电容器和所述第二下耦合电容器之间存在的电荷差，使得所述第二环路电路演变成相应的第一平衡状况或第二平衡状况；
所述读取方法还包括执行至少一个第二操作集，所述至少一个第二操作集包括：驱动所述第一上路由开关和所述第二上路由开关以便将所述第一上支路和所述第二上支路解耦，驱动所述第一下路由开关和所述第二下路由开关以便将所述第一下支路和所述第二下支路解耦，并且执行第三组操作，所述第三组操作包括：
驱动所述第一附加开关和所述第四附加开关，以便耦合所述第一上支路和所述第二下支路并且形成第三环路电路；
选择所述上字线并且驱动所述上电路装置，以便通过在所述第一上存储器单元中流动并且取决于所述相应的相变元件的所述电阻值的电流，将所述第一上输入节点放电；
驱动所述下电路装置，以便将所述第二下输入节点耦合到所述第二下局部位线和所述第二下主位线；
取消选择所述下字线；
将所述基准生成器耦合到所述第二下输入节点，并且通过基准电流将所述第二下输入节点放电；以及
驱动所述第一上耦合开关和所述第二下耦合开关，以便分别根据所述第一上输入节点和所述第二下输入节点的放电，将所述第一上耦合电容器和所述第二下耦合电容器放电；并且随后驱动所述第五附加开关，以便将所述第一上中间节点和所述第二下中间节点耦合在一起，并且根据所述第一上耦合电容器和所述第二下耦合电容器之间存在的电荷差，使得所述第三环路电路演变成相应的第一平衡状况或第二平衡状况。
16.根据权利要求15所述的读取方法，其中所述存储器设备还包括第六附加开关，所述第六附加开关被布置在所述第二上中间节点和所述第一下中间节点之间，所述读取方法还包括执行第三操作集，所述第三操作集包括：驱动所述第一上路由开关和所述第二上路由开关以便将所述第一上支路和所述第二上支路解耦，驱动所述第一下路由开关和所述第二下路由开关以便将所述第一下支路和所述第二下支路解耦，并且驱动所述第二附加开关和所述第三附加开关以便耦合所述第二上支路和所述第一下支路并且形成第四环路电路，所述第三操作集还包括执行第四组操作，所述第四组操作包括：
选择所述上字线并且驱动所述上电路装置，以便通过在所述第二上存储器单元中流动并且取决于所述相应的相变元件的所述电阻值的电流，将所述第二上输入节点放电；
驱动所述下电路装置，以便将所述第一下输入节点耦合到所述第一下局部位线和所述第一下主位线；
取消选择所述下字线；
将所述基准生成器耦合到所述第一下输入节点，并且通过所述基准电流将所述第一下输入节点放电；以及
驱动所述第二上耦合开关和所述第一下耦合开关，以便分别根据所述第二上输入节点和所述第一下输入节点的放电，将所述第二上耦合电容器和所述第一下耦合电容器放电；并且随后驱动所述第六附加开关，以便将所述第二上中间节点和所述第一下中间节点耦合在一起，并且根据所述第二上耦合电容器和所述第一下耦合电容器之间存在的电荷差，使得所述第四环路电路演变成相应的第一平衡状况或第二平衡状况。
17.根据权利要求16所述的读取方法，其中所述第二操作集包括可替换地执行所述第三组操作或者第五组操作，所述第五组操作包括：
选择所述下字线并且驱动所述下电路装置，以便通过在所述第二下存储器单元中流动并且取决于所述相应的相变元件的所述电阻值的电流，将所述第二下输入节点放电；
驱动所述上电路装置，以便将所述第一上输入节点耦合到所述第一上局部位线和所述第一上主位线；
取消选择所述上字线；
将所述基准生成器耦合到所述第一上输入节点，并且通过所述基准电流将所述第一上输入节点放电；以及
驱动所述第一上耦合开关和所述第二下耦合开关，以便分别根据所述第一上输入节点和所述第二下输入节点的放电，将所述第一上耦合电容器和所述第二下耦合电容器放电；并且随后驱动所述第五附加开关，以便将所述第一上中间节点和所述第二下中间节点耦合在一起，并且根据所述第一上耦合电容器和所述第二下耦合电容器之间存在的所述电荷差，使得所述第三环路电路演变成所述相应的第一平衡状况或第二平衡状况。
18.根据权利要求17所述的读取方法，其中所述第三操作集包括可替换地执行所述第四组操作或第六组操作，所述第六组操作包括：
选择所述下字线并且驱动所述下电路装置，以便通过在所述第一下存储器单元中流动并且取决于所述相应的相变元件的所述电阻值的电流，将所述第一下输入节点放电；
驱动所述上电路装置，以便将所述第二上输入节点耦合到所述第二上局部位线和所述第二上主位线；
取消选择所述上字线；
将所述基准生成器耦合到所述第二上输入节点，并且通过所述基准电流将所述第二上输入节点放电；以及
驱动所述第二上耦合开关和所述第一下耦合开关，以便分别根据所述第二上输入节点和所述第一下输入节点的放电，将所述第二上耦合电容器和所述第一下耦合电容器放电；并且随后驱动所述第六附加开关，以便将所述第二上中间节点和所述第一下中间节点耦合在一起，并且根据所述第二上耦合电容器和所述第一下耦合电容器之间存在的所述电荷差，使得所述第四环路电路演变成所述相应的第一平衡状况或第二平衡状况。
19.根据权利要求18所述的读取方法，其中所述存储器设备还包括第一电源线和第二电源线，所述第一电源线和所述第二电源线被配置成被设置在供电电压并且分别被耦合到所述上电路装置和所述下电路装置，并且其中所述第一上局部位线和所述第二上局部位线分别形成第一上寄生电容器和第二上寄生电容器，并且所述第一上主位线和所述第二上主位线分别形成第三上寄生电容器和第四上寄生电容器，并且其中所述第一下局部位线和所述第二下局部位线分别形成第一下寄生电容器和第二下寄生电容器，并且所述第一下主位线和所述第二下主位线分别形成第三下寄生电容器和第四下寄生电容器，所述读取方法还包括驱动所述上电路装置，以便：
在所述供电电压对所述第一上寄生电容器和所述第三上寄生电容器充电，将所述第一上输入节点耦合到所述第一上寄生电容器和所述第三上寄生电容器，并且在所述上字线被选择时，通过所述第一上存储器单元将所述第一上寄生电容器和所述第三上寄生电容器放电；以及
在所述供电电压对所述第二上寄生电容器和所述第四上寄生电容器充电，将所述第二上输入节点耦合到所述第二上寄生电容器和所述第四上寄生电容器，并且在所述上字线被选择时，通过所述第二上存储器单元将所述第二上寄生电容器和所述第四上寄生电容器放电；
所述读取方法还包括驱动所述下电路装置，以便：
在所述供电电压对所述第一下寄生电容器和所述第三下寄生电容器充电，将所述第一下输入节点耦合到所述第一下寄生电容器和所述第三下寄生电容器，并且在所述下字线被选择时，通过所述第一下存储器单元将所述第一下寄生电容器和所述第三下寄生电容器放电；以及
在所述供电电压对所述第二下寄生电容器和所述第四下寄生电容器充电，将所述第二下输入节点耦合到所述第二下寄生电容器和所述第四下寄生电容器，并且在所述上字线被选择时，通过所述第二下存储器单元将所述第二下寄生电容器和所述第四下寄生电容器放电。
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