CN209433877U - 存储器器件和电子设备 - Google Patents

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Abstract

本申请涉及存储器器件和电子设备。存储器器件包括第一存储器扇区和第二存储器扇区，每个存储器扇区包括相应的多个局部位线，局部位线可以选择性地耦合到多个主位线。存储器器件还包括第一放大器和第二放大器以及布置在主位线与第一和第二放大器之间的路由电路。路由电路包括：布置在第一下部主位线和第一放大器的第一输入之间的第一下部开关；布置在第一下部主位线和第二放大器的第一输入之间的第二下部开关；布置在第一上部主位线和第一放大器的第一输入之间的第一上部开关；布置在第一上部主位线和第二放大器的第一输入之间的第二上部开关。第一和第二放大器的第二输入分别耦合到第二下部主位线和第二上部主位线。

Description

存储器器件和电子设备
技术领域
本实用新型涉及用于在诸如相变存储器(PCM)之类的非易失性存储器的不同读取模式之间切换的设备。
背景技术
相变存储器(PCM)是新一代的非易失性存储器，其中为了存储信息，利用具有在具有不同电特性的相之间切换的属性的材料的特性。这些材料可以在无序/非晶相和有序结晶或多晶相之间切换；将不同相表征为不同的电阻率值，并因此与存储的数据项的不同值相关联。例如，可以使用元素周期表的被称为“硫族化合物”或“硫族材料”的第VI族元素，诸如碲(Te)、硒(Se)或锑(Sb)，来形成相变存储器元件。特别地，由锗(Ge)、锑(Sb)和碲(Te)构成的被称为GST(具有化学组成Ge2Sb2Te5)的合金目前在这种存储器单元中得到广泛应用。
可以通过与硫族材料区域接触地布置的电阻电极(通常被称为“加热器”)来局部地增加硫族材料的单元的温度，从而获得存储器元件中的相变。
将存取(或选择)设备(例如，双极或MOS晶体管)连接到加热器，以便使得编程电流(也被称为写入电流)能够选择性地通过它们。该电流通过焦耳效应生成相变所需的温度。
特别地，当硫族材料处于非晶态并因此具有高电阻率(所谓的复位(RESET)状态)时，需要施加一个持续时间和振幅的电流/电压脉冲(或适当数量的电流/电压脉冲)，以便使得硫族材料能够慢慢冷却。经受这种处理后，硫族材料改变状态并从高电阻率状态转换到低电阻率状态(所谓的设置(SET)状态)。反过来，当硫族材料处于设置(SET)状态时，必须施加具有适当持续时间和大振幅的电流/电压脉冲，以便使得硫族材料能够返回到高电阻率非晶复位(RESET)状态。
在读取期间，通过施加足够低的电压以便不引起硫族材料的明显加热，从而检测硫族材料的状态，并且然后通过感测放大器读取在存储器单元中流动的电流的值。假定电流与硫族材料的电导率成比例，则可以确定材料处于哪种状态中，并且因此确定存储在存储器单元中的数据项。
实用新型内容
如图1中示意性所图示的，由参考标号1标明的非易失性PCM设备通常包括存储器阵列2，存储器阵列2由布置成行或字线WL以及列或位线BL的多个存储器单元3形成。
每个存储器单元3由存储元件3a和存取元件3b形成，它们串联连接在相应的位线BL和参考电位端子(例如接地GND)之间。字线WL由沿同一行对齐的存取元件3b的所有控制端子的设置来定义。
存储元件3a包括相变材料的元素(例如诸如GST之类的硫族化合物)，并且因此能够以与材料本身所呈现的不同相相关联的电阻水平的形式存储数据。
存取元件3b例如是N沟道MOS晶体管，使其栅极端子连接到相应的字线WL，使其漏极端子连接到存储元件3a，并且使其源极端子连接到参考电位端子。对存取元件3b进行控制和偏置，以便在被选择时使得读取或编程电流能够通过存储元件3a。
列解码器4和行解码器5使得能够基于在输入处接收的地址信号(由AS整体标明)和或多或少复杂的解码方案来选择存储器单元3。地址信号AS可以由控制逻辑CL生成，控制逻辑CL进一步控制列解码器4和行解码器5，以便使得能够读取和编程由地址信号AS寻址的存储器单元3。虽然未示出，但是控制逻辑CL还向列解码器4和行解码器5供应控制信号，以便控制前述读取/编程操作。
特别地，列解码器4和行解码器5使得能够在每次被寻址时选择字线WL和位线BL，从而使得能够以适当的电压值选择字线WL和位线BL的偏置。在这方面，应该注意，可以在包含Nb个位(Nb是大于或等于1的整数)的“字”上，即在字线WL中的Nb个存储器单元3上，执行设置(SET)和复位(RESET)编程操作。
列解码器4因此被设计用于选择编程/读取一类“宏列”，即由与要被编程的字的位数相对应的数量Nb形成的一组位线BL(由列解码器4同时选择针对每个存储器单元3一个的位线BL)。
列解码器4进一步被配置为在每次被选择时在内部实现朝向存储器阵列2的位线BL的两个不同路径：读取路径，被设计用于在所选择的每个位线BL与读取级7之间选择性地创建导电路径；编程路径，被设计用于在所选择的每个位线BL与编程级8之间选择性地创建导电路径，其被配置为供应对设置(SET)和复位(RESET)状态进行编程的操作所需的电流。
为此目的，对于每个读取和编程路径，列解码器4包括适当的选择元件(特别地，受控晶体管)，其以级联模式连接并且被配置为实现用于选择存储器单元3的分级地址解码器。
特别地，如图2中示意性所图示的，通常将存储器阵列2组织在多个扇区S中，每个扇区S包括多个存储器单元3。
每个扇区S包括多个相应的字线WL和再次由BL标明并且与其他扇区的那些不同的相应的局部位线，其物理地连接到扇区S本身中存在的存储器单元3。另外，对于每组局部位线BL(在图2中，由四个局部位线BL形成)，提供两个主位线MBL：一个用于读取，由MBLr标明；并且一个用于编程，由MBLp标明。然而，一般而言，各个变型是可能的，其中读取和编程没有设想专用主位线。
每个扇区S的局部位线BL特定于该扇区S，即，它们不在不同扇区S之间共享。相反，主位线MBL可以在两个或更多个扇区之间共享，如图2中所精确示出的，其中读取主位线MBLr和编程主位线MBLp是可见的，它们在图2中表示的两个扇区S之间共享，即它们可以电耦合到两个扇区S的局部位线BL，只要这不是同时进行的即可。
可以在较高层级处选择主位线MBLr和MBLp，并且当被选择时，使得能够在较低层级处对对应存储器单元3和相应局部位线BL中的一个或多个进行后续选择。
如前所提及并且在图3中更详细示出的，每个局部位线BL可以分别经由第一MOS开关10P和第二MOS开关10N连接到相应的读取主位线MBLr和相应的编程主位线MBLp。特别地，第一MOS开关10P是P型，而第二MOS开关10N是N型。
实际上，MOS开关10P、10N形成列解码系统的级别，其进一步包括分别用于读取的解码器电路12和用于编程的解码器电路13，其连接到读取主位线MBLr和编程主位线MBLp并且在图3中未详细表示。MOS开关10P、10N以及读取解码器电路12和编程解码器电路13使得每次能够选择一个或多个(如果Nb>1)局部地址位线BL。换句话说，读取解码器电路12和编程解码器电路13以及MOS开关10P、10N形成列解码器4。
在使用中，考虑到所选择的局部位线BL，读取解码器电路12、读取主位线MBLr和第二MOS开关10N形成到局部位线BL的连接路径(典型地，低电压路径)。同样，编程解码器电路13、编程主位线MBLp和第一MOS开关10P形成到局部位线BL的另一连接路径(典型地，高电压路径)。
再次参考图2，如前所提及，主位线MBL通过一定数量的扇区S并且可以在比与主位线MBL的选择相关联的级别更高的可能的分层解码级别处以组被选择。
因此，对于每个扇区S，列解码器4包括用于读取和编程操作(设置(SET)和复位(RESET))的至少一个相应的第一级解码器电路11，其耦合到相应的局部位线BL并且可以被激活以用于选择这些局部位线BL。对于每组扇区S，列解码器4还包括再次用于读取和编程操作的相应的第二级解码器电路14，其耦合到相应的主位线MBL并且可以被激活以用于选择相应的主位线MBL。如先前所强调的，可能还可以提供更高级别的解码器电路以用于在主位线MBL的群组中进行选择。在下文中，除非另外指出，否则假设不存在位于更高级别处的该解码器电路。
更详细地，每个第一级解码器电路11包括用于读取操作的相应的第一级子电路11a，以及用于编程操作的相应的第一级子电路11b。同样，每个第二级解码器电路14包括用于读取操作的相应的第二级子电路14a，以及用于编程操作的相应的第二级子电路14b。典型地，用于读取操作的解码器电路被提供有N沟道CMOS晶体管，而用于编程操作的解码器电路被提供有P沟道CMOS晶体管。
例如，用于读取操作的第一级子电路11a和用于编程操作的第一级子电路11b分别包括第二MOS开关10N和第一MOS开关10P。另外，用于读取操作的第二级子电路14a和用于编程操作的第二级子电路14b分别形成读取解码器电路12和编程解码器电路13。
出于实际目的，考虑扇区S的任何上述四个局部位线BL的集合，可以电气控制耦合到该扇区S的用于读取操作的第一级子电路11a，以便每次将四个局部位线BL中的一个(特别地，所选择的局部位线)电气耦合到对应的读取主位线MBLr，该读取主位线MBLr在读取期间又耦合到读取级7。耦合到读取主位线MBLr还需要偏置所选择的局部位线。类似的考虑适用于耦合到该扇区S和对应的编程主位线MBLp的用于编程操作的第一级子电路11b，编程主位线MBLp在编程期间又耦合到编程级8，其也被称为“程序加载”。
如前所提及，每个扇区S的局部位线BL因此特定于该扇区S；即，它们不在不同扇区S之间共享。相反，主位线MBL可以在两个或更多个扇区之间共享，如图2中所精确示出的，其中一个读取主位线MBLr和一个编程主位线MBLp是可见的，它们在图2中可见的两个扇区S之间共享，即，它们可以连接到所选择的个体局部位线，所述个体局部位线属于所示出的两个扇区S的对应两组四个局部位线BL。在这方面，例如参考图2中所示的读取主位线MBLr，在读取期间，耦合到两个扇区S的用于读取操作的两个第一级子电路11a操作，使得读取主位线MBLr电气耦合到两个扇区S的对应两组四个局部位线BL的八个局部位线BL中的仅一个。类似的考虑适用于耦合到图2中所图示的两个扇区S以及对应的编程主位线MBLp的用于编程操作的第一级子电路11b，其在编程期间又耦合到编程级8。
如图2中再次示出的，每个扇区S还与行解码器5的对应部分(由5a标明)相关联，相应字线WL连接到该对应部分。
仅作为示例，在美国专利公开No.2013/0258766A1中描述了列解码器4的可能架构。
再次参考读取级7，在PCM设备1例如是所谓的单端型的情况下，其被配置为将在所选择的存储器单元3中循环的电流与参考电流进行比较以便确定存储的数据项；可替代地，如果PCM设备1是差分类型，即，如果它是如此以至于数据被编程在存储器单元3的对中，使得每对的单元存储相反的数据，则读取级7被配置为比较在所选择的对的存储器单元3中循环的电流。
通常，PCM设备1表示差分结构的示例。特别地，可以如图4A和图4B中所图示的那样示意性地表示存储器阵列2的结构。
详细地，图4A示出了一种架构，该架构又包括存储器单元3的第一扇区S'、第二扇区S”、第三扇区S”'和第四扇区S””，其每个都连接到行解码器5的对应部分(再次由5a标明)。
图4A中表示的架构包括读取级7，其被布置成使得将第一扇区S'和第三扇区S”'布置在读取级7的一侧上，而将第二扇区S”和第四扇区S””布置在读取级7的相对侧上以便分别相对于第一扇区S'和第三扇区S”'对称。此外，将第三扇区S”'布置在第一扇区S'和读取级7之间，而将第四扇区S””布置在第二扇区S”和读取级7之间。
更详细地，第一扇区S'、第二扇区S”、第三扇区S”'和第四扇区S””例如彼此相同并且各自由列数N形成，即，由N(例如，等于2048)个局部位线(在下文中由LBL标明)形成。另外，对称地布置第一扇区S'和第二扇区S”；同样地，对称地布置第三扇区S”'和第四扇区S””。
图4A中进一步可见的是第一第一级解码器电路11'、第二第一级解码器电路11”、第三第一级解码器电路11”'和第四第一级解码器电路11””，尽管未在图4A中示出，但是其包括用于读取操作的相应的第一级子电路和用于编程操作的相应的第一级子电路。
对称地布置第一第一级解码器电路11'和第二第一级解码器电路11”；特别地，对称地布置用于第一第一级解码器电路11'和第二第一级解码器电路11”的读取操作的第一级子电路，如同用于第一第一级解码器电路11'和第二第一级解码器电路11”的编程操作的第一级子电路那样。类似的考虑适用于第三第一级解码器电路11”'和第四第一级解码器电路11””。如所述，在下文中，“第一级解码器电路”被理解为用于读取操作的对应的第一级子电路。
第一第一级解码器电路11'、第二第一级解码器电路11”、第三第一级解码器电路11”'和第四第一级解码器电路11””使得能够分别选择第一扇区S'、第二扇区S”、第三扇区S”'和第四扇区S””的局部位线。特别地，例如参考第一第一级解码器电路11'，它使得能够为第一扇区S'中的由数量为K(对于K，例如等于32)的局部位线LBL形成的每个集合选择单个局部位线，将其电气耦合到对应的主位线(特别地，在读取期间电气耦合到对应的读取主位线)，如下文中更详细地解释的。为此目的，控制逻辑CL将对应的第一级偏置信号的集合供应给第一第一级解码器电路11'、第二第一级解码器电路11”、第三第一级解码器电路11”'和第四第一级解码器电路11””'。
第一扇区S'和第三扇区S”'形成下部扇区集合并且共享由14'标明的对应的第一第二级解码器电路和多个主位线MBL；在这方面，在图4A中，示出了由第一扇区S'和第三扇区S”'共享的两个主位线，其用作读取主位线并由MBL1'、MBL2'标注。在下文中，上述两个主位线将被称为第一主位线MBL1'、和第二主位线MBL2'；此外，“第一第二级解码器电路14'”是指用于读取操作的对应的第二级子电路。
第二扇区S”和第四扇区S””又形成上部扇区集合并且共享由14”标明的对应的第二第二级解码器电路和多个主位线MBL。在这方面，在图4A中所图示的是由第二扇区S”和第四扇区S””共享的两个主位线，其用作读取主位线并由MBL1”、MBL2”标注。在下文中，这两个主位线将被称为第三主位线MBL1”和第四主位线MBL2”；此外，“第二第二级解码器电路14””是指用于读取操作的对应的第二级子电路。
将第一第二级解码器电路14'布置在第三扇区S”'和读取级7之间。同样，将第二第二级解码器电路14”布置在第四扇区S””和读取级7之间。另外，例如仅参考第一第二级解码器电路14'(但类似的考虑适用于第二第二级解码器电路14”)，第一主位线MBL1”和第二主位线MBL2”，如同由第一扇区S'和第三扇区S”'共享的其它主位线那样，连接到该第一第二级解码器电路14'，可以控制该第一第二级解码器电路14'以便基于由控制逻辑CL生成的第二级偏置信号选择这些主位线，以用于将它们耦合到读取级7。
更详细地，读取级7实现所谓的读取并行性，即，它使得能够同时读取一定数量的存储器单元3。为此目的，读取级7包括可以耦合到主位线的多个感测放大器(图4A和图4B中未示出)。
图4A中进一步表示的是分别由WL1和WL2标注的第一字线和第二字线。第一字线WL1和第二字线WL2分别连接到第一扇区S'和第二扇区S”的存储器单元3。特别地，第一字线WL1和第二字线WL2彼此对应，即，它们相对于读取级7被对称地布置并且彼此平行。
如图4A中再次示出的，并且如前所提及，第一扇区S'、第二扇区S”、第三扇区S”'和第四扇区S””中的每一个还与行解码器5的对应部分5a相关联，与该部分5a连接的是相应的字线WL。
另外，在图4A中示意性示出的是第一第一级解码器电路11'的第一选择电路和第二选择电路(例如，由N型的对应MOS晶体管形成)，它们被分别由SC1'和SC2'标注。
将第一选择电路SC1'电气布置在第一扇区S'的第一局部位线LBL1'和第一主位线MBL1'之间，以便控制对应的电气耦合。另外，将第二选择电路SC2'电气布置在第一扇区S'的第二局部位线LBL2'和第二主位线MBL2'之间，以便控制对应的电气耦合。第一局部位线LBL1'和第二局部位线LBL2'属于第一扇区S'的两个不同组的局部位线LBL。
图4A中进一步表示的是第二第一级解码器电路11”的另一对选择电路(例如，由N型的对应MOS晶体管形成)，其将在下文中被分别称为第三选择电路SC1”和第四选择电路SC2”。
详细地，将第三选择电路SC1”电气地布置在第二扇区S”的第一局部位线LBL1”与第三主位线MBL1”之间，以便控制对应的电气耦合。另外，将第四选择电路SC2”电气地布置在第二扇区S”的第二局部位线LBL2”与第四主位线MBL2”之间，以便控制对应的电气耦合。
第二扇区S”的第一局部位线LBL1”和第二局部位线LBL2”属于第二扇区S”的两个不同组的局部位线LBL。此外，第二扇区S”的第一和局部位线LBL1”第二局部位线LBL2”分别相对于第一扇区S'的第一局部位线LBL1'和第二局部位线LBL2'是对称的。
图4A中还表示的是两组第一级偏置信号，分别由YO<1:K>down和YO<1:K>up来标注，分别通过仅定性地示出(阴影线)的第一总线B1和第二总线B2将它们分别供应给第一第一级解码器电路11'和第二第一级解码器电路11”。
偏置信号YO<1:K>down尤其控制第一选择电路SC1'和第二选择电路SC2'。偏置信号YO<1:K>up尤其控制第三选择电路SC1”和第四选择电路SC2”。
特别地，在对于所选择的第一局部位线LBL1'和第二局部位线LBL2'的读取步骤的情况下，偏置信号YO<1:K>down控制第一扇区S'的第一局部位线LBL1'和第一主位线MBL1'之间的连接，以及第一扇区S'的第二局部位线LBL2'和第二主位线MBL2'之间的连接。另外，在其中选择第二扇区S”的第一局部位线LBL1”和第二局部位线LBL2”的读取步骤的情况下，偏置信号YO<1:K>up控制第二扇区S”的第一局部位线LBL2”和第三主位线MBL1”之间的连接，以及第二扇区S”的第二局部位线LBL2”与第四主位线MBL2”之间的连接。
已经说过，在图4A中还表示的是第一存储器单元3'和第二存储器单元3”，它们连接到第一扇区S'的同一字线(特别地，上述的第一字线WL1)。此外，将第一存储器单元3'和第二存储器单元3”分别连接到第一扇区S'的第一局部位线LBL1'和第二局部位线LBL2'。
图4A中进一步表示的是第三存储器单元3”'和第四存储器单元3””，它们连接到第二扇区S”的同一字线(特别地，前述的第二字线WL2)。另外，第三存储器单元3”'和第四存储器单元3””分别连接到第二扇区S”的第一局部位线LBL1”和第二局部位线LBL2”。
第一存储器单元3'和第二存储器单元3”分别相对于第三存储器单元3”'和第四存储器单元3””是对称的。另外，第一局部位线LBL1'和第二局部位线LBL2'虽然不相邻但是彼此平行地延伸，具有相同的长度并且以与垂直于长度的方向对齐的方式布置。同样地，第一主位线MBL1'和第二主位线MBL2'彼此平行地延伸，具有相同的长度并且以与垂直于长度的方向对齐的方式布置。
再次参考图4A中表示的架构，第一存储器单元3'和第二存储器单元3”存储相反的逻辑数据。同样，第三存储器单元3”'和第四存储器单元3””也存储相反的逻辑数据。
图4B示出了不同的架构，其也是差分类型，但是在其中由存储器单元形成差分对，所述存储器单元不是布置在同一扇区中，而是布置在读取级7的相对侧上，并且进一步是布置在彼此对称且相同的扇区中。
详细地，在图4B中表示的架构中，在这里仅参照与关于图4A的不同之处对其进行描述，第一存储器单元3'和第三存储器单元3”'存储相反的逻辑数据。换句话说，在图4B中表示的架构中，每个差分对由相对于读取级7对称布置的两个存储器单元形成，这两个存储器单元不共享字线或局部位线。
出于实际目的，在图4A和图4B中所示的每个差分架构中，发现存储的总信息等于可能潜在地存储于存储器阵列2中的信息的一半，后者的量是存储器阵列2的存储器单元3的总数的函数。另外，这些差分架构的特征在于读取误差率降低。
这已经说过，如今人们认为需要提供更大的灵活性。特别地，本申请人已经指出人们如何认为需要能够在存储器阵列的不同读取模式之间进行切换，这需要将存储器单元耦合到感测放大器的不同模式。
因此，本公开的目的是提供一种存储器器件，其将至少部分地满足本申请人所指出的要求。
根据本实用新型的一个方面，提供一种存储器器件，其特征在于，包括：存储器阵列，包括第一扇区和第二扇区，所述第一扇区和所述扇区中的每一个包括以行和列布置的相应的多个存储器单元、相应的多个字线和相应的多个局部位线；多个主位线，被选择性地耦合到局部位线；第一感测放大器和第二感测放大器；以及路由电路，被布置在所述多个主位线与所述第一感测放大器和所述第二感测放大器之间，其中所述路由电路包括：第一下部开关，被布置在第一下部主位线和所述第一感测放大器的第一输入之间；第二下部开关，被布置在所述第一下部主位线和所述第二感测放大器的第一输入之间；第一上部开关，被布置在第一上部主位线和所述第一感测放大器的第一输入之间；第二上部开关，被布置在所述第一上部主位线和所述第二感测放大器的第一输入之间；下部耦合电路，将第二下部主位线耦合到所述第一感测放大器的第二输入；以及上部耦合电路，将第二上部主位线耦合到所述第二感测放大器的第二输入。
在一个实施例中，所述第一下部主位线或所述第二下部主位线中的至少一个耦合到所述第一扇区的所述局部位线。
在一个实施例中，所述第一上部主位线或所述第二上部主位线中的至少一个耦合到所述第二扇区的所述局部位线。
在一个实施例中，该存储器器件还包括：控制逻辑电路，所述控制逻辑电路被配置为控制所述第一下部开关、所述第二下部开关、所述第一上部开关和所述第二上部开关，以便控制所述第一感测放大器、所述第二感测放大器、所述第一下部主位线、所述第二下部主位线、所述第一上部主位线和所述第二上部主位线之间的耦合。
在一个实施例中，所述控制逻辑电路被配置为在第一操作模式中操作，其中：所述第二下部开关和所述第一上部开关被断开；以及所述第一下部开关和所述第二上部开关被闭合，其中在所述第一操作模式中，所述第一下部主位线和所述第一上部主位线分别耦合到所述第一感测放大器的第一输入和所述第二感测放大器的第一输入。
在一个实施例中，所述控制逻辑电路被配置为在第二操作模式中操作，其中：所述第一下部开关和所述第二上部开关被断开；以及所述第二下部开关和所述第一上部开关被闭合，其中在所述第二操作模式中，所述第一下部主位线和所述第一上部主位线分别耦合到所述第二感测放大器的第一输入和所述第一感测放大器的第一输入。
在一个实施例中，该存储器器件还包括：第一下部存储器单元和第二下部存储器单元，分别耦合到所述第一扇区的第一字线以及所述第一扇区的第一局部位线和第二局部位线；第一上部存储器单元和第二上部存储器单元，分别耦合到所述第二扇区的第二字线以及所述第二扇区的第一局部位线和第二局部位线；行解码器电路，所述行解码器电路可控制用于选择所述第一扇区和所述第二扇区的所述字线；和列解码器电路，所述列解码器电路可控制用于选择所述第一扇区和所述第二扇区的所述局部位线，并用于将所选择的所述局部位线耦合到对应的主位线。
在一个实施例中，分别相对于所述第一上部存储器单元和所述第二上部存储器单元对称地布置所述第一下部存储器单元和所述第二下部存储器单元，并且其中所述第一扇区和所述第二扇区相同。
在一个实施例中，当所述控制逻辑电路在所述第一操作模式中操作时，所述控制逻辑电路被配置为控制所述列解码器电路以：将所述第一扇区的所述第一局部位线和所述第二局部位线分别耦合到所述第一下部主位线和所述第二下部主位线；以及将所述第二扇区的所述第一局部位线和所述第二局部位线分别耦合到所述第二上部主位线和所述第一上部主位线；并且其中，当所述控制逻辑电路在所述第一操作模式中操作时，所述控制逻辑电路还被配置为控制所述行解码器电路以：选择所述第一字线和所述第二字线，使得所述第一感测放大器执行所述第一下部存储器单元和所述第二下部存储器单元的差分读取，并且使得所述第二感测放大器执行所述第一上部存储器单元和所述第二上部存储器单元的差分读取。
在一个实施例中，当所述控制逻辑电路在所述第二操作模式中操作时，所述控制逻辑电路被配置为在第一配置中操作，其中所述控制逻辑电路控制所述列解码器电路以：将所述第一扇区的所述第一局部位线和所述第二局部位线分别耦合到所述第一下部主位线和所述第二下部主位线；以及将所述第二扇区的所述第一局部位线和所述第二局部位线分别耦合到所述第二上部主位线和所述第一上部主位线；并且其中，当所述控制逻辑电路在所述第一配置中操作时，所述控制逻辑电路还被配置为控制所述行解码器电路以选择所述第一字线和所述第二字线，使得所述第一感测放大器执行所述第二下部存储器单元和所述第二上部存储器单元的差分读取，并且使得所述第二感测放大器执行所述第一下部存储器单元和所述第一上部存储器单元的差分读取。
在一个实施例中，当所述控制逻辑在所述第二操作模式中操作时，其被配置为在第二配置中操作，其中所述控制逻辑电路控制所述行解码器电路以选择所述第一字线和所述第二字线中的一个，并且其中所述控制逻辑电路控制所述列解码器电路以：如果已经选择了所述第一字线，则将所述第一扇区的所述第一局部位线和所述第二局部位线分别耦合到所述第一下部主位线和所述第二下部主位线，使得所述第一下部存储器单元和所述第二下部存储器单元分别耦合到所述第二感测放大器的第一输入和所述第一感测放大器的第二输入；以及如果已经选择了所述第二字线，则将所述第二扇区的所述第一局部位线和所述第二局部位线分别耦合到所述第二上部主位线和所述第一上部主位线，使得所述第一上部存储器单元和所述第二上部存储器单元分别耦合到所述第二感测放大器的第二输入和所述第一感测放大器的第一输入；所述存储器器件还包括：第一参考电路和第二参考电路，所述第一参考电路和所述第二参考电路被配置为生成可由所述控制逻辑电路控制的参考电量，其中当所述控制逻辑电路在所述第二配置中操作时，所述控制逻辑电路还被配置为：如果已经选择了所述第一字线，则将所述第一参考电路和所述第二参考电路分别耦合到所述第一感测放大器的第一输入和所述第二感测放大器的第二输入，使得所述第一感测放大器和所述第二感测放大器分别执行所述第二下部存储器单元和所述第一下部存储器单元的单端类型的读取；以及如果已经选择了所述第二字线，则将所述第一参考电路和所述第二参考电路分别耦合到所述第一感测放大器的第二输入和所述第二感测放大器的第一输入，使得所述第一感测放大器和所述第二感测放大器分别执行所述第二上部存储器单元和所述第一上部存储器单元的单端类型的读取。
在一个实施例中，当所述控制逻辑电路在所述第二配置中操作时，所述控制逻辑电路还被配置为：如果已经选择了所述第一字线，则控制所述行解码器电路以便取消选择所述第二字线，并且控制所述列解码器电路以便将所述第二扇区的所述第一局部位线和所述第二局部位线分别耦合到所述第二上部主位线和所述第一上部主位线；以及如果已经选择了所述第二字线，则控制所述行解码器电路以便取消选择所述第一字线，并且控制所述列解码器电路以便将所述第一扇区的所述第一局部位线和所述第二局部位线分别耦合到所述第一下部主位线和所述第二下部主位线。
在一个实施例中，所述下部耦合电路包括：附加下部开关，所述附加下部开关被闭合并且被布置在所述第二下部主位线和所述第一感测放大器的第二输入之间；以及下部平衡开关，所述下部平衡开关与所述附加下部开关并联连接并且被断开，以及其中所述上部耦合电路包括：附加上部开关，所述附加上部开关被闭合并且被布置在所述第二上部主位线和所述第二感测放大器的第二输入之间；以及上部平衡开关，所述上部平衡开关与所述附加下部开关并联连接并且被断开。
在一个实施例中，每个存储器单元包括电气耦合的相应的存储元件和相应的存取元件，并且其中所述存储元件包括相变材料。
在一个实施例中，所述存取元件由MOSFET形成。
根据本实用新型的另一方面，提供一种电子设备，其特征在于，包括：上述存储器器件；控制器；以及总线，被配置为电气耦合所述控制器和所述存储器器件。
根据本实用新型，提供了一种非易失性存储器器件和读取方法。
附图说明
为了更好地理解本实用新型，现在参考附图，仅通过非限制性示例描述其优选实施例，其中：
图1示出了PCM设备的框图；
图2和图3示出了PCM设备的各部分的框图；
图4A和图4B示意性地表示了PCM设备的各部分的框图；
图5(以块的形式)示意性地表示了控制逻辑；
图6示出了存储器器件的一部分的电路图；
图7至图10示出了在不同的操作条件下的图5的电路图；和
图11示出了并入了存储器器件的可能电子装置的示意性框图。
具体实施方式
在下文中，对PCM设备100进行参考，参考被限制地描述为与关于图4A中所示的不同之处。另外，除非另外指出，否则已经参考PCM设备1描述的部分由相同的参考标号标识。再次，为简单起见并且没有任何一般性的损失，除非另外指出，否则参考第一扇区S'和/或第二扇区S”的存储器单元的读取操作在下文中描述PCM设备100的操作，并且特别地，所述存储器单元是第一存储器单元3'、第二存储器单元3”、第三存储器单元3”'和第四存储器单元3””。
PCM设备100包括由102标明并在图5中示出的控制逻辑，其可以(例如通过专用控制信号)从外部控制以便改变存储器阵列2的读取模式，如在下文中描述的。
详细地，控制逻辑102被配置为生成信号sWLup和sWLdown，将其分别供应给(i)耦合到第一扇区S'和第三扇区S”'的行解码器5的部分5a，和(ii)耦合到第二扇区S”和第四扇区S””的行解码器5的部分5a。
通常，信号sWLup使得能够从第二扇区S”和第四扇区S””的字线WL中选择字线。另外，信号sWLdown使得能够从第一扇区S'和第三扇区S”'的字线WL中选择字线。如前所提及，在下文中，除非另外指出，否则对第一扇区S'和第二扇区S”的字线WL的选择进行参考。
控制逻辑102还生成第一级偏置信号YO<1:K>down和YO<1:K>up，将它们分别供应给第一第一级解码器电路11'和第二第一级解码器电路11”，以便选择第一扇区S'和第二扇区S”的相应的局部位线。由控制逻辑102生成并发送到第三第一级解码器电路11”'和第四第一级解码器电路11””的另外的第一级偏置信号未进一步示出或描述。
另外，控制逻辑102生成信号sG1up、sG2up、sG3up、sG4up以及信号sG1down、sG2down、sG3down、sG4down，在下文中详细描述。
如图6中所图示的，PCM设备100包括开关电路114。特别地，图6中表示的仅是开关电路114的一部分，并且特别是耦合到第一主位线MBL1'、第二主位线MBL2'、第三MBL1”、第四主位线MBL2”的部分；如下所述，将上述信号sG1up-sG4up和sG1down-sG4down发送到前述部分。虽然未示出，但是开关电路114包括另外的部分，这些部分与图6中所示出的部分相同并且耦合到对应组的四个主位线。在使用中，开关电路114的这些另外部分中的每一个接收相同的信号sG1up-sG4up和sG1down-sG4down。
图6还示出了例如属于第二扇区S”的上部扇区组(由302标明)的局部位线300的组对，以及例如属于第一扇区S'并且相对于上述局部位线300的组对对称的下部扇区组(由306标明)的局部位线304的组对。举例来说，上部扇区组302的两组局部位线300分别包含第三局部位线LBL1”和第四局部位线LBL2”。此外，下部扇区组306的两组局部位线304分别包含第一局部位线LBL1'和第二局部位线LBL2'。
在图6中进一步可见的是第一第一级解码器电路的两个部分，它们由111'标明并且每个都耦合到下部扇区组306的上述两组局部位线304的对应组，以便根据信号YO<1:K>down控制局部位线分别与第一主位线MBL1'和第二主位线MBL2'的耦合。在图6中进一步可见的是第二第一级解码器电路的两个部分，它们由111”标明并且每个都耦合到上部扇区组302的上述两组局部位线300的对应组，以便根据信号YO<1:K>up控制局部位线分别与第三主位线MBL1”和第四主位线MBL2”的耦合。
详细地，开关电路114耦合到第一感测放大器308和第二感测放大器310。另外，开关电路114包括例如N型的第一上部晶体管320和第二上部晶体管322，以及例如N型的第一下部晶体管324和第二下部晶体管326。开关电路114还包括例如N型的第一附加上部晶体管330和第二附加上部晶体管332，以及例如N型的第一附加下部晶体管334和第二附加下部晶体管336。
详细地，第一上部晶体管320和第二上部晶体管322的第一导电端子连接在一起，以便形成节点N1。第一下部晶体管324和第二下部晶体管326的第一导电端子连接在一起，以便形成节点N2。第一附加上部晶体管330和第二附加上部晶体管332的第一导电端子连接在一起，以便形成节点N3。第一附加下部晶体管334和第二附加下部晶体管336的第一导电端子连接在一起，以便形成节点N4。
第一上部晶体管320的第二导电端子和第一下部晶体管324的第二导电端子都连接到第一感测放大器308的第一输入端子。另外，第二上部晶体管322的第二导电端子和第二下部晶体管326的第二导电端子都连接到第二感测放大器310的第一输入端子。
第一附加上部晶体管330和第二附加上部晶体管332的第二导电端子连接到第二感测放大器310的第二输入端子。第一附加下部晶体管334和第二附加下部晶体管336的第二导电端子连接到第一感测放大器308的第二输入端子。
第一上部晶体管320和第二上部晶体管322的以及第一附加上部晶体管330和第二附加上部晶体管332的栅极端子分别接收信号sG1up、sG2up、sG3up、sG4up；第一下部晶体管324和第二下部晶体管326的以及第一附加下部晶体管334和第二附加下部晶体管336的栅极端子分别接收信号sG1down、sG2down、sG3down、sG4down。
如前所提及，控制逻辑102可以在第一模式中操作，其中执行存储器阵列的第一类型的差分读取。特别地，在该第一操作模式中，可以观察到以下特征。
信号sWLdown和信号sWLup分别选择(并因此偏置)第一字线WL1和第二字线WL2。
信号YO<1:K>down是使得选择第一局部位线LBL1'和第二局部位线LBL2'，它们因此分别连接到第一主位线MBL1'和第二主位线MBL2'。
信号YO<1:K>up是使得选择第三局部位线LBL1”和第四局部位线LBL2”，它们因此分别连接到第三主位线MBL1”和第四主位线MBL2”。
如图7中所图示的，信号sG1up、sG2up、sG3up、sG4up使得第一上部晶体管320和第二上部晶体管322分别截止和导通，同时第一附加上部晶体管330和第二附加上部晶体管332分别截止和导通。
如图7中再次示出的，信号sG1down、sG2down、sG3down、sG4down使得第一下部晶体管324和第二下部晶体管326分别导通和截止，同时第一附加下部晶体管334和第二附加下部晶体管336分别导通和截止。
实际上，在该第一类型的差分读取中，第一局部位线LBL1'和第二局部位线LBL2'分别通过第一下部晶体管324和第一附加下部晶体管334连接到第一感测放大器308的第一输入端子和第二输入端子；因此，第一感测放大器308执行第一存储器单元3'和第二存储器单元3”的差分读取。另外，第三局部位线LBL1”和第四局部位线LBL2”分别通过第二附加上部晶体管332和第二上部晶体管322连接到第二感测放大器310的第二输入端子和第一输入端子；因此，第二感测放大器310执行第三存储器单元3”'和第四存储器单元3””的差分读取。该差分读取在基本平衡的负载下发生，即，它设想通过两条路径将每对的存储器单元连接到对应的感测放大器，每条路径由相应的局部位线和相应的主位线形成，这些路径具有相同的长度——至少是一阶近似，并且因此具有相同的电阻和相同的寄生电容。
控制逻辑102还可以在第二模式中操作，其中执行存储器阵列的第二类型的差分读取。特别地，在该第二操作模式中，可以观察到以下特征。
信号sWLdown和信号sWLup分别选择第一字线WL1和第二字线WL2。
信号YO<1:K>down使得选择第一局部位线LBL1'和第二局部位线LBL2'，它们因此分别连接到第一主位线MBL1'和第二主位线MBL2'。
信号YO<1:K>up使得选择第三局部位线LBL1”和第四局部位线LBL2”，它们因此分别连接到第三主位线MBL1”和第四主位线MBL2”。
如图8中所图示的，信号sG1up、sG2up、sG3up、sG4up使得第一上部晶体管320和第二上部晶体管322分别导通和截止，同时第一附加上部晶体管330和第二附加上部晶体管332分别截止和导通。
如图8中再次示出的，信号sG1down、sG2down、sG3down、sG4down使得第一下部晶体管324和第二下部晶体管326分别截止和导通，同时第一附加下部晶体管334和第二附加下部晶体管336分别导通和截止。
实际上，在该第二类型的差分读取中，第一局部位线LBL1'和第二局部位线LBL2'分别通过第二下部晶体管326和第一附加下部晶体管334连接到第二感测放大器310的第一输入端子和第一感测放大器308的第二输入端子。此外，第三局部位线LBL1”和第四局部位线LBL2”分别通过第二附加上部晶体管332和第一上部晶体管320连接到第二感测放大器310的第二输入端子和第一感测放大器308的第一输入端子。
因此，第一感测放大器308执行由第二存储器单元3”和第四存储器单元3””形成的对的差分读取。同样，第二感测放大器310执行第一存储器单元3'和第三存储器单元3”'的差分读取。因此，因为已经假设了对称扇区彼此相同，所以第二类型的差分读取在基本平衡的负载下发生。
控制逻辑102还可以在第三模式中操作，其中执行存储器阵列的第一类型的单端读取。特别地，在该第三操作模式中，可以观察到以下特征。
信号sWLdown选择第一字线WL1，而信号sWLup使上部扇区组302的所有字线被取消选择。
信号YO<1:K>down使得选择第一局部位线LBL1'和第二局部位线LBL2'，它们因此分别连接到第一主位线MBL1'和第二主位线MBL2'。
信号YO<1:K>up使得选择第二扇区S”的第一局部位线LBL1”和第二局部位线LBL2”，它们因此分别耦合到第三主位线MBL1”和第四主位线MBL2”，以便平衡感测放大器上的容性负载；然而，如前所述，由于上部扇区组302的所有字线都被取消选择，所以第三存储器单元3”和第四存储器单元3”'不参与读取。
如图9中所图示的，信号sG1up、sG2up、sG3up、sG4up使得第一上部晶体管320和第二上部晶体管322分别导通和截止，同时第一附加上部晶体管330和第二附加上部晶体管332分别截止和导通。
如图9中再次示出的，信号sG1down、sG2down、sG3down、sG4down使得第一下部晶体管324和第二下部晶体管326分别截止和导通，同时第一附加下部晶体管334和第二附加下部晶体管336分别导通和截止。
此外，第一感测放大器308的第一输入端子(例如，通过未示出的由控制逻辑102用特意提供的信号控制的对应的开关)连接到第一参考发生器408。第二感测放大器310的第二输入端子(例如，通过未示出的由控制逻辑102用特意提供的信号控制的对应的开关)连接到第二参考发生器410。第一参考发生器410和第二参考发生器410生成相同的参考电流。
实际上，第二局部位线LBL2'通过第一附加下部晶体管334连接到第一感测放大器308的第二输入端子，其从而在第二存储器单元3”中流动的电流和参考电流之间执行比较，从而执行第二存储器单元3”的单端读取。第一局部位线LBL1'通过第二下部晶体管326连接到第二感测放大器310的第一输入端子，其从而在第一存储器单元3'中流动的电流和参考电流之间执行比较，从而执行第一存储器单元3'的单端读取。
如图10中所图示的，控制逻辑102还可以在第四模式中操作，其中执行存储器阵列的第二类型的单端读取，其中第三存储器单元3”'和第四存储器单元3””经由与参考电流的比较而在单端模式下被读取。
在这种情况下，第一参考发生器408连接到第一感测放大器308的第二输入端子，而第二参考发生器410连接到第二感测放大器310的第一输入端子。此外，信号sG1up、sG2up、sG3up、sG4up和信号sG1down、sG2down、sG3down、sG4down相对于参考图9描述的内容保持不变。此外，可以观察到以下内容。
信号sWLup选择第二字线WL2，而信号sWLdown使下部扇区组306的所有字线被取消选择。
信号YO<1:K>up使得选择第三局部位线LBL1”和第四局部位线LBL2”，它们因此分别连接到第三主位线MBL1”和第四主位线MBL2”。
信号YO<1:K>down使得选择第一扇区S'的第一局部位线LBL1'和第二局部位线LBL2'，它们因此分别耦合到第一主位线MBL1'和第二主位线MBL2'，以便平衡感测放大器上的容性负载。
所讨论的解决方案的优点从前面的描述中清楚地显现出来。
特别地，开关电路114用作路由电路，其可以由控制逻辑102控制并且使得后者能够控制感测放大器和主位线之间的耦合。
更详细地，如果需要，开关电路114能够在(i)两种类型的差分读取以及(ii)存储器阵列的单端读取模式之间切换，其中这两种差分读取都发生在感测放大器上，该感测放大器在其自己的输入端子上看到高度平衡的容性负载，同样在单端读取模式中获得了良好的平衡，因为对称扇区的列解码相对于要被读取的单元所属的扇区保持有效。负载的平衡既发生在局部位线的级别，也发生在主位线的级别。
因此，开关电路114能够在(i)差分读取模式和(ii)单端模式之间动态切换存储器阵列2的读取模式，在差分读取模式中获得数据项的高容量保持，代价是存储容量的减半；在单端模式中存储器阵列2的存储容量加倍。
因此，PCM设备100可以在许多情境中使用。在这方面，图11图示出了电子装置570的一部分，电子装置570可以例如是：PDA(个人数字助理)；可能具有无线数据传输能力的便携式或固定式计算机；移动电话；数字音频播放器；照相机或摄像机；或者能够处理、存储、传送和接收信息的其他设备。
详细地，电子装置570包括：控制器571(例如，被提供有微处理器、DSP或微控制器)；用于输入和显示数据的输入/输出设备572(例如，被提供有键盘和显示器)；PCM设备100；无线接口574，例如天线，用于通过无线射频通信网络传送和接收数据；和RAM 575。电子装置570的所有组件通过总线576耦合。可以使用电池577作为电子装置570中的电源，其可以进一步被提供有照相机或视频相机或摄像机578。此外，控制器571可以控制PCM设备100，例如与控制逻辑102协作。
最后，显而易见的是，可以在不脱离本实用新型的范围的情况下对本文描述和说明的公开内容进行修改和变化。
例如，本开关电路114独立于存储器单元的特性，其因此可以与PCM类型的存储器单元不同，诸如所谓的闪存类型的单元。同样，本开关电路114不管存储器单元的存取元件的实现细节如何，其因此可以例如由双极晶体管形成而不是MOS晶体管形成。另外，所描述的所有晶体管，特别是形成开关电路114的晶体管，可以由已知类型的不同开关设备代替，只要它们能够执行开关的对应功能即可。
如上所提及，先前参考第一扇区S'和/或第二扇区S”的存储器单元的读取所描述的内容，在适当修改的情况下，也适用于例如第三扇区S”'和第四扇区S””的存储器单元的读取的情况。例如，在这种情况下，将信号sWLdown和信号sWLup供应给分别耦合到第三扇区S”'和第四扇区S””的行解码器5的部分5a。
通常，扇区的数量可以与已经示出的不同。另外，例如参考图4A中所示的扇区结构，第三扇区S”'和第四扇区S””可以具有与第一扇区S'和第二扇区S”不同的行数，保持彼此相同并相对于彼此对称。
在其中读取和编程没有设想不同的主位线的变型也是可能的。同样，不必将读取和编程操作的列解码路径加倍；换句话说，读取解码器电路12和编程解码器电路13二者不必都提供；而是可以采取单列解码器电路。
此外，存储器器件可以使得与已经示出的内容相比，开关电路114操作为实现附加的分层的列解码级，在这种情况下，例如在每个下部扇区组和每个上部扇区组中，局部位线组的线可以根据偏置信号选择性地耦合到对应的中间位线，中间位线组又与耦合在主位线和作为进一步偏置信号的函数的在中间位线的对应组内选择的线之间的对应的主线相关联。
开关电路114还可以执行其自身的第二级解码操作，在这种情况下，信号sG1up、sG2up、sG3up、sG4up和信号sG1down、sG2down、sG3down、sG4down中的至少一部分可以由第二级偏置信号构成。
相反，关于第一附加上部晶体管330和第二附加上部晶体管332以及第一附加下部晶体管334和第二附加下部晶体管336，可以注意以下内容。
分别由i)第一附加上部晶体管330和第二附加上部晶体管332和ii)第一附加下部晶体管334和第二附加下部晶体管336形成的每一对可以由对应的单个晶体管代替(在极限情况中，甚至可以被欧姆连接所代替)。在这方面，实际上可以注意到，在不失一般性的情况下，在先前描述的操作的示例中，第一附加上部晶体管330和第二附加下部晶体管336总是截止，而第二附加上部晶体管332和第一附加下部晶体管334始终导通。然而，采用上述对使得能够更好地平衡感测放大器的输入端子的容性负载；通常，减小由感测放大器的输入端子看到的容性负载的平衡需要延长读取时间。这已经说过，在存在上述对的情况下，并且考虑到其中之一，截止的附加晶体管可以与前面描述的不同。
最后，尽管先前已经参考了这样的情况，其中鉴于在主位线和感测放大器之间描述的耦合，局部位线的选择也需要位线的偏置，但是如下变型在任何情况下都是可能的，其中可以选择局部位线然后将其耦合到主位线，而无需自动牵涉局部位线的偏置。

Claims (16)

1.一种存储器器件，其特征在于，包括：
存储器阵列，包括第一扇区和第二扇区，所述第一扇区和所述扇区中的每一个包括以行和列布置的相应的多个存储器单元、相应的多个字线和相应的多个局部位线；
多个主位线，被选择性地耦合到局部位线；
第一感测放大器和第二感测放大器；以及
路由电路，被布置在所述多个主位线与所述第一感测放大器和所述第二感测放大器之间，其中所述路由电路包括：
第一下部开关，被布置在第一下部主位线和所述第一感测放大器的第一输入之间；
第二下部开关，被布置在所述第一下部主位线和所述第二感测放大器的第一输入之间；
第一上部开关，被布置在第一上部主位线和所述第一感测放大器的第一输入之间；
第二上部开关，被布置在所述第一上部主位线和所述第二感测放大器的第一输入之间；
下部耦合电路，将第二下部主位线耦合到所述第一感测放大器的第二输入；以及
上部耦合电路，将第二上部主位线耦合到所述第二感测放大器的第二输入。
2.根据权利要求1所述的存储器器件，其特征在于，所述第一下部主位线或所述第二下部主位线中的至少一个耦合到所述第一扇区的所述局部位线。
3.根据权利要求1所述的存储器器件，其特征在于，所述第一上部主位线或所述第二上部主位线中的至少一个耦合到所述第二扇区的所述局部位线。
4.根据权利要求1所述的存储器器件，其特征在于，还包括：控制逻辑电路，所述控制逻辑电路被配置为控制所述第一下部开关、所述第二下部开关、所述第一上部开关和所述第二上部开关，以便控制所述第一感测放大器、所述第二感测放大器、所述第一下部主位线、所述第二下部主位线、所述第一上部主位线和所述第二上部主位线之间的耦合。
5.根据权利要求4所述的存储器器件，其特征在于，所述控制逻辑电路被配置为在第一操作模式中操作，其中：
所述第二下部开关和所述第一上部开关被断开；以及
所述第一下部开关和所述第二上部开关被闭合，其中在所述第一操作模式中，所述第一下部主位线和所述第一上部主位线分别耦合到所述第一感测放大器的第一输入和所述第二感测放大器的第一输入。
6.根据权利要求5所述的存储器器件，其特征在于，所述控制逻辑电路被配置为在第二操作模式中操作，其中：
所述第一下部开关和所述第二上部开关被断开；以及
所述第二下部开关和所述第一上部开关被闭合，其中在所述第二操作模式中，所述第一下部主位线和所述第一上部主位线分别耦合到所述第二感测放大器的第一输入和所述第一感测放大器的第一输入。
7.根据权利要求6所述的存储器器件，其特征在于，还包括：
第一下部存储器单元和第二下部存储器单元，分别耦合到所述第一扇区的第一字线以及所述第一扇区的第一局部位线和第二局部位线；
第一上部存储器单元和第二上部存储器单元，分别耦合到所述第二扇区的第二字线以及所述第二扇区的第一局部位线和第二局部位线；
行解码器电路，所述行解码器电路可控制用于选择所述第一扇区和所述第二扇区的所述字线；和
列解码器电路，所述列解码器电路可控制用于选择所述第一扇区和所述第二扇区的所述局部位线，并用于将所选择的所述局部位线耦合到对应的主位线。
8.根据权利要求7所述的存储器器件，其特征在于，分别相对于所述第一上部存储器单元和所述第二上部存储器单元对称地布置所述第一下部存储器单元和所述第二下部存储器单元，并且其中所述第一扇区和所述第二扇区相同。
9.根据权利要求7所述的存储器器件，其特征在于，当所述控制逻辑电路在所述第一操作模式中操作时，所述控制逻辑电路被配置为控制所述列解码器电路以：
将所述第一扇区的所述第一局部位线和所述第二局部位线分别耦合到所述第一下部主位线和所述第二下部主位线；以及
将所述第二扇区的所述第一局部位线和所述第二局部位线分别耦合到所述第二上部主位线和所述第一上部主位线；
并且其中，当所述控制逻辑电路在所述第一操作模式中操作时，所述控制逻辑电路还被配置为控制所述行解码器电路以：
选择所述第一字线和所述第二字线，使得所述第一感测放大器执行所述第一下部存储器单元和所述第二下部存储器单元的差分读取，并且使得所述第二感测放大器执行所述第一上部存储器单元和所述第二上部存储器单元的差分读取。
10.根据权利要求7所述的存储器器件，其特征在于，当所述控制逻辑电路在所述第二操作模式中操作时，所述控制逻辑电路被配置为在第一配置中操作，其中所述控制逻辑电路控制所述列解码器电路以：
将所述第一扇区的所述第一局部位线和所述第二局部位线分别耦合到所述第一下部主位线和所述第二下部主位线；以及
将所述第二扇区的所述第一局部位线和所述第二局部位线分别耦合到所述第二上部主位线和所述第一上部主位线；
并且其中，当所述控制逻辑电路在所述第一配置中操作时，所述控制逻辑电路还被配置为控制所述行解码器电路以选择所述第一字线和所述第二字线，使得所述第一感测放大器执行所述第二下部存储器单元和所述第二上部存储器单元的差分读取，并且使得所述第二感测放大器执行所述第一下部存储器单元和所述第一上部存储器单元的差分读取。
11.根据权利要求10所述的存储器器件，其特征在于，当所述控制逻辑在所述第二操作模式中操作时，其被配置为在第二配置中操作，其中所述控制逻辑电路控制所述行解码器电路以选择所述第一字线和所述第二字线中的一个，并且其中所述控制逻辑电路控制所述列解码器电路以：
如果已经选择了所述第一字线，则将所述第一扇区的所述第一局部位线和所述第二局部位线分别耦合到所述第一下部主位线和所述第二下部主位线，使得所述第一下部存储器单元和所述第二下部存储器单元分别耦合到所述第二感测放大器的第一输入和所述第一感测放大器的第二输入；以及
如果已经选择了所述第二字线，则将所述第二扇区的所述第一局部位线和所述第二局部位线分别耦合到所述第二上部主位线和所述第一上部主位线，使得所述第一上部存储器单元和所述第二上部存储器单元分别耦合到所述第二感测放大器的第二输入和所述第一感测放大器的第一输入；
所述存储器器件还包括：
第一参考电路和第二参考电路，所述第一参考电路和所述第二参考电路被配置为生成可由所述控制逻辑电路控制的参考电量，其中当所述控制逻辑电路在所述第二配置中操作时，所述控制逻辑电路还被配置为：
如果已经选择了所述第一字线，则将所述第一参考电路和所述第二参考电路分别耦合到所述第一感测放大器的第一输入和所述第二感测放大器的第二输入，使得所述第一感测放大器和所述第二感测放大器分别执行所述第二下部存储器单元和所述第一下部存储器单元的单端类型的读取；以及
如果已经选择了所述第二字线，则将所述第一参考电路和所述第二参考电路分别耦合到所述第一感测放大器的第二输入和所述第二感测放大器的第一输入，使得所述第一感测放大器和所述第二感测放大器分别执行所述第二上部存储器单元和所述第一上部存储器单元的单端类型的读取。
12.根据权利要求11所述的存储器器件，其特征在于，当所述控制逻辑电路在所述第二配置中操作时，所述控制逻辑电路还被配置为：
如果已经选择了所述第一字线，则控制所述行解码器电路以便取消选择所述第二字线，并且控制所述列解码器电路以便将所述第二扇区的所述第一局部位线和所述第二局部位线分别耦合到所述第二上部主位线和所述第一上部主位线；以及
如果已经选择了所述第二字线，则控制所述行解码器电路以便取消选择所述第一字线，并且控制所述列解码器电路以便将所述第一扇区的所述第一局部位线和所述第二局部位线分别耦合到所述第一下部主位线和所述第二下部主位线。
13.根据权利要求1所述的存储器器件，其特征在于，所述下部耦合电路包括：
附加下部开关，所述附加下部开关被闭合并且被布置在所述第二下部主位线和所述第一感测放大器的第二输入之间；以及
下部平衡开关，所述下部平衡开关与所述附加下部开关并联连接并且被断开，以及其中所述上部耦合电路包括：
附加上部开关，所述附加上部开关被闭合并且被布置在所述第二上部主位线和所述第二感测放大器的第二输入之间；以及
上部平衡开关，所述上部平衡开关与所述附加下部开关并联连接并且被断开。
14.根据权利要求1所述的存储器器件，其特征在于，每个存储器单元包括电气耦合的相应的存储元件和相应的存取元件，并且其中所述存储元件包括相变材料。
15.根据权利要求14所述的存储器器件，其特征在于，所述存取元件由MOSFET形成。
16.一种电子设备，其特征在于，包括：
根据权利要求1所述的存储器器件；
控制器；以及
总线，被配置为电气耦合所述控制器和所述存储器器件。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110021322A (zh) * 2018-01-09 2019-07-16 意法半导体股份有限公司 在不同读取模式之间切换的设备和读取存储器的方法

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109360593B (zh) * 2018-12-25 2023-09-22 北京时代全芯存储技术股份有限公司 感测放大装置
IT201900024253A1 (it) 2019-12-17 2021-06-17 St Microelectronics Srl Dispositivo di memoria a cambiamento di fase con consumo di area ridotto, sistema includente il dispositivo di memoria e metodo di funzionamento del dispositivo di memoria a cambiamento di fase
IT201900025411A1 (it) * 2019-12-23 2021-06-23 St Microelectronics Srl Dispositivo di memoria includente un decodificatore di colonna che riduce la caduta di tensione lungo le linee di bit locali selezionate
DE102020105669A1 (de) 2019-12-31 2021-07-01 Taiwan Semiconductor Manufacturing Co., Ltd. Integrierte schaltung
CN113129944A (zh) * 2019-12-31 2021-07-16 台湾积体电路制造股份有限公司 集成电路及其方法
IT202000012070A1 (it) * 2020-05-22 2021-11-22 St Microelectronics Srl Dispositivo di memoria non volatile con un circuito di pilotaggio di programmazione includente un limitatore di tensione

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2001057875A1 (fr) * 2000-02-04 2001-08-09 Hitachi, Ltd. Dispositif semi-conducteur
ITMI20060536A1 (it) * 2006-03-23 2007-09-24 St Microelectronics Srl Amplificatore di lettura con ridotto consumo di corrente per memorie a semiconduttore
US7817470B2 (en) * 2006-11-27 2010-10-19 Mosaid Technologies Incorporated Non-volatile memory serial core architecture
JP2008146727A (ja) * 2006-12-07 2008-06-26 Elpida Memory Inc 半導体記憶装置及びその制御方法
JP2011113620A (ja) * 2009-11-27 2011-06-09 Elpida Memory Inc 半導体装置及びこれを備えるデータ処理システム
US9042173B2 (en) * 2010-01-29 2015-05-26 Texas Instruments Incorporated Efficient memory sense architecture
US8587994B2 (en) * 2010-09-08 2013-11-19 Qualcomm Incorporated System and method for shared sensing MRAM
US9042152B2 (en) * 2011-08-25 2015-05-26 Samsung Electronics Co., Ltd. Data read circuit, a non-volatile memory device having the same, and a method of reading data from the non-volatile memory device
ITTO20120192A1 (it) 2012-03-05 2013-09-06 St Microelectronics Srl Architettura e metodo di decodifica per dispositivi di memoria non volatile a cambiamento di fase
US8953384B2 (en) * 2012-07-31 2015-02-10 Winbond Electronics Corporation Sense amplifier for flash memory
JP2014102870A (ja) * 2012-11-21 2014-06-05 Toshiba Corp センスアンプ回路
US9224437B2 (en) * 2013-10-31 2015-12-29 Globalfoundries Inc. Gated-feedback sense amplifier for single-ended local bit-line memories
JP2015185179A (ja) * 2014-03-20 2015-10-22 株式会社東芝 抵抗変化メモリ
US9589601B2 (en) * 2015-03-16 2017-03-07 Arm Limited Integrated circuit using topology configurations
WO2016174979A1 (ja) * 2015-04-27 2016-11-03 ソニーセミコンダクタソリューションズ株式会社 メモリ装置、メモリシステムおよびメモリ制御方法
US9990245B2 (en) * 2015-11-25 2018-06-05 Stmicroelectronics S.R.L. Electronic device having fault monitoring for a memory and associated methods
JP2017224370A (ja) * 2016-06-15 2017-12-21 東芝メモリ株式会社 半導体記憶装置及びメモリシステム
IT201800000632A1 (it) * 2018-01-09 2019-07-09 St Microelectronics Srl Dispositivo per commutare tra diverse modalita' di lettura di una memoria non volatile e metodo di lettura di una memoria non volatile

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110021322A (zh) * 2018-01-09 2019-07-16 意法半导体股份有限公司 在不同读取模式之间切换的设备和读取存储器的方法
CN110021322B (zh) * 2018-01-09 2023-05-12 意法半导体股份有限公司 在不同读取模式之间切换的设备和读取存储器的方法

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CN110021322A (zh) 2019-07-16

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