IT202000012070A1 - Dispositivo di memoria non volatile con un circuito di pilotaggio di programmazione includente un limitatore di tensione - Google Patents

Dispositivo di memoria non volatile con un circuito di pilotaggio di programmazione includente un limitatore di tensione Download PDF

Info

Publication number
IT202000012070A1
IT202000012070A1 IT102020000012070A IT202000012070A IT202000012070A1 IT 202000012070 A1 IT202000012070 A1 IT 202000012070A1 IT 102020000012070 A IT102020000012070 A IT 102020000012070A IT 202000012070 A IT202000012070 A IT 202000012070A IT 202000012070 A1 IT202000012070 A1 IT 202000012070A1
Authority
IT
Italy
Prior art keywords
mbl
circuit
voltage
dummy
bit line
Prior art date
Application number
IT102020000012070A
Other languages
English (en)
Inventor
Cesare Torti
Vikas Rana
Marcella Carissimi
Laura Capecchi
Fabio Enrico Carlo Disegni
Original Assignee
St Microelectronics Srl
St Microelectronics Int Nv
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by St Microelectronics Srl, St Microelectronics Int Nv filed Critical St Microelectronics Srl
Priority to IT102020000012070A priority Critical patent/IT202000012070A1/it
Priority to US17/306,266 priority patent/US11475960B2/en
Priority to EP21175272.0A priority patent/EP3913630A1/en
Priority to CN202110558365.6A priority patent/CN113724755A/zh
Publication of IT202000012070A1 publication Critical patent/IT202000012070A1/it

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/102—External programming circuits, e.g. EPROM programmers; In-circuit programming or reprogramming; EPROM emulators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0023—Address circuits or decoders
    • G11C13/0026—Bit-line or column circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/003—Cell access
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/24—Bit-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G11C16/28—Sensing or reading circuits; Data output circuits using differential sensing or reference cells, e.g. dummy cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/32—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G11C2013/0045—Read using current through the cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G11C2013/0071—Write using write potential applied to access device gate
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G11C2013/0078—Write using current through the cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G11C2013/009—Write using potential difference applied between cell electrodes

Landscapes

  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Read Only Memory (AREA)

Description

DESCRIZIONE
del brevetto per invenzione industriale dal titolo:
?DISPOSITIVO DI MEMORIA NON VOLATILE CON UN CIRCUITO DI PILOTAGGIO DI PROGRAMMAZIONE INCLUDENTE UN LIMITATORE DI TENSIONE?
La presente invenzione ? relativa ad un dispositivo di memoria non volatile includente un circuito di pilotaggio di programmazione (?program driver circuit?), il quale include un limitatore di tensione.
Come ? noto, sono oggi ampiamente diffuse le memorie non volatili, le quali includono, ad esempio, le memorie a cambiamento di fase (?Phase Change Memories?, PCM). In particolare, le memorie a cambiamento di fase sfruttano, allo scopo di memorizzare informazioni, le caratteristiche di materiali aventi la propriet? di commutare tra fasi con caratteristiche elettriche differenti. Questi materiali possono commutare tra una fase disordinata/amorfa ed una fase ordinata cristallina o policristallina; fasi differenti si caratterizzano per valori differenti di resistivit? e di conseguenza vengono associate a diversi valori di un dato memorizzato. Per esempio, gli elementi del gruppo VI della tabella periodica, quali tellurio (Te), selenio (Se) o antimonio (Sb), anche noti come ?calcogenuri? o ?materiali calcogenici?, possono essere utilizzati per fabbricare elementi di memoria a cambiamento di fase. In particolare, una lega formata da germanio (Ge), antimonio (Sb) e tellurio (Te), nota come GST (avente la composizione chimica Ge2Sb2Te5), ? attualmente ampiamente utilizzata in tali celle di memoria.
I cambiamenti di fase in un elemento di memoria possono essere ottenuti aumentando localmente la temperatura delle celle di materiale calcogenico. In particolare, quando il materiale calcogenico di una cella di memoria ? nello stato amorfo, e quindi ha una resistivit? elevata (il cosiddetto stato RESET), ? possibile applicare alla cella di memoria un impulso di corrente (o un numero adatto di impulsi di corrente) di durata, forma e ampiezza tali da consentire al materiale calcogenico di raffreddare lentamente. Sottoposto a questo trattamento, il materiale calcogenico cambia il suo stato e commuta dallo stato ad elevata resistivit? a uno stato a bassa resistivit? (il cosiddetto stato SET). Viceversa, quando il materiale calcogenico si trova nello stato SET, ? possibile applicare un impulso di corrente avente una durata opportuna e un?ampiezza elevata, in modo da far s? che il materiale calcogenico ritorni nello stato RESET amorfo ad elevata resistivit?.
Durante la lettura, lo stato del materiale calcogenico viene rilevato applicando una tensione sufficientemente bassa da non causarne un sensibile riscaldamento, e quindi leggendo il valore della corrente che scorre nella cella di memoria attraverso un amplificatore di rilevamento (?sense amplifier?). Dato che la corrente ? proporzionale alla conduttivit? del materiale calcogenico, ? possibile determinare in quale stato si trova il materiale, e di conseguenza determinare il dato memorizzato nella cella di memoria.
Ci? premesso, la figura 1 mostra un dispositivo di memoria 1, di tipo PCM.
Il dispositivo di memoria 1 comprende una matrice di memoria 2 formata da una pluralit? di celle di memoria 3, disposte in righe, o linee di parola (?word line?), e colonne, o linee di bit (?bit line?). A titolo puramente esemplificativo, in figura 1 sono mostrate tre linee di parola, indicate con WL, e tre linee di bit, indicate con BL, le quali consentono di indirizzare nove celle di memoria 3.
Ogni cella di memoria 3 ? formata da un elemento di memorizzazione 4a, anche noto come elemento a cambiamento di fase (?phase change element?, PCE), e da un elemento selettore 4b, i quali sono connessi in serie tra una rispettiva linea di bit BL e un terminale a un potenziale di riferimento (per esempio, la massa).
L?elemento di memorizzazione 4a include un elemento di materiale a cambiamento fase (ad esempio un calcogenuro, quale GST) e di conseguenza ? in grado di memorizzare dati sotto forma di livelli di resistenza associati alle diverse fasi assunte dallo stesso materiale.
L?elemento selettore 4b funge da dispositivo di accesso ed ? formato da un transistore bipolare (BJT) di tipo PNP, il cui terminale di emettitore ? collegato ad un primo terminale dell?elemento di memorizzazione 4a, mentre il terminale di base ? collegato ad una corrispondente linea di parola WL; il terminale di collettore del transistore bipolare ? collegato a massa. A tal proposito, ciascuna linea di parola WL ? collegata a tutti i terminali di base dei transistori bipolari allineati lungo la riga corrispondente; inoltre, ciascuna linea di bit BL ? collegata ai secondi terminali degli elementi di memorizzazione 4a allineati lungo la corrispondente colonna.
In pratica, data una cella di memoria 3, il secondo terminale dell?elemento di memorizzazione 4a ed il terminale di base del transistore bipolare 4b formano rispettivamente un terminale di linea di bit ed un terminale di linea di parola di tale cella di memoria 3.
Il dispositivo di memoria 1 comprende inoltre un decodificatore di colonna 8 ed un decodificatore di riga 10, i quali consentono la selezione delle celle di memoria 3, sulla base di segnali di indirizzo ricevuti in ingresso (designati nel complesso come AS). I segnali di indirizzo AS possono essere generati da una logica di controllo CL, la quale comanda inoltre il decodificatore di colonna 8 ed il decodificatore di riga 10 in modo da consentire la lettura e la scrittura (anche nota come programmazione) delle celle di memoria 3 indirizzate dai segnali di indirizzo AS. La logica di controllo CL fornisce al decodificatore di colonna 8 ed al decodificatore di riga 10 anche segnali di comando, al fine di comandare le operazioni di lettura/scrittura.
Il decodificatore di colonna 8 ed il decodificatore di riga 10 consentono di polarizzare, e quindi di selezionare, le linee di parola WL e le linee di bit BL di volta in volta selezionate, in modo da selezionare le celle di memoria 3 ad esse collegate; in tal modo, vengono consentite la lettura e la scrittura delle celle di memoria 3.
In maggior dettaglio, il decodificatore di riga 10 ? atto a selezionare, sulla base dei segnali di indirizzo AS, una corrispondente linea di parola WL; le altre linee di parola WL vengono deselezionate. A tal fine, il decodificatore di riga 10 comprende uno stadio di decodifica 4 ed una pluralit? di circuiti di pilotaggio 6.
Lo stadio di decodifica 4 riceve i segnali di indirizzo AS e comanda i circuiti di pilotaggio 6 in funzione dei segnali di indirizzo AS. Ciascun circuito di pilotaggio 6 ha quindi un ingresso, il quale ? collegato allo stadio di decodifica 4; ciascun circuito di pilotaggio 6 ha inoltre un?uscita, la quale ? collegata ad una corrispondente linea di parola WL.
Ciascun circuito di pilotaggio 6 polarizza, e quindi controlla, i terminali di base dei transistori bipolari 4b collegati alla corrispondente linea di parola WL, in modo da selezionare/deselezionare tale linea di parola WL, in funzione dei segnali di indirizzo AS.
Per quanto concerne il decodificatore di colonna 8, esso seleziona, in funzione dei segnali di indirizzo AS, una o pi? linee di bit BL. In pratica, il decodificatore di colonna 8 coopera con il decodificatore di riga 10 in maniera tale per cui, durante le fasi di lettura o di scrittura di una qualsiasi cella di memoria 3 selezionata, attraverso l?elemento di memorizzazione 4a di tale cella di memoria 3 scorrono rispettivamente una corrente di lettura o una corrente di scrittura. Inoltre, quando una cella di memoria 3 viene selezionata, il terminale di base del suo transistore bipolare 4b viene posto ad una tensione circa nulla; al contrario, quando una cella di memoria 3 non ? selezionata, il terminale di base del suo transistore bipolare 4b viene posto ad una tensione positiva.
In particolare, il decodificatore di colonna 8 ? configurato per implementare internamente due percorsi distinti verso le linee di bit BL della matrice di memoria 2 di volta in volta selezionate: un percorso di lettura, il quale collega elettricamente ciascuna linea di bit BL selezionata ad uno stadio di lettura 17, durante la fase di lettura; ed un percorso di scrittura, il quale collega elettricamente ciascuna linea di bit BL selezionata ad uno stadio di scrittura 18, durante la fase di programmazione.
Il decodificatore di colonna 8 comprende, per ogni percorso di lettura e di scrittura, opportuni elementi di selezione (in particolare, transistori), i quali sono connessi in modo da implementare una decodifica gerarchica degli indirizzi, al fine di selezionare le celle di memoria 3.
Come illustrato schematicamente in figura 2, la matrice di memoria 2 ? di solito organizzata in una pluralit? di settori S, ciascuno dei quali comprende una pluralit? di celle di memoria 3. Ogni settore S include una pluralit? di rispettive linee di parola WL e di rispettive linee di bit locali, designate ancora una volta con BL e distinte da quelle degli altri settori; in ciascun settore S, le linee di bit locali BL sono connesse alle celle di memoria 3 dello stesso settore S. In aggiunta, per ogni insieme formato da un numero intero k (ad esempio, pari a trentadue) di linee di bit locali BL, ? prevista una corrispondente linea di bit principale MBL. Le linee di bit principali MBL consentono, quando selezionate a un livello gerarchico superiore, la successiva selezione, a un livello gerarchico inferiore, di una o pi? delle rispettive linee di bit locali BL e delle corrispondenti celle di memoria 3. Inoltre, settori S diversi sono attraversati da linee di parola WL diverse.
Le linee di bit principali MBL attraversano un certo numero di settori S e possono essere selezionate in gruppi a un livello di decodifica gerarchico ancora superiore rispetto a quello associato alla selezione delle linee di bit principali MBL.
In maggior dettaglio, il decodificatore di colonna 8 comprende: per ogni settore S, almeno un rispettivo circuito di decodifica di primo livello (indicato con 11 in figura 2 ed anche noto come ?decodificatore di colonna locale?), il quale consente di collegare le linee di bit locali BL alle rispettive linee di bit principali MBL, sia durante le operazioni di scrittura che durante le operazioni di lettura; per ogni gruppo di settori S (formato, nell?esempio di figura 2, da due settori), un rispettivo circuito di decodifica di secondo livello (indicato con 13 e anche noto come ?decodificatore di colonna globale?), il quale consente di selezionare le linee di bit principali MBL sia durante le operazioni di scrittura, sia durante le operazioni di lettura.
La logica di controllo CL invia al circuito di decodifica di secondo livello 13 segnali di decodifica di colonna principale sYN<i>, visibili in figura 3 e facenti parte dei summenzionati segnali di indirizzo AS, e sulla cui base il circuito di decodifica di secondo livello 13 attiva un percorso elettrico tra una linea di bit principale (qui indicata con MBL<i>) selezionata e un amplificatore di rilevamento 45 dello stadio di lettura 17, mediante l?attivazione di un rispettivo interruttore di selezione principale (non mostrato).
Come accennato in precedenza, la figura 3 mostra inoltre come, dato ciascun settore S, ogni linea di bit principale MBL<i> sia associata, cio? sia accoppiabile elettricamente, ad un corrispondente insieme di linee di bit locali, indicate con BL<i,j>. Si noti che, per semplicit?, in figura 3 le linee di bit principali sono indicate tutte con MBL<i>, sebbene in realt? il valore dell?indice ?i? vari; analogamente, le linee di bit locali sono indicate tutte con BL<i,j>, sebbene in realt? l?indice ?i? dipenda dall?indice della linea di bit principale a cui la linea di bit locale pu? essere accoppiata, e l?indice ?j? sia variabile tra 0 e k-1, per ciascun valore dell?indice ?i?.
Inoltre, dato un settore S, il corrispondente circuito di decodifica di primo livello 11 ? in grado di indirizzare ogni cella di memoria 3 accoppiata ad una linea di bit locale BL<i,j> del settore S, grazie alla presenza di interruttori di selezione locale, i quali sono pilotati da rispettivi segnali di decodifica di colonna locale sYO<i,j> generati dalla logica di controllo CL e facenti anch?essi parte dei summenzionati segnali di indirizzo AS. Si noti che, per semplicit?, in figura 3 i due gruppi si segnali di decodifica di colonna locale forniti ai due circuiti di decodifica di primo livello 11 relativi ai due settori S ivi mostrati sono indicati entrambi con sYO<i,j>, sebbene in realt? essi siano differenti, dal momento che la logica di controllo CL non seleziona contemporaneamente linee di bit locali appartenenti a settori differenti.
In fase di scrittura, il circuito di decodifica di primo livello 11 ed il circuito di decodifica di secondo livello 13 funzionano nel medesimo modo descritto con riferimento alle figure 2 e 3, in modo da collegare le celle di memoria 3 selezionate a circuiti dello stadio di scrittura 18, i quali sono noti come circuiti di pilotaggio di programmazione (?program drive circuit?). I circuiti di pilotaggio di programmazione sono atti ad iniettare opportune correnti di programmazione nelle celle di memoria 3 selezionate. Inoltre, in generale i summenzionati interruttori del circuito di decodifica di primo livello 11 e del circuito di decodifica di secondo livello 13 impiegati durante la fase di lettura possono essere impiegati anche durante la fase di scrittura, eventualmente adattando la dinamica dei summenzionati segnali di decodifica di colonna principale sYN<i> e dei segnali di decodifica di colonna locale sYO<i,j>. In alternativa, il circuito di decodifica di primo livello 11 ed il circuito di decodifica di secondo livello 13 possono impiegare, in fase di scrittura, interruttori diversi rispetto a quelli impiegati in fase di lettura.
In maggior dettaglio, la figura 4 mostra una porzione dello stadio di scrittura 18, la quale include un circuito di pilotaggio di programmazione 19 ed un circuito di programmazione di corrente 20.
Il circuito di pilotaggio di programmazione 19 comprende uno specchio di corrente 22, il quale a sua volta comprende un primo ed un secondo transistore di specchio 24, 26, i quali sono transistori MOS ad arricchimento a canale P ed hanno terminali di sorgente collegati ad un nodo di alimentazione, il quale in uso ? posto ad una tensione di alimentazione VDD, ad esempio pari a 5V. Inoltre, il terminale di gate del primo transistore di specchio 24 ? collegato al terminale di pozzo del primo transistore di specchio 24, il quale a sua volta ? collegato al circuito di programmazione di corrente 20, in modo da erogare una corrente preliminare di programmazione I, la quale viene tirata dal circuito di programmazione di corrente 20; la corrente preliminare di programmazione I ? diretta verso il circuito di programmazione di corrente 20 ed ? di tipo impulsato. Il terminale di gate del secondo transistore di specchio 26 ? collegato al terminale di pozzo del primo transistore di specchio 24, in maniera tale per cui, in uso, nel secondo transistore di specchio 26 scorre una corrente di programmazione I*, la quale ? pari a w*I, in cui w ? pari al rapporto di specchiatura dello specchio di corrente 22; ad esempio w pu? essere uguale a dieci.
Il terminale di pozzo del secondo transistore di specchio 26 forma un nodo di uscita Nout del circuito di pilotaggio di programmazione 19, il quale ? accoppiato, durante la fase di scrittura, alla cella di memoria 3 che deve essere scritta, cio? alla cella di memoria 3 selezionata, la quale ? collegata alla linea di parola WL selezionata ed alla linea di bit locale BL selezionata. Ad esempio, l?accoppiamento avviene mediante interposizione di un transistore di selezione locale 30 ed un transistore di selezione principale 32, i quali sono transistori MOS ad arricchimento a canale P, sono collegati in serie e fanno rispettivamente parte del circuito di decodifica di primo livello 11 e del circuito di decodifica di secondo livello 13.
In particolare, il terminale di pozzo del transistore di selezione locale 30 ? collegato alla linea di bit locale BL collegata alla cella di memoria 3, e quindi ? collegato al secondo terminale dell?elemento di memorizzazione 4a della cella di memoria 3. Il terminale di sorgente del transistore di selezione locale 30 ? collegato alla linea di bit principale MBL relativa alla summenzionata linea di bit locale BL, e quindi al terminale di pozzo del transistore di selezione principale 32. Il terminale di sorgente del transistore di selezione principale 32 ? collegato al nodo di uscita Nout, la cui tensione ? ad esempio pari a 4V, a causa della caduta di tensione lungo la colonna causata dalla corrente di programmazione I*. I terminali di gate del transistore di selezione locale 30 e del transistore di selezione principale 32 ricevono rispettivamente un corrispondente segnale di decodifica di colonna locale (indicato brevemente come sYO) ed un corrispondente segnale di decodifica di colonna principale (indicato brevemente come sYN), i quali, in fase di scrittura, assumono entrambi il valore logico ?0? ed hanno tensioni ad esempio pari a, rispettivamente, 1,6V e 2,4V. A causa della summenzionata caduta di tensione, le tensioni sulla linea di bit principale MBL e sulla linea di bit locale BL possono quindi essere rispettivamente pari a, ad esempio, 3,5V e 3V.
In pratica, si verifica che le cosiddette tensioni gatesorgente Vgs e gate-pozzo Vgd rimangono al di sotto dei 2V sia nel caso del transistore di selezione locale 30, sia nel caso del transistore di selezione principale 32, grazie ai valori delle summenzionate tensioni presenti sui terminali di gate. Assumendo che il transistore di selezione locale 30 ed il transistore di selezione principale 32 siano formati con una tecnologia tale per cui i relativi ossidi sono in grado di sopportare una tensione fino a 2V, essi non sono dunque a rischio di danneggiamento.
Sfortunatamente ? noto che, in seguito al susseguirsi di cicli di scrittura, nella matrice di memoria 2 possono manifestarsi dei cosiddetti ?open bit?, cio? pu? accadere che una o pi? celle di memoria 3 si danneggino, nel qual caso i corrispondenti elementi di memorizzazione 4a si comportano in modo permanente come un circuito aperto, impedendo pertanto il fluire di corrente attraverso le celle di memoria 3. In tal caso, si verifica che la corrente di programmazione I* non pu? pi? fluire attraverso il secondo transistore di specchio 26 ed il transistore di selezione locale 30 ed il transistore di selezione principale 32, i quali sono interdetti. Inoltre, i terminali di sorgente e di pozzo del transistore di selezione locale 30 e del transistore di selezione principale 32, e quindi anche la linea di bit principale MBL e la linea di bit locale BL, sono posti ad una tensione circa pari alla tensione di alimentazione VDD. Dal momento che i terminali di gate del transistore di selezione locale 30 e del transistore di selezione principale 32 continuano ad essere posti, rispettivamente, alle summenzionate tensioni pari a 1,6V e 2,4V, si verifica che, sia nel transistore di selezione locale 30 e nel transistore di selezione principale 32, la tensione gate-sorgente Vgs e la tensione gate-pozzo Vgd superano i 2V, con conseguente incremento del rischio di danneggiare il transistore di selezione locale 30 ed il transistore di selezione principale 32.
In altre parole, in presenza di ?open bit?, si verifica un incremento della tensione all?interno del decodificatore di colonna 8, in concomitanza con la generazione degli impulsi della corrente preliminare di programmazione I, con conseguente generazione del cosiddetto stress da sovratensione (?overvoltage stress?) sui transistori del decodificatore di colonna 8. Ci? comporta una riduzione dell?affidabilit? del decodificatore di colonna 8.
Scopo della presente invenzione ? quindi fornire un dispositivo di memoria non volatile che risolva almeno in parte gli inconvenienti dell?arte nota.
Secondo la presente invenzione, viene fornito un dispositivo di memoria, come definito nelle rivendicazioni allegate.
Per una migliore comprensione della presente invenzione, ne saranno ora descritte forme di realizzazione preferite, in modo puramente esemplificativo e non limitativo, con riferimento ai disegni allegati, in cui:
- la figura 1 mostra uno schema circuitale di un dispositivo di memoria;
- le figure 2 e 3 mostrano diagrammi a blocchi di porzioni del dispositivo di memoria illustrate nella figura 1;
- la figura 4 mostra uno schema circuitale di una porzione del dispositivo di memoria mostrato nelle figure 1-3;
- la figura 5-9 mostra schemi circuitali di porzioni di forme di realizzazione del presente dispositivo di memoria; e
- la figura 10 mostra un diagramma a blocchi di un apparecchio elettronico che incorpora il presente dispositivo di memoria.
La figura 5 mostra un dispositivo di memoria 100, che sar? descritto con riferimento alle differenze rispetto al dispositivo di memoria 1 delle figure 1-4, a meno che non sia diversamente specificato. Inoltre, gli elementi gi? presenti nel dispositivo di memoria 1 verranno designati mediante gli stessi segni di riferimento, a meno che non sia diversamente specificato.
In dettaglio, il circuito di pilotaggio di programmazione, indicato con 19?, comprende un transistore di generatore di corrente 34, che ? un transistore MOS ad arricchimento a canale N. I terminali di gate e pozzo del transistore di generatore di corrente 34 sono rispettivamente collegati al circuito di programmazione di corrente (qui indicato con 20?) e ai terminali di gate del primo e del secondo transistore di specchio 24, 26. Il circuito di programmazione di corrente 20? ? configurato per controllare il terminale di gate del transistore di generatore di corrente 34 in modo che quest'ultimo sia attraversato dalla suddetta corrente preliminare di programmazione I.
Inoltre, il circuito di pilotaggio di programmazione 19? comprende un circuito limitatore 35, che include un transistore di limitazione 40, che ? un transistore MOS ad arricchimento a canale P. Il circuito limitatore 35 include inoltre un transistore di controllo 42 e un primo e un secondo transistore aggiuntivo 43, 44, che sono transistori MOS ad arricchimento a canale N, ad esempio uguali al transistore di generatore di corrente 34. Il circuito limitatore 35 include inoltre un circuito a flip-flop 46 e un circuito invertitore 48.
In dettaglio, il terminale di sorgente del transistore di limitazione 40 ? collegato al nodo di uscita Nout del circuito di pilotaggio di programmazione 19?, mentre il suo terminale di pozzo forma un nodo di controllo Nctrl ed ? collegato al terminale di pozzo del primo transistore aggiuntivo 43. Una tensione Vclamp ? presente sul terminale di gate del transistore di limitazione 40; la tensione Vclamp ? generata da un circuito generatore di soglia 50 del dispositivo di memoria 100, descritto in maggior dettaglio di seguito. Inoltre, sul nodo di controllo Nctrl ? presente una tensione Vclamp_out.
Il terminale di gate del primo transistore aggiuntivo 43 ? collegato al circuito di programmazione di corrente 20?, mentre il terminale di sorgente del primo transistore aggiuntivo 43 ? collegato al terminale di pozzo del secondo transistore aggiuntivo 44, il cui terminale di sorgente ? collegato a massa. Il terminale di gate del secondo transistore aggiuntivo 44 ? posto a una tensione VON, generata dalla logica di controllo CL. In particolare, come descritto in maggior dettaglio di seguito, quando, durante una fase di scrittura, si intende utilizzare la protezione conferita dal circuito limitatore 35, la tensione VON ? posta al valore logico ?1?, in modo che il secondo transistore aggiuntivo 44 sia attivo. A tal proposito, nella seguente descrizione verr? fatto riferimento al caso in cui il circuito limitatore 35 viene mantenuto funzionante, a meno che non sia diversamente specificato.
L'ingresso di clock del circuito a flip-flop 46 ? collegato al nodo di controllo Nctrl, in modo che il terminale di uscita Q del circuito flip-flop 46 sia controllato dalla tensione Vclamp_out. Il terminale di ingresso dati del circuito a flip-flop 46 ? posto a una tensione di alimentazione secondaria Vd, ad esempio pari a 1V. Il terminale di ingresso di reset del circuito a flip-flop 46 pu? essere controllato da un segnale sRESET generato dalla logica di controllo CL. Il terminale di uscita Q del circuito a flip-flop 46 ? collegato all'ingresso del circuito invertitore 48, la cui uscita ? collegata al terminale di gate del transistore di controllo 42; il terminale di pozzo del transistore di controllo 42 ? collegato al terminale di sorgente del transistore di generatore di corrente 34, mentre il terminale di sorgente del transistore di controllo 42 ? collegato a massa.
Il circuito generatore di soglia 50 include un circuito dummy 52, che include un transistore di selezione locale dummy 30*, un transistore di selezione principale dummy 32*, una linea di bit principale dummy MBL*, una linea di bit locale dummy BL* e una cella di memoria dummy 3*, che sono disposti allo stesso modo, rispettivamente, del transistore di selezione locale 30, del transistore di selezione principale 32, della linea di bit principale MBL, della linea di bit locale BL e della cella di memoria 3, fatta eccezione per il fatto che la cella dummy 3*, oltre a includere un transistore bipolare dummy 4b* che ? uguale ai transistori bipolari 4b, include un elemento di memorizzazione dummy che ? formato da un resistore 4a*.
Inoltre, il circuito generatore di soglia 50 comprende un transistore di specchio dummy 26*, che pu? essere uguale al secondo transistore di specchio 26. Inoltre, una tensione V* ? posta sul terminale di gate del transistore di specchio dummy 26*, mentre il terminale di sorgente del transistore di specchio dummy 26* ? posto alla tensione di alimentazione VDD. Il terminale di pozzo del transistore di specchio dummy 26* forma un nodo di uscita dummy Nout*, che ? collegato al terminale di sorgente del transistore di selezione principale dummy 32*.
Le tensioni sui terminali di gate del transistore di selezione locale dummy 30* e del transistore di selezione principale dummy 32* sono rispettivamente indicate con sYO* e sYN*; esse sono rispettivamente uguali alle tensioni dei segnali di decodifica di colonna principale sYN e dei segnali di decodifica di colonna locale sYO quando questi ultimi selezionano rispettivamente le corrispondenti linee di bit principali MBL e le corrispondenti linee di bit locali BL durante le operazioni di scrittura. Inoltre, il terminale di base del transistore bipolare dummy 4b* ? posto alla stessa tensione presente sulla linea di parola WL selezionata (ad esempio, ? posto a massa).
Il circuito generatore di soglia 50 comprende inoltre un amplificatore operazionale 54, un terzo transistore aggiuntivo 56, un transistore di uscita 58 e un transistore di polarizzazione 60.
Il transistore di uscita 58 e il transistore di polarizzazione 60 sono transistori MOS ad arricchimento a canale P; inoltre, il transistore di uscita 58 ? uguale al transistore di limitazione 40. Il terminale di sorgente del transistore di polarizzazione 60 ? posto alla tensione di alimentazione VDD, mentre il terminale di pozzo del transistore di polarizzazione 60 ? collegato al terminale di ingresso negativo dell'amplificatore operazionale 54, il cui terminale di ingresso positivo ? collegato al nodo di uscita dummy Nout*. Il terminale di gate del transistore di polarizzazione 60 ? posto a una tensione Vpbias, la quale pu? essere collegata alla tensione presente sul terminale di gate del primo transistore aggiuntivo 43. Ad esempio, la tensione Vpbias pu? essere tale per cui il transistore di polarizzazione 60 sia attivo, e la corrente che fluisce attraverso il transistore di polarizzazione 60, e quindi attraverso il transistore di uscita 58, sia uguale, a puro titolo di esempio, a met? della corrente che fluisce nel primo transistore aggiuntivo 43. In ogni caso, il valore preciso della corrente che fluisce nel transistore di polarizzazione 60 ? irrilevante.
Il terminale di sorgente del transistore di uscita 58 ? collegato al terminale di pozzo del transistore di polarizzazione 60, e quindi anche al terminale di ingresso negativo dell'amplificatore operazionale 54. Il terminale di gate del transistore di uscita 58 ? collegato al terminale di uscita dell?amplificatore operazionale 54. Il terminale di pozzo del transistore di uscita 58 ? collegato al terminale di pozzo del terzo transistore aggiuntivo 56. Il terminale di sorgente del terzo transistore aggiuntivo 56 ? collegato a massa, mentre il terminale di gate del terzo transistore aggiuntivo 56 ? posto alla tensione VON, in modo che il terzo transistore aggiuntivo 56 sia attivo durante la scrittura, se viene eseguito il rilevamento di open bit.
Da un punto di vista operativo, l'amplificatore operazionale 54 implementa uno schema di inseguitore di tensione e genera, sul suo terminale di uscita, la tensione Vclamp, che controlla il transistore di limitazione 40.
Inoltre, la tensione V* viene generata per mezzo (ad esempio) di uno specchio di corrente dedicato (non mostrato; ad esempio, formato all'interno del circuito di programmazione di corrente 20?), in modo che una corrente dummy I** fluisca attraverso il transistore di specchio dummy 26*, il transistore di selezione principale dummy 32*, il transistore di selezione locale dummy 30* e il resistore 4a*. Inoltre, la tensione V* pu? essere posta uguale a un valore tale per cui la corrente dummy I** sia uguale alla corrente massima che, durante qualsiasi operazione di scrittura (cio?, di tipo di set o di tipo reset), fluisce nella cella di memoria 3 da scrivere, in assenza di open bit. Ad esempio, la corrente dummy I** pu? essere uguale alla corrente massima che, durante un'operazione di reset, fluisce nella cella di memoria 3 da scrivere, nel caso in cui l'operazione di reset richieda una corrente maggiore dell'operazione di set.
Ci? premesso, ? possibile dimostrare che vale la seguente equazione:
Vclamp = Vbe + R*(I**) V? V? - Vth
in cui: Vbe ? la tensione emettitore-base del transistore bipolare dummy 4b*; R ? la resistenza del resistore 4a*; I** ? la summenzionata corrente dummy; V? ? la tensione sorgente-pozzo del transistore di selezione locale dummy 30*; V? ? la tensione sorgente-pozzo del transistore di selezione principale dummy 32*; e Vth ? la tensione di soglia del transistore di uscita 58.
Dato che ciascun elemento di memorizzazione 4a ha un valore di resistenza che varia durante la fase di scrittura (a causa della fusione del materiale a cambiamento di fase), il valore della resistenza R del resistore 4a* pu? essere posto uguale al valore massimo di resistenza che pu? essere assunto dagli elementi di memorizzazione 4a durante qualsiasi fase di scrittura (cio?, considerando l?operazione di set o l'operazione di reset).
Senza alcuna perdita di generalit?, il dispositivo di memoria 100 include, per ogni linea di bit principale MBL, un corrispondente circuito di pilotaggio di programmazione 19?; i circuiti di pilotaggio di programmazione 19? condividono il circuito di programmazione di corrente 20? e il circuito generatore di soglia 50. Inoltre, il circuito generatore di soglia 50 genera la tensione Vclamp in modo tale che la somma della tensione Vclamp e della tensione di soglia Vth del transistore di uscita 58 simuli la massima tensione consentita sul nodo di uscita Nout in assenza dell?open bit.
Ci? premesso, facendo riferimento al circuito di pilotaggio di programmazione 19? mostrato in Figura 5, e assumendo che la logica di controllo CL abbia eseguito un reset del circuito a flip-flop 46 attraverso il segnale sRESET, in modo che il terminale di uscita Q sia posto a ?0?, si verifica quanto segue.
Facendo riferimento alla tensione sul terminale di uscita Q del circuito a flip-flop 46 come tensione Vint, questa tensione Vint ? posta a ?0?, come spiegato in precedenza. Pertanto, la tensione sull'uscita del circuito invertitore 48 (di seguito definita nVint) ? posta a ?1?, quindi il transistore di controllo 42 ? al di sopra della soglia; di conseguenza, la corrente preliminare di programmazione I fluisce nel transistore di generatore di corrente 34 e la corrente di programmazione I* viene iniettata dal secondo transistore di specchio 26 nel nodo di uscita Nout. Inoltre, la corrente dummy I** fluisce nel resistore 4a*.
Facendo riferimento alla tensione Vout per designare la tensione sul nodo di uscita Nout, il transistore di limitazione 40 ? interdetto, fintantoch? la tensione Vout ? inferiore a Vclamp+Vth40, con Vth40 che designa la tensione di soglia del transistore di limitazione 40, che ? uguale alla suddetta tensione Vth. Pertanto, la tensione Vclamp+Vth40 ? uguale alla massima tensione che dovrebbe essere presente sul nodo di uscita Nout in assenza dell?open bit.
Alla luce di quanto sopra, quando la cella di memoria 3 funziona correttamente (cio?, non c'? un open bit), il transistore di limitazione 40 ? spento, poich? la tensione sulla linea di bit principale MBL e sulla linea di bit locale BL ? limitata, come spiegato con riferimento alla figura 4. Pertanto, poich? il primo e il secondo transistore aggiuntivo 43, 44 sono al di sopra della soglia, il nodo di controllo Nctrl ? collegato a massa e la tensione Vclamp_out ? uguale a ?0?, cio? rimane costante, a un valore quasi uguale a 0V. Di conseguenza, la tensione Vint sul terminale di uscita Q del circuito a flip-flop 46 rimane uguale a ?0? e la tensione nVint rimane uguale a ?1?.
Al contrario, nel caso in cui si verifichi un open bit nella cella di memoria 3, la tensione Vout tende ad aumentare, poich?, come spiegato con riferimento alla figura 4, le tensioni sulla linea di bit principale MBL e sulla linea di bit locale BL tendono, in assenza di qualsiasi contromisura, ad assumere una tensione quasi uguale alla tensione di alimentazione VDD. Pertanto, la tensione Vout supera la tensione Vclamp+Vth40, e il transistore di limitazione 40 si accende. Di conseguenza, la tensione Vclamp_out diventa uguale a ?1?, causando in tal modo una commutazione della tensione Vint sul terminale di uscita Q del circuito a flip-flop 46, che diventa uguale a ?1?. A sua volta, una tale commutazione provoca una commutazione del valore logico della tensione nVint sul terminale di uscita del circuito invertitore 48, che diventa uguale a ?0?. Il transistore di controllo 42 quindi si spegne, spegnendo in tal modo anche la corrente preliminare di programmazione I e la corrente di programmazione I*. Pertanto, la durata dell'impulso della corrente di programmazione I* ? ridotta, ad esempio, a non pi? di 10ns, in modo da ridurre la durata dell'intervallo di tempo in cui le tensioni sulla linea di bit principale MBL e sulla linea di bit locale BL possono mettere a rischio il transistore di selezione locale 30 e il transistore di selezione principale 32. In tal modo, il transistore di selezione locale 30 e il transistore di selezione principale 32 sono protetti, anche in caso di occorrenza di un open bit nella cella di memoria 3.
Da un altro punto di vista, la tensione Vclamp_out risulta dal confronto tra la corrente che fluisce attraverso il primo transistore aggiuntivo 43 e la corrente che fluisce attraverso il transistore di limitazione 40, quest'ultima essendo sostanzialmente uguale alla corrente che fluisce attraverso il transistore di uscita 58 ed essendo quindi imposta dalla tensione Vpbias, in modo da evitare che il rapporto tra le summenzionate correnti che fluiscono attraverso il primo transistore aggiuntivo 43 e il transistore di limitazione 40 rientri in un intervallo predeterminato (ad esempio, tra 0,1 e 10). Ci? premesso, se la corrente che fluisce attraverso il primo transistore aggiuntivo 43 ? rispettivamente maggiore o minore della corrente che fluisce attraverso il transistore di limitazione 40, la tensione Vclamp_out ? rispettivamente uguale al valore logico ?0? o al valore logico ?1?.
Secondo la forma di realizzazione mostrata in figura 5, il dispositivo di memoria 100 include un circuito di pilotaggio di programmazione 19? per ciascuna linea di bit principale MBL. La figura 6 mostra un'ulteriore forma di realizzazione, in cui ciascun circuito di pilotaggio di programmazione (indicato con 19?) ? accoppiato a pi? di una linea di bit principale. Questa forma di realizzazione verr? descritta con riferimento alle differenze rispetto al dispositivo di memoria 100 di figura 5, a meno che non sia diversamente specificato. Inoltre, gli elementi gi? presenti nel dispositivo di memoria 100 saranno designati mediante gli stessi segni di riferimento, a meno che non sia diversamente specificato.
In dettaglio, nel dispositivo di memoria (indicato con 200) di figura 6, ciascun circuito di pilotaggio di programmazione 19? (solo uno mostrato in figura 6) pu? essere accoppiato, ad esempio, a quattro linee di bit principali, che sono rispettivamente indicate con MBL<0>-MBL<3>; i corrispondenti quattro transistori di selezione principale 32 sono controllati dai segnali di decodifica di colonna principale sYN<0>-sYN<3>, che sono generati dalla logica di controllo CL in modo che solo uno di essi, alla volta, sia posto a ?1?, gli altri essendo posti a ?0?. Inoltre, per ciascuna delle linee di bit principali MBL<0>-MBL<3>, solo una delle corrispondenti k linee di bit locali BL ? mostrata in figura 6; i segnali di decodifica di colonna locale che controllano i corrispondenti quattro transistori di selezione locale 30 sono rispettivamente indicati con sYO?, sYO??, sYO??? e sYO????.
In maggior dettaglio, il circuito limitatore 35 comprende, per ciascuna linea di bit principale, un corrispondente transistore di limitazione; in figura 6, i quattro transistori di limitazione sono rispettivamente indicati con 40?, 40??, 40??? e 40????. Ciascuno dei transistori di limitazione 40?-40???? ? un transistore MOS ad arricchimento a canale P, che ? uguale al transistore di uscita 58.
Ciascuno dei transistori di limitazione 40?-40???? ha un terminale di sorgente, che ? collegato alla corrispondente linea di bit principale MBL<0>-MBL <3>, e un corrispondente terminale di pozzo, che ? collegato al terminale di pozzo del primo transistore aggiuntivo 43, cio? al nodo di controllo Nctrl; la tensione sul nodo di controllo Nctrl viene ancora definita tensione Vclamp_out. I terminali di gate dei transistori di limitazione 40?-40???? ricevono la tensione Vclamp generata dal generatore di soglia (indicato con 250), che ? condivisa tra i circuiti di pilotaggio di programmazione 19?.
Come mostrato in figura 7, il generatore di soglia 250 ? uguale a quello mostrato in figura 5, fatta eccezione per le seguenti differenze.
In dettaglio, il terminale di ingresso positivo dell'amplificatore operazionale 54 ? collegato alla linea di bit principale dummy MBL*. Pertanto, il transistore di selezione principale dummy 32* si trova all'esterno dell?anello di controllo che genera la tensione Vclamp. Inoltre, in questo caso si applica la seguente equazione:
Vclamp = Vbe R*(I**) V? - Vth
In pratica, la somma della tensione Vclamp e della tensione di soglia Vth del transistore di uscita 58 simula la massima tensione consentita sulla linea di bit principale MBL accoppiata alla cella di memoria 3 selezionata in assenza dell?open bit.
Fondamentalmente, il dispositivo di memoria 200 funziona allo stesso modo del dispositivo di memoria 100. In particolare, come menzionato in precedenza, in qualsiasi momento, solo uno dei transistori di selezione principale 32 accoppiati alle linee di bit principali MBL<0>-MBL<3> ? attivo, cio? ? attivo solo il transistore di selezione principale 32 collegato alla linea di bit principale MBL selezionata. Ad esempio, di seguito si assume che sia stata selezionata la linea di bit principale MBL<0>. Inoltre, nel caso in cui si verifichi un open bit durante la scrittura di una delle celle di memoria 3 collegate a una delle k linee di bit locali BL che possono essere accoppiate alla linea di bit principale MBL<0>, la tensione sulla linea di bit principale MBL<0> (indicata con VMBL in figura 6) tende ad aumentare; tuttavia, quando la tensione sulla linea di bit principale MBL<0> supera la tensione Vclamp+Vth40? (con Vth40? che indica la tensione di soglia del transistore di limitazione 40?), il transistore di limitazione 40? si accende; la tensione Vclamp+Vth40? ? uguale alla massima tensione che dovrebbe essere presente sulla linea di bit principale MBL<0> in assenza dell?open bit. Di conseguenza, la tensione Vclamp_out diventa uguale a ?1?, provocando in tal modo una commutazione del valore logico della tensione Vint sul terminale di uscita Q del circuito a flip-flop 46, che diventa uguale a ?1?. Pertanto, la corrente preliminare di programmazione I e la corrente di programmazione I* sono spente, nello stesso modo descritto con riferimento al dispositivo di memoria 100.
Ancora con riferimento alla forma di realizzazione delle figure 6-7, il transistore di selezione principale dummy 32* non concorre nel determinare la tensione Vclamp, quindi quest'ultimo emula meglio la tensione che dovrebbe essere presente sulla linea di bit principale MBL selezionata in assenza dell?open bit.
Sono possibili ulteriori forme di realizzazione, ad esempio in cui il meccanismo di iniezione della corrente di programmazione I* nel nodo di uscita Nout ? diverso da quello precedentemente descritto.
Ad esempio, la figura 8 mostra una forma di realizzazione che ? uguale a quella delle figure 6-7, fatta eccezione per le seguenti differenze.
In dettaglio, l'elemento selettore di ciascuna cella di memoria 3 ? formato da un corrispondente transistore di accesso (qui indicato con 5b), che ? un transistore MOSFET ad arricchimento a canale N. Inoltre, il terminale di pozzo di ciascun transistore di accesso 5b ? collegato al corrispondente elemento di memorizzazione 4a, mentre il terminale di sorgente ? collegato a massa. In caso di selezione della corrispondente linea di parola WL, il terminale di gate di qualsiasi transistore di accesso 5b ? posto a ?1?, in modo di per s? noto.
Il dispositivo di memoria (qui indicato con 300) comprende un controllore di corrente 20?, che ? condiviso tra i circuiti di pilotaggio di programmazione (qui indicati con 19???; solo uno mostrato in figura 8). Inoltre, ciascun circuito di pilotaggio di programmazione 19??? comprende un interruttore di pilotaggio 301 e un transistore di iniezione 302, che ? un transistore MOSFET ad arricchimento a canale P.
Il terminale di sorgente del transistore di iniezione 302 ? posto alla tensione di alimentazione VDD, mentre il terminale di pozzo ? collegato al nodo di uscita Nout. L'interruttore di pilotaggio 301 ? controllato da una tensione Vint?, in modo da, in alternativa, i) accoppiare il terminale di gate del transistore di iniezione 302 al controllore di corrente 20? (quando Vint? ? uguale al valore logico ?0?) o ii) porlo alla tensione di alimentazione VDD (quando Vint? ? uguale al valore logico ?1?). In particolare, quando il terminale di gate del transistore di iniezione 302 ? accoppiato al controllore di corrente 20?, il transistore di iniezione 302 inietta la corrente di programmazione I* nel nodo di uscita Nout; al contrario, quando il terminale di gate del transistore di iniezione 302 ? posto alla tensione di alimentazione VDD, il transistore di iniezione 302 ? interdetto.
Inoltre, il dispositivo di memoria 300 comprende inoltre un transistore cascode 304, un generatore di corrente 306 e un circuito latch 308.
Il transistore cascode 304 ? un transistore MOSFET ad arricchimento a canale N, i cui terminale di pozzo e terminale di sorgente sono rispettivamente collegati al nodo di controllo Nctrl e al generatore di corrente 306, anche quest'ultimo essendo collegato a massa ed essendo configurato per generare una corrente di polarizzazione Ib.
Un primo ingresso del circuito latch 308 ? collegato al terminale di sorgente del transistore cascode 304, mentre il secondo terminale di ingresso del circuito latch 308 riceve il segnale sRESET.
In uso, il transistore cascode 304 ? mantenuto attivo dalla logica di controllo CL, ponendo il suo terminale di gate ad una tensione Vcasn, ad esempio pari a 1,5V. Inoltre, ? presente una tensione Vclamp_out? sul primo ingresso del circuito latch 308, la quale ha lo stesso valore logico della tensione Vclamp_out sul nodo di controllo Nctrl. In particolare, se la tensione Vclamp_out ? rispettivamente uguale (ad esempio) a 0V o 4,5V, la tensione Vclamp_out? ? rispettivamente uguale a 0V o 1V, a causa della presenza del transistore cascode 304.
Il circuito latch 308 genera sulla sua uscita la summenzionata tensione Vint?, in funzione della tensione Vclamp_out?, e quindi in funzione della tensione Vclamp_out, in modo che la tensione Vint? abbia lo stesso valore logico della tensione Vclamp_out?.
Il circuito generatore di soglia (qui indicato con 350) ? uguale a quello di figura 7, fatta eccezione per le seguenti differenze.
Il terminale di gate del transistore di specchio dummy 26* ? posto alla tensione V*, in modo che la corrente dummy I** sia uguale alla corrente massima che, durante qualsiasi operazione di scrittura (cio?, di tipo set o reset), fluisce nella cella di memoria 3 da scrivere.
La tensione Vpbias ? tale per cui il transistore di polarizzazione 60 ? attivo e la corrente che fluisce attraverso il transistore di polarizzazione 60 ? uguale, ad esempio, alla met? della corrente che fluisce nel generatore di corrente 306.
Inoltre, in luogo del transistore bipolare dummy 4b*, ? presente un transistore MOSFET dummy 5b*, che ? uguale ai transistori di accesso 5b. Il terminale di gate del transistore MOSFET dummy 5b* ? posto dalla logica di controllo CL ad una tensione Ven_clamp, che ? uguale alla tensione presente sulle linee di parola WL quando selezionate, in modo da mantenere attivo il transistore MOSFET dummy 5b*.
Il funzionamento del dispositivo di memoria 300 ? uguale a quello del dispositivo di memoria 200.
In dettaglio, considerando che la caduta di tensione sul transistore MOSFET dummy 5b* ? trascurabile, si applica la seguente equazione:
Vclamp = R*(I**) V? - Vth
In uso, dopo un reset del circuito latch 308 attraverso il segnale sRESET, la tensione Vint? ? uguale al valore logico ?0?, in modo da forzare l'interruttore di pilotaggio 301 a collegare il terminale di gate del transistore di iniezione 302 al controllore di corrente 20?, in modo da generare la corrente di programmazione I*.
Assumendo ad esempio che sia stata selezionata la linea di bit principale MBL<0> e assumendo che si verifichi un open bit durante la scrittura di una delle celle di memoria 3 collegate a una delle k linee di bit locali BL che possono essere accoppiate alla linea di bit principale MBL<0>, la tensione sulla linea di bit principale MBL<0> tende ad aumentare; tuttavia, quando la tensione sulla linea di bit principale MBL<0> (indicata con VMBL nella figura 8) supera la tensione Vclamp+Vth40? (con Vth40' che designa la tensione di soglia del transistore di limitazione 40?), il transistore di limitazione 40? si accende. Di conseguenza, le tensioni Vclamp_out, Vclamp_out? e Vint? diventano uguali a ?1?; pertanto la tensione Vint? forza l'interruttore di pilotaggio 301 a scollegare il terminale di gate del transistore di iniezione 302 dal controllore di corrente 20?, e a porlo alla tensione di alimentazione VDD. In tal modo, il transistore di iniezione 302 si spegne e la corrente di programmazione I* viene spenta, proteggendo in tal modo il dispositivo di memoria 300. Da un altro punto di vista, la tensione Vclamp_out? risulta dal confronto tra la corrente che fluisce attraverso il generatore di corrente 306 e la corrente che fluisce attraverso il transistore di limitazione 40? e il transistore cascode 304, quest'ultima essendo sostanzialmente uguale alla corrente che fluisce attraverso il transistore di uscita 58 ed essendo quindi imposta dalla tensione Vpbias, in modo che il rapporto tra le correnti che fluiscono attraverso il generatore di corrente 306 e il transistore di limitazione 40? rientri in un intervallo predeterminato (ad esempio, tra 0,1 e 10). Ci? premesso, se la corrente che fluisce attraverso il generatore di corrente 306 ? rispettivamente maggiore o minore della corrente che fluisce attraverso il transistore di limitazione 40?, la tensione Vclamp_out? ? rispettivamente uguale al valore logico ?0? o al valore logico ?1?.
Il dispositivo di memoria 300 comprende inoltre una porta logica 310 di tipo ?OR?. In particolare, al fine di rilevare l?occorrenza di un open bit nella matrice di memoria 2, le tensioni Vint? (solo una mostrata in figura 8) di tutti i circuiti di pilotaggio di programmazione 19??? sono utilizzate come ingressi della porta logica 310, in modo che l'uscita della porta logica 310 vada a ?1? non appena una delle tensioni Vint? va a ?1?. Un tale schema circuitale pu? essere implementato anche nella forma di realizzazione mostrata nelle figure 6-7. Tuttavia, facendo riferimento alla tensione di uscita della suddetta porta logica 310 come segnale OpenB_det, tale segnale OpenB_det consente di rilevare l?occorrenza di un open bit, ma non consente di identificare il gruppo di linee di bit principali MBL collegato alla cella di memoria 3 in cui si ? verificato l?open bit durante la scrittura. Al fine di fornire anche questa funzionalit?, ? possibile implementare la forma di realizzazione mostrata in figura 9, in cui il dispositivo di memoria ? indicato con 400.
Senza alcuna perdita di generalit?, la forma di realizzazione di figura 9 fa riferimento alla forma di realizzazione delle figure 6-7, partendo dal presupposto che il dispositivo di memoria 400 include un primo, un secondo e un terzo circuito di pilotaggio di programmazione 19a?, 19b?, 19c? disposti in sequenza, ciascuno dei quali ? associato a un gruppo corrispondente di quattro linee di bit principali MBL (non mostrate), nonch? a un corrispondente nodo di controllo Nctrl. In altre parole, sebbene non sia mostrato, ciascuno tra il primo, secondo e terzo circuito di pilotaggio di programmazione 19a?, 19b?, 19c? ? accoppiato ad una porzione corrispondente della matrice di memoria 2 (non mostrata in figura 9) allo stesso modo mostrato in figura 6. A questo proposito, in figura 9, per ciascuno tra il primo, secondo e terzo circuito di pilotaggio di programmazione 19a?, 19b?, 19c?, la parte corrispondente diversa dal corrispondente circuito invertitore 48 e dal corrispondente circuito a flip-flop 46 ? schematicamente mostrata come un riquadro, indicato con 499.
Le tensioni sui nodi di controllo Nctrl del primo, secondo e terzo circuito di pilotaggio di programmazione 19a?, 19b?, 19c? sono rispettivamente indicate con Vclamp_out_A, Vclamp_out_B e Vclamp_out_C. Le tensioni sulle uscite dei circuiti invertitori 48 del primo, secondo e terzo circuito di pilotaggio di programmazione 19?, 19b?, 19c? sono rispettivamente indicate con SnVint_A, SnVint_B e SnVint_C; le tensioni sulle uscite dei circuiti a flip-flop 46 del primo, secondo e terzo circuito di pilotaggio di programmazione 19a?, 19b?, 19c? sono rispettivamente indicate con SVint_A, SVint_B e SVint_C.
Inoltre, il dispositivo di memoria 400 include, per ciascuno tra il primo, secondo e terzo circuito di pilotaggio di programmazione 19a?, 19b?, 19c?, un corrispondente primo multiplatore 401 e un corrispondente secondo multiplatore 402.
In dettaglio, il primo e secondo terminale di ingresso del primo multiplatore 401 del primo circuito di pilotaggio di programmazione 19a? sono rispettivamente collegati alla tensione di alimentazione secondaria Vd e all'uscita del circuito invertitore 48 del secondo circuito di pilotaggio di programmazione 19b?, per ricevere la tensione SnVint_B. Il primo terminale di ingresso del secondo multiplatore 402 del primo circuito di pilotaggio di programmazione 19a? ? collegato al corrispondente nodo di controllo Nctrl, per ricevere la tensione Vclamp_out_A. Il secondo terminale di ingresso del secondo multiplatore 402 del primo circuito di pilotaggio di programmazione 19a? riceve un segnale di clock scan_ck, che pu? essere generato dalla logica di controllo CL.
Le uscite del primo e secondo multiplatore 401, 402 del primo circuito di pilotaggio di programmazione 19a? sono collegate, rispettivamente, al terminale di ingresso dati e al terminale di ingresso di clock del corrispondente circuito a flip-flop 46.
Il primo e secondo terminale di ingresso del primo multiplatore 401 del secondo circuito di pilotaggio di programmazione 19b? sono rispettivamente collegati alla tensione di alimentazione secondaria Vd e all'uscita del circuito invertitore 48 del terzo circuito di pilotaggio di programmazione 19b?, per ricevere la tensione SnVint_C. Il primo terminale di ingresso del secondo multiplatore 402 del secondo circuito di pilotaggio di programmazione 19b? ? collegato al corrispondente nodo di controllo Nctrl, per ricevere la tensione Vclamp_out_B. Il secondo terminale di ingresso del secondo multiplatore 402 del secondo circuito di pilotaggio di programmazione 19b? riceve il segnale di clock scan_ck.
Le uscite del primo e secondo multiplatore 401, 402 del secondo circuito di pilotaggio di programmazione 19b? sono collegate, rispettivamente, al terminale di ingresso dati e al terminale di ingresso di clock del corrispondente circuito a flip-flop 46.
Il primo e secondo terminale di ingresso del primo multiplatore 401 del terzo circuito di pilotaggio di programmazione 19c? sono rispettivamente collegati alla tensione di alimentazione secondaria Vd e alla massa. Il primo terminale di ingresso del secondo multiplatore 402 del terzo circuito di pilotaggio di programmazione 19c? ? collegato al corrispondente nodo di controllo Nctrl, per ricevere la tensione Vclamp_out_C. Il secondo terminale di ingresso del secondo multiplatore 402 del terzo circuito di pilotaggio di programmazione 19c? riceve il segnale di clock scan_ck.
Le uscite del primo e secondo multiplatore 401, 402 del terzo circuito di pilotaggio di programmazione 19c? sono collegate, rispettivamente, al terminale di ingresso dati e al terminale di ingresso di clock del corrispondente circuito a flip-flop 46.
Tutti i primi e secondi multiplatori 401, 402 sono controllati per mezzo di un segnale scan_en generato dalla logica di controllo CL, in modo che, quando il segnale scan_en ? uguale al valore logico ?0?, ciascuno tra i primi e secondi multiplatori 401, 402 collega il suo terminale di uscita al suo primo terminale di ingresso e quando il segnale scan_en ? uguale al valore logico ?1?, ciascuno tra i primi e secondi multiplatori 401, 402 collega il suo terminale di uscita al suo secondo terminale di ingresso. A questo proposito, la logica di controllo CL pu? essere controllata (cio?, programmata), in un modo di per s? noto, in modo da porre il segnale scan_en uguale a ?0? (ad esempio, in uso normale) o a ?1? (ad esempio, durante un'analisi dei guasti).
Inoltre, il dispositivo di memoria 400 include una porta logica 410 di tipo ?OR?, che riceve in ingresso le tensioni SVint_A, SVint_B e SVint_C e genera il segnale OpenB_det.
Fondamentalmente, quando la logica di controllo CL pone il segnale scan_en uguale al valore logico ?0?, il dispositivo di memoria 400 funziona come il dispositivo di memoria 200. In questo caso, le tensioni SnVint_A, SnVint_B e SnVint_C sono uguali alle tensioni nVint che vengono generate, rispettivamente, dai circuiti invertitori 48 del primo, secondo e terzo circuito di pilotaggio di programmazione 19a?, 19b?, 19c?; allo stesso modo, le tensioni SVint_A, SVint_B e SVint_C sono uguali alle tensioni Vint che sono generate, rispettivamente, dai circuiti a flip-flop 46 del primo, secondo e terzo circuito di pilotaggio di programmazione 19a?, 19b?, 19c?. Pertanto, il segnale OpenBit_det ? uguale a ?0? in assenza di open bit ed ? uguale a ?1? quando si verifica un open bit, indipendentemente dalla posizione dell?open bit.
In pratica, in uso normale il segnale scan_en ? uguale a ?0? e la logica di controllo CL pu? rilevare, in base al segnale OpenBit_det, l?occorrenza di un open bit durante una fase di scrittura. A questo proposito, in modo di per s? noto, durante la scrittura il primo, secondo e terzo circuito di pilotaggio di programmazione 19a?, 19b?, 19c? condividono lo stesso indirizzo, cio? selezionano e scrivono contemporaneamente rispettive celle di memoria 3 selezionate che hanno la stessa posizione relativa, cio? sono indirizzati mediante la stessa coppia di segnali di decodifica di colonna locale e principale. Ad esempio, assumendo che l'indirizzo condiviso corrisponda alla U-esima linea di bit principale MBL e alla L-esima linea di bit locale BL, ciascuno tra il primo, secondo e terzo circuito di pilotaggio di programmazione 19a?, 19b?, 19c? seleziona la rispettiva linea di bit principale MBL<U> e le rispettive linee di bit locali BL<L>, solo la linea di bit locale BL<L> che ? accoppiata alla linea di bit principale MBL<U> essendo attraversata dalla corrente di programmazione I*.
Inoltre, come spiegato in precedenza, la logica di controllo CL pu? essere controllata in modo da porre il segnale scan_en uguale a ?1?, ad esempio dopo il rilevamento dell'occorrenza di un open bit durante una fase di scrittura che coinvolge una linea di bit locale BL selezionata, una linea di bit principale MBL selezionata e una linea di parola WL selezionata. Quando la logica di controllo CL pone il segnale scan_en uguale al valore logico ?1?, il dispositivo di memoria 400 implementa una catena di scansione, come descritto qui di seguito.
In dettaglio, la commutazione del segnale scan_en a ?1? implica che le tensioni (in particolare, i corrispondenti valori logici) sui terminali di uscita Q dei circuiti a flipflop 46, e quindi anche sui terminali di uscita dei circuiti invertitori 48, ?si congelano?, cio? non cambiano, fino a quando la logica di controllo CL non genera un impulso del segnale di clock scan_ck, come descritto qui di seguito. Pertanto, anche i valori logici delle tensioni SnVint_A, SnVint_B e SnVint_C rimangono bloccati ai corrispondenti valori logici che sono stati generati durante la summenzionata fase di scrittura (cio?, durante l'ultima fase di scrittura con il segnale scan_en uguale a ?0?), fino a quando la logica di controllo CL genera un impulso del segnale di clock scan_ck.
Inoltre, i valori logici sugli ingressi dati dei circuiti a flip-flop 46 del primo e del secondo circuito di pilotaggio di programmazione 19a?, 19b? sono rispettivamente uguali ai valori logici delle tensioni SnVint_B e SnVint_C, che, come detto in precedenza, sono rispettivamente uguali alle tensioni nVint che sono state generate dai circuiti invertitori 48 del secondo e del terzo circuito di pilotaggio di programmazione 19b?, 19c? durante la summenzionata fase di scrittura (cio?, quando il segnale scan_en era uguale a ?0?); analogamente, come detto in precedenza, il valore logico della tensione SnVint_A ? uguale al valore logico della tensione nVint che ? stata generata dal circuito invertitore 48 del primo circuito di pilotaggio di programmazione 19a? durante la summenzionata fase di scrittura. Pertanto, i valori logici delle tensioni SnVint_A, SnVint_B e SnVint_Cv dipendono dal fatto che l?open bit si sia verificato in una cella di memoria 3 accoppiata o meno al corrispondente circuito di pilotaggio di programmazione.
Ci? premesso, facendo riferimento al segnale scan_out per designare il segnale presente sul terminale di uscita del circuito invertitore 48 del primo circuito di pilotaggio di programmazione 19a? quando il segnale scan_en ? uguale a ?1?, accade quanto segue.
Ciascun gruppo formato dal circuito a flip-flop 46, dal circuito invertitore 48 e dal primo e secondo multiplatore 401, 402 di uno qualsiasi tra il primo, secondo e terzo circuito di pilotaggio di programmazione 19a?, 19b?, 19c? funge da circuito riconfigurabile, che opera in una modalit? diversa, in base al valore logico del segnale scan_en. Inoltre, quando il segnale scan_en ? uguale a ?1?, l'ingresso di ciascun circuito riconfigurabile ? accoppiato all'uscita del successivo circuito riconfigurabile, in modo da ricevere il valore logico presente su quest'ultimo e trasferire questo valore logico sulla propria uscita, quando si verifica un impulso del segnale di clock scan_ck.
Alla luce di quanto sopra, dopo la commutazione a ?1? del segnale scan_en, il segnale scan_out ha un primo valore logico, che ? uguale al valore logico della tensione SnVint_A, che ? uguale a ?1? se l?open bit si ? verificato in una cella di memoria 3 collegata al primo circuito di pilotaggio di programmazione 19a?, altrimenti ? uguale a ?0?.
Dopo un primo impulso del segnale di clock scan_ck, il segnale scan_out ha un secondo valore logico, che ? uguale al valore logico della tensione SnVint_B, che ? uguale a ?1? se l?open bit si ? verificato in una cella di memoria 3 collegata al secondo circuito di pilotaggio di programmazione 19b?, altrimenti ? uguale a ?0?.
Dopo un secondo impulso del segnale di clock scan_ck, il segnale scan_out ha un terzo valore logico, che ? uguale al valore logico della tensione SnVint_C, il cui valore logico ? uguale a ?1? se l?open bit si ? verificato in una cella di memoria 3 collegata al terzo circuito di pilotaggio di programmazione 19c?, altrimenti ? uguale a ?0?.
Pertanto, in base ai summenzionati primo, secondo e terzo valore logico assunti dal segnale scan_out, la logica di controllo CL pu? determinare se l?open bit si ? verificato in una cella di memoria 3 scritta dal primo o dal secondo o dal terzo circuito di pilotaggio di programmazione 19a?, 19b?, 19c?; inoltre, facendo riferimento alle summenzionate linea di bit principale MBL selezionata, linea di bit BL selezionata (in particolare al corrispondente segnale di decodifica di colonna principale e al corrispondente segnale di decodifica di colonna locale) e linea di parola WL selezionata, la logica di controllo CL pu? determinare la cella di memoria 3 in cui si ? verificato l?open bit.
Sebbene non mostrate, sono possibili forme di realizzazione che sono uguali a quella mostrata in figura 9, ma in cui i circuiti di pilotaggio di programmazione sono dei tipi mostrati nella figura 5 o 8; il circuito generatore di soglia pu? variare di conseguenza.
La figura 10 mostra un esempio di applicazione di un dispositivo di memoria (indicato con 500) secondo qualsiasi dei precedenti. In particolare, la figura 10 illustra una porzione di un apparecchio elettronico 570 che, ad esempio, pu? essere: un PDA (assistente digitale personale); un computer portatile o fisso, eventualmente con capacit? di trasferimento dati senza fili; un telefono mobile; un lettore audio digitale; una fotocamera o una videocamera; o ulteriori dispositivi in grado di elaborare, memorizzare, trasmettere e ricevere informazioni.
In dettaglio, l'apparecchio elettronico 570 comprende: un controllore 571 (ad esempio, dotato di un microprocessore, un DSP o un microcontrollore); un dispositivo di ingresso/uscita 572 (ad esempio dotato di un tastierino numerico e un display), per l'immissione e la visualizzazione dei dati; il dispositivo di memoria 500; un'interfaccia senza fili 574, ad esempio un'antenna, per trasmettere e ricevere dati attraverso una rete di comunicazione senza fili a radiofrequenza; e una RAM 575. Tutti i componenti dell'apparecchio elettronico 570 sono accoppiati attraverso un bus 576. ? possibile utilizzare una batteria 577 come sorgente di alimentazione elettrica nell'apparecchio elettronico 570, che pu? inoltre essere dotato di una fotocamera o videocamera 578. Inoltre, il controllore 571 pu? controllare il dispositivo di memoria 500, ad esempio cooperando con la logica di controllo CL.
I vantaggi forniti dal presente dispositivo di memoria sono chiariti dalla descrizione di cui sopra.
In particolare, la presente soluzione consente di evitare l?occorrenza di stress da sovratensione sui transistori del decodificatore di colonna, nel caso in cui si verifichi un open bit durante una fase di scrittura, in modo da proteggere i transistori. Inoltre, l'implementazione del circuito generatore di soglia, che include un circuito dummy, consente di generare con precisione una tensione di riferimento che simula la tensione che si verifica nel decodificatore di colonna, in assenza di open bit.
Fondamentalmente, la protezione viene ottenuta, in ciascun circuito di pilotaggio di programmazione, rilevando, per ogni linea di bit principale accoppiabile del circuito di pilotaggio di programmazione, un corrispondente nodo di rilevamento, che, nel caso di una singola linea di bit principale accoppiabile al circuito di pilotaggio di programmazione, coincide con il nodo di uscita Nout del circuito di pilotaggio di programmazione e, in caso di pi? di una linea di bit principale accoppiabile al circuito di pilotaggio di programmazione, coincide con la linea di bit principale. In entrambi i casi, la tensione sul nodo di rilevamento dipende almeno (o pu? persino coincidere con) la tensione sulla corrispondente linea di bit principale, quando la cella di memoria selezionata accoppiata al nodo di uscita Nout del circuito di pilotaggio di programmazione (cio?, la cella scritta dal circuito di pilotaggio di programmazione considerato) ? accoppiata a detta corrispondente linea di bit principale (cio?, e non alle altre, se presenti, linee di bit principali accoppiabili al circuito di pilotaggio di programmazione considerato).
Inoltre, la logica di controllo CL pu? ottimizzare le strategie di scrittura, in base al rilevamento di possibili open bit. Ad esempio, nel caso di un'operazione di scrittura di tipo set (cio?, per scrivere il valore logico ?1? in una cella di memoria che memorizza il valore logico ?0?) con un open bit, la cella di memoria viene sempre letta come zero; pertanto, la logica di controllo CL verifica lo stato e tenta di fornire pi? impulsi per impostare il valore logico ?1?. Tuttavia, il circuito limitatore 35 pu? spegnere la corrente di programmazione I* durante il primo impulso e impedire la generazione di ulteriori impulsi della corrente di programmazione I*.
Alcune forme di realizzazione consentono inoltre non solo di proteggere il dispositivo di memoria, ma anche di identificare le celle di memoria danneggiate.
Infine, risulta chiaro che possono essere apportate modifiche e variazioni a quanto descritto e illustrato nella presente, senza per questo allontanarsi dall'ambito della presente invenzione, come definito nelle rivendicazioni allegate.
Ad esempio, il circuito limitatore pu? essere diverso dalle forme di realizzazione sopra descritte. Ad esempio, sono possibili forme di realizzazione (non mostrate) le quali sono rispettivamente uguali a quelle corrispondenti precedentemente descritte, ma in cui ? presente un transistore aggiuntivo. Questo transistore aggiuntivo pu? essere un transistore N-MOS ad arricchimento, i cui terminali di pozzo e sorgente sono rispettivamente collegati al nodo di controllo Nctrl e alla massa; inoltre, il terminale di gate di questo transistore aggiuntivo ? controllato mediante una tensione generata dalla logica di controllo CL in modo che sia uguale alla negazione logica della tensione VON, in modo da forzare a massa la tensione Vclamp_out, in caso di un'operazione di scrittura in cui non si intende utilizzare il circuito limitatore (cio? quando la tensione VON ? uguale a ?0?), senza influire sul funzionamento del circuito limitatore quando la tensione VON ? uguale a ?1?.
In modo di per s? noto, la logica di controllo CL pu? implementare diverse strategie di scrittura. Ad esempio, la logica di controllo CL pu? porre a ?1? il segnale sRESET dopo ogni operazione di scrittura; in questo modo, il circuito limitatore ? pronto per la seguente operazione di scrittura, ad esempio su un indirizzo successivo.
Infine, come detto in precedenza, le celle di memoria possono essere di un tipo diverso da quello che ? stato descritto.

Claims (13)

RIVENDICAZIONI
1. Dispositivo di memoria non volatile comprendente: - una matrice (2) di celle di memoria (3) disposte in righe e colonne, ciascuna cella di memoria (3) includendo un rispettivo elemento di memorizzazione (4a) e un rispettivo elemento di accesso (4b; 5b);
- una pluralit? di linee di parola (WL), le celle di memoria (3) di ciascuna riga essendo accoppiate ad una corrispondente linea di parola (WL);
- una pluralit? di linee di bit locali (BL), le celle di memoria (3) di ciascuna colonna essendo accoppiate ad una corrispondente linea di bit locale (BL);
- una pluralit? di linee di bit principali (MBL), ciascuna linea di bit principale (MBL) essendo accoppiabile a un corrispondente sottoinsieme di linee di bit locali (BL);
- una pluralit? di circuiti di pilotaggio di programmazione (19'; 19?; 19???), ciascuno dei quali ha un corrispondente nodo di uscita (Nout) ed ? configurato per iniettare una corrente di programmazione (I*) nel corrispondente nodo di uscita (Nout), ciascun nodo di uscita (Nout) essendo accoppiabile a un corrispondente sottoinsieme di linee di bit principali (MBL; MBL<0>-MBL<3>); e
- un decodificatore di colonna (8);
in cui il decodificatore di colonna (8) include, per ciascun circuito di pilotaggio di programmazione (19?; 19?; 19???):
- per ciascuna delle linee di bit principali (MBL; MBL<0>-MBL<3>) del corrispondente sottoinsieme, un corrispondente circuito di selezione principale (32), che ? elettronicamente controllabile in modo da accoppiare selettivamente la linea di bit principale (MBL; MBL<0>-MBL<3>) al nodo di uscita (Nout) del circuito di pilotaggio di programmazione (19?; 19?; 19???); e
- per ciascuna delle linee di bit locali (BL) accoppiabili ad una corrispondente linea di bit principale (MBL; MBL<0>-MBL<3>) di detto corrispondente sottoinsieme di linee di bit principali (MBL; MBL<0>-MBL<3>), un circuito di selezione locale (30), che ? elettronicamente controllabile in modo da accoppiare selettivamente la linea di bit locale (BL) alla corrispondente linea di bit principale (MBL; MBL<0>-MBL<3>);
e in cui detto dispositivo di memoria (100; 200; 300; 400) comprende inoltre:
- un'unit? di controllo (CL) che ? configurata per controllare i circuiti di selezione locale (30) e i circuiti di selezione principale (32) in modo che, durante una fase di scrittura di un numero di celle di memoria (3) selezionate, ciascuna cella di memoria (3) selezionata sia accoppiata al nodo di uscita (Nout) di un corrispondente circuito di pilotaggio di programmazione (19?; 19?; 19???) attraverso la corrispondente linea di bit locale (BL) e la corrispondente linea di bit principale (MBL; MBL<0>-MBL<3>), in modo da essere attraversata dalla corrispondente corrente di programmazione (I*);
e in cui ciascun circuito di pilotaggio di programmazione (19?; 19?; 19???) include inoltre un corrispondente circuito limitatore (35) che ? elettricamente accoppiato, per ogni linea di bit principale (MBL; MBL<0>-MBL<3>) del corrispondente sottoinsieme, a un corrispondente nodo di rilevamento (Nout; MBL<0>-MBL<3>) la cui tensione dipende, quando la cella di memoria (3) selezionata accoppiata al nodo di uscita (Nout) del corrispondente circuito di pilotaggio di programmazione (19?; 19?; 19???) ? accoppiata alla corrispondente linea di bit principale (MBL; MBL<0>-MBL<3>), dalla tensione su detta corrispondente linea di bit principale (MBL; MBL<0>-MBL<3>); e in cui ciascun circuito limitatore (35) ? configurato per spegnere la corrispondente corrente di programmazione (I*), nel caso in cui la tensione (Vout; VMBL) su uno qualsiasi dei corrispondenti nodi di rilevamento (Nout; MBL<0>-MBL<3>) superi una tensione di riferimento (Vclamp+Vth40; Vclamp+Vth40?).
2. Dispositivo di memoria secondo la rivendicazione 1, in cui ciascun circuito limitatore (35) comprende, per ogni linea di bit principale (MBL<0>-MBL<3>) del corrispondente sottoinsieme di linee di bit principali (MBL<0>-MBL<3>), un corrispondente elemento di commutazione (40?-40????), che ? accoppiato alla corrispondente linea di bit principale (MBL<0>-MBL<3>) e ad un nodo di controllo (Nctrl) di detto circuito limitatore (35), detto elemento di commutazione (40?-40????) essendo configurato per accoppiare la corrispondente linea di bit principale (MBL<0>-MBL<3>) al nodo di controllo (Nctrl), nel caso in cui la tensione (VMBL) su detta corrispondente linea di bit principale (MBL<0>-MBL<3>) superi la tensione di riferimento (Vclamp+Vth40?), in modo da provocare una commutazione del valore logico di una tensione di controllo (Vclamp_out) su detto nodo di controllo (Nctrl); e in cui ciascun circuito limitatore (35) ? configurato in modo che la tensione di controllo (Vclamp_out) sul corrispondente nodo di controllo (Nctrl) controlli lo spegnimento della corrispondente corrente di programmazione (I*).
3. Dispositivo di memoria secondo la rivendicazione 1, in cui, per ciascun circuito di pilotaggio di programmazione (19?), il corrispondente sottoinsieme di linee di bit principali (MBL) include una singola corrispondente linea di bit principale (MBL); e in cui ciascun circuito limitatore (35) comprende un corrispondente elemento di commutazione (40), che ? accoppiato al corrispondente nodo di uscita (Nout) e ad un corrispondente nodo di controllo (Nctrl), detto elemento di commutazione (40) essendo configurato per accoppiare il corrispondente nodo di uscita (Nout) al corrispondente nodo di controllo (Nctrl), nel caso in cui la tensione (Vout) sul corrispondente nodo di uscita (Nout) superi la tensione di riferimento (Vclamp+Vth40), in modo da provocare una commutazione del valore logico di una tensione di controllo (Vclamp_out) su detto nodo di controllo corrispondente (Nctrl); e in cui ciascun circuito limitatore (35) ? configurato in modo che la tensione di controllo (Vclamp_out) sul corrispondente nodo di controllo (Nctrl) controlli lo spegnimento della corrispondente corrente di programmazione (I*).
4. Dispositivo di memoria secondo la rivendicazione 2 o 3, in cui, durante detta fase di scrittura, l'unit? di controllo (CL) controlla i circuiti di selezione locale (30) e i circuiti di selezione principale (32) accoppiati alle celle di memoria (3) selezionate attraverso, rispettivamente, uno stesso segnale di decodifica di colonna locale (sYO) e uno stesso segnale di decodifica di colonna principale (sYN); e in cui ciascun circuito limitatore (35) comprende inoltre un circuito a flip-flop riconfigurabile (46, 48, 401, 402) accoppiato al corrispondente nodo di controllo (Nctrl), l'unit? di controllo (CL) essendo controllabile in modo da fare in modo che i circuiti a flipflop riconfigurabili (46, 48, 401, 402) operino, durante detta fase di scrittura, in una prima modalit?; e in cui, quando opera nella prima modalit?, ciascun circuito a flipflop riconfigurabile (46, 48, 401, 402) ? configurato per:
- generare, su una rispettiva uscita, un rispettivo segnale di interruzione (SnVint_A, SnVint_B, SnVint_C), il cui valore logico dipende dalla tensione di controllo (Vclamp_out_A, Vclamp_out_B, Vclamp_out_C) sul corrispondente nodo di controllo (Nctrl), detto valore logico essendo indicativo del fatto che, durante detta fase di scrittura, si ? verificato un open bit nella cella di memoria (3) selezionata accoppiata al corrispondente circuito di pilotaggio di programmazione (19a?, 19b?, 19c?), il corrispondente circuito limitatore (35) essendo inoltre configurato per spegnere la corrispondente corrente di programmazione (I*) in base al rispettivo segnale di interruzione (SnVint_A, SnVint_B, SnVint_C);
e in cui, quando l'unit? di controllo (CL) ? configurata per fare in modo che i circuiti a flip-flop riconfigurabili (46, 48, 401, 402) operino nella prima modalit?, l'unit? di controllo (CL) ? inoltre configurata per:
- rilevare l?occorrenza, durante detta fase di scrittura, di un open bit in una qualsiasi delle celle di memoria (3) selezionate, in base ai segnali di interruzione (SnVint_A, SnVint_B, SnVint_C) generati;
e in cui l'unit? di controllo (CL) ? inoltre controllabile in modo da fare in modo che i circuiti a flipflop riconfigurabili (46, 48, 401, 402) operino, dopo detta fase di scrittura, in una seconda modalit?; e in cui, quando l'unit? di controllo (CL) ? configurata per fare in modo che i circuiti a flip-flop riconfigurabili (46, 48, 401, 402) operino nella seconda modalit?, l'unit? di controllo (CL) ? inoltre configurata per generare un segnale di clock (scan_ck) pulsato; e in cui, quando operano nella seconda modalit?, i circuiti a flip-flop riconfigurabili (46, 48, 401, 402) sono accoppiati in cascata e ciascun circuito a flip-flop riconfigurabile (46, 48, 401, 402) ? configurato per:
- accoppiare un rispettivo ingresso all'uscita del successivo circuito a flip-flop riconfigurabile (46, 48, 401, 402), in modo da ricevere il valore logico sull'uscita di detto successivo circuito a flip-flop riconfigurabile (46, 48, 401, 402), detto valore logico sull'uscita di detto successivo circuito a flip-flop riconfigurabile essendo indicativo del fatto che, durante detta fase di scrittura, si ? verificato un open bit nella cella di memoria (3) selezionata accoppiata al circuito di pilotaggio di programmazione (19a?,19b?,19c?) che corrisponde a detto successivo circuito a flip-flop riconfigurabile;
- ricevere detto segnale di clock (scan_ck); e
- trasferire il valore logico sul rispettivo ingresso sulla rispettiva uscita, con una temporizzazione che dipende dagli impulsi di detto segnale di clock (scan_ck);
e in cui l'unit? di controllo (CL) ? inoltre configurata per determinare il circuito di pilotaggio di programmazione (19a?, 19b?, 19c?) accoppiato, durante detta fase di scrittura, alla cella di memoria (3) selezionata in cui si ? verificato un open bit, in base ai valori logici sull'uscita del primo circuito a flip-flop riconfigurabile (46, 48, 401, 402) della cascata, durante un numero di impulsi del segnale di clock (scan_ck).
5. Dispositivo di memoria secondo una qualsiasi delle rivendicazioni precedenti, comprendente inoltre un circuito generatore di soglia (50; 250; 350), che include:
- un generatore di corrente dummy (26*) configurato per iniettare una corrente dummy (I**) in un nodo dummy (Nout*);
- una linea di bit principale dummy (MBL*) e una linea di bit locale dummy (BL*);
- una cella di memoria dummy (3*) includente un resistore (4a*) e accoppiata alla linea di bit locale dummy (BL*);
- un circuito di selezione principale dummy (32*) uguale a detti circuiti di selezione principale (32) e controllabile elettronicamente in modo da accoppiare la linea di bit principale dummy (MBL*) al nodo dummy (Nout*); e
- un circuito di selezione locale dummy (30*) uguale a detti circuiti di selezione locale (30) e controllabile elettronicamente in modo da accoppiare la linea di bit dummy (BL*) alla linea di bit principale dummy (MBL*);
e in cui il circuito generatore di soglia (50; 250; 350) ? configurato in modo che, durante detta fase di scrittura, la cella di memoria dummy (3*) sia accoppiata al nodo dummy (Nout*) attraverso il circuito di selezione locale dummy (30*) e il circuito di selezione principale dummy (32*), in modo da essere attraversata dalla corrente dummy (I**); e in cui il circuito generatore di soglia (50; 250; 350) ? configurato per generare una tensione di clamp (Vclamp) in funzione della tensione su un nodo di rilevamento dummy (Nout*; MBL*), detta tensione sul nodo di rilevamento dummy (Nout*; MBL*) dipendendo dalla tensione sulla linea di bit principale dummy (MBL*); e in cui la tensione di riferimento (Vclamp+Vth40?) dipende da detta tensione di clamp (Vclamp).
6. Dispositivo di memoria secondo la rivendicazione 5 quando dipendente dalla rivendicazione 2, in cui il circuito generatore di soglia (50; 250; 350) include un circuito inseguitore di tensione (54, 58) che ? configurato per generare detta tensione di clamp (Vclamp) in base alla tensione sulla linea di bit principale dummy (MBL*).
7. Dispositivo di memoria secondo la rivendicazione 5 quando dipendente dalla rivendicazione 3, in cui il circuito generatore di soglia (50; 250; 350) include un circuito inseguitore di tensione (54, 58) che ? configurato per generare detta tensione di clamp (Vclamp) in base alla tensione sul nodo dummy (Nout*).
8. Dispositivo di memoria secondo la rivendicazione 6 o 7, in cui il circuito inseguitore di tensione (54, 58) comprende:
- un amplificatore (54), che ? accoppiato al nodo di rilevamento dummy (Nout*; MBL*); e
- un elemento di uscita (58) che ? uguale agli elementi di commutazione (40; 40?-40????) dei circuiti di pilotaggio di programmazione (19?; 19?; 19???) e forma un anello chiuso con l?amplificatore (54);
e in cui la tensione di clamp (Vclamp) ? una funzione di una tensione di uscita generata dall'amplificatore (54).
9. Dispositivo di memoria secondo una qualsiasi delle rivendicazioni 5-8, in cui ciascun elemento di memorizzazione (4a) ha un valore di resistenza che varia quando viene scritta la corrispondente cella di memoria (3); e in cui la resistenza del resistore (4a*) ? una funzione del massimo valore di resistenza che viene assunto dagli elementi di memorizzazione durante la scrittura.
10. Dispositivo di memoria secondo una qualsiasi delle rivendicazioni 5-9, in cui detta fase di scrittura ? alternativamente di tipo set o reset; e in cui la corrente dummy (I**) ? uguale al valore massimo assunto, in caso di scrittura di tipo set o reset, dalle correnti di programmazione (I*) durante detta fase di scrittura, in caso di assenza di open bit nelle corrispondenti celle di memoria (3) selezionate.
11. Dispositivo di memoria secondo una qualsiasi delle rivendicazioni 5-10, in cui l'unit? di controllo (CL) ? configurata per controllare i circuiti di selezione locale (30) e i circuiti di selezione principale (32) attraverso corrispondenti segnali di decodifica di colonna locale (sYO; sYO?-sYO????) e corrispondenti segnali di decodifica di colonna principale (sYN; sYN<0>-sYN<3>); e in cui, durante detta fase di scrittura, il circuito di selezione locale dummy (30*) e il circuito di selezione principale dummy (32*) sono rispettivamente controllati da un segnale di decodifica di colonna locale dummy (sYO*) e da un segnale di decodifica di colonna principale dummy (sYN*), i quali sono rispettivamente uguali al segnale di decodifica di colonna locale (sYO; sYO?-sYO????) e al segnale di decodifica di colonna principale (sYN; sYN<0>-sYN<3>) che controllano il circuito di selezione locale (30) e il circuito di selezione principale (32) che sono accoppiati alla cella di memoria (3) selezionata.
12. Dispositivo di memoria secondo una qualsiasi delle rivendicazioni 5-11, in cui la cella di memoria dummy (3*) comprende inoltre un elemento di accesso dummy (4b*; 5b*), che ? uguale agli elementi di accesso (4b; 5b) delle celle di memoria (3); e in cui l'unit? di controllo (CL) ? configurata per controllare, durante detta fase di scrittura, l'elemento di accesso dummy attraverso un corrispondente segnale (Ven_clamp) che ? uguale a una tensione presente sulla linea di parola (WL) accoppiata alla cella di memoria (3) selezionata.
13. Apparecchio elettronico comprendente:
- un dispositivo di memoria (500) secondo una qualsiasi delle rivendicazioni precedenti;
- un controllore (571); e
- un bus (576) configurato per accoppiare elettricamente detto controllore e detto dispositivo di memoria.
IT102020000012070A 2020-05-22 2020-05-22 Dispositivo di memoria non volatile con un circuito di pilotaggio di programmazione includente un limitatore di tensione IT202000012070A1 (it)

Priority Applications (4)

Application Number Priority Date Filing Date Title
IT102020000012070A IT202000012070A1 (it) 2020-05-22 2020-05-22 Dispositivo di memoria non volatile con un circuito di pilotaggio di programmazione includente un limitatore di tensione
US17/306,266 US11475960B2 (en) 2020-05-22 2021-05-03 Non-volatile memory device with a program driver circuit including a voltage limiter
EP21175272.0A EP3913630A1 (en) 2020-05-22 2021-05-21 Non-volatile memory device with a program driver circuit including a voltage limiter
CN202110558365.6A CN113724755A (zh) 2020-05-22 2021-05-21 具有程序驱动器电路的非易失性存储器设备

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
IT102020000012070A IT202000012070A1 (it) 2020-05-22 2020-05-22 Dispositivo di memoria non volatile con un circuito di pilotaggio di programmazione includente un limitatore di tensione

Publications (1)

Publication Number Publication Date
IT202000012070A1 true IT202000012070A1 (it) 2021-11-22

Family

ID=71895117

Family Applications (1)

Application Number Title Priority Date Filing Date
IT102020000012070A IT202000012070A1 (it) 2020-05-22 2020-05-22 Dispositivo di memoria non volatile con un circuito di pilotaggio di programmazione includente un limitatore di tensione

Country Status (4)

Country Link
US (1) US11475960B2 (it)
EP (1) EP3913630A1 (it)
CN (1) CN113724755A (it)
IT (1) IT202000012070A1 (it)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2005117021A1 (en) * 2004-05-03 2005-12-08 Unity Semiconductor Corporation Non-volatile programmable memory
US20060181932A1 (en) * 2003-06-03 2006-08-17 Samsung Electronics, Co., Ltd. Device and method for pulse width control in a phase change memory device
US20150243355A1 (en) * 2014-02-21 2015-08-27 Samsung Electronics Co., Ltd. Variable resistance memory device and related programming method designed to reduce peak current
US10515697B1 (en) * 2018-06-29 2019-12-24 Intel Corporation Apparatuses and methods to control operations performed on resistive memory cells

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7031214B2 (en) * 1999-01-14 2006-04-18 Silicon Storage Technology, Inc. Digital multilevel memory system having multistage autozero sensing
US8243542B2 (en) * 2005-11-30 2012-08-14 Samsung Electronics Co., Ltd. Resistance variable memory devices and read methods thereof
US8156402B2 (en) * 2007-04-26 2012-04-10 Agere Systems Inc. Memory device with error correction capability and efficient partial word write operation
KR101407362B1 (ko) * 2008-06-23 2014-06-16 삼성전자주식회사 상 변화 메모리 장치
US8279650B2 (en) * 2009-04-20 2012-10-02 Sandisk 3D Llc Memory system with data line switching scheme
US20130033929A1 (en) * 2010-04-26 2013-02-07 Mosaid Technologies Incorporated Write scheme in a phase change memory
US8295098B2 (en) * 2010-06-16 2012-10-23 Micron Technology, Inc. Local sensing in a memory device
US20130117615A1 (en) * 2011-11-07 2013-05-09 Su-a Kim Semiconductor memory device and system having redundancy cells
US8934280B1 (en) * 2013-02-06 2015-01-13 Crossbar, Inc. Capacitive discharge programming for two-terminal memory cells
US9183951B2 (en) * 2013-09-11 2015-11-10 Tsuneo Inaba Resistance change memory and test method of the same
US9646692B1 (en) * 2015-12-10 2017-05-09 Macronix International Co., Ltd. Programming verify for nonvolatile memory
IT201800000632A1 (it) * 2018-01-09 2019-07-09 St Microelectronics Srl Dispositivo per commutare tra diverse modalita' di lettura di una memoria non volatile e metodo di lettura di una memoria non volatile
IT201800003796A1 (it) * 2018-03-20 2019-09-20 St Microelectronics Srl Dispositivo di memoria non volatile con modalita' di lettura commutabile e relativo metodo di lettura

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060181932A1 (en) * 2003-06-03 2006-08-17 Samsung Electronics, Co., Ltd. Device and method for pulse width control in a phase change memory device
WO2005117021A1 (en) * 2004-05-03 2005-12-08 Unity Semiconductor Corporation Non-volatile programmable memory
US20150243355A1 (en) * 2014-02-21 2015-08-27 Samsung Electronics Co., Ltd. Variable resistance memory device and related programming method designed to reduce peak current
US10515697B1 (en) * 2018-06-29 2019-12-24 Intel Corporation Apparatuses and methods to control operations performed on resistive memory cells

Also Published As

Publication number Publication date
CN113724755A (zh) 2021-11-30
US11475960B2 (en) 2022-10-18
US20210366554A1 (en) 2021-11-25
EP3913630A1 (en) 2021-11-24

Similar Documents

Publication Publication Date Title
CN100409363C (zh) 数据存储器件及其制造方法
US8467253B2 (en) Reading memory elements within a crossbar array
US10049733B2 (en) Reusing sneak current in accessing memory cells
US9275732B2 (en) Write buffer for resistive random access memory
KR950006866A (ko) 고 내구성을 갖는 플래시 이이피롬 어레이
IT201800000632A1 (it) Dispositivo per commutare tra diverse modalita&#39; di lettura di una memoria non volatile e metodo di lettura di una memoria non volatile
US9697896B2 (en) High throughput programming system and method for a phase change non-volatile memory device
KR102508312B1 (ko) 비휘발성 메모리 장치 및 이의 동작 방법
ITTO20080647A1 (it) Decodificatore di colonna per dispositivi di memoria non volatili, in particolare del tipo a cambiamento di fase
CN105931665A (zh) 一种相变存储器读出电路及方法
US7872918B2 (en) Nonvolatile memory device and program or erase method using the same
ITTO20080677A1 (it) Dispositivo di memoria a cambiamento di fase con scarica di correnti di perdita in linee di bit deselezionate e metodo per scaricare correnti di perdita in linee di bit deselezionate di un dispositivo di memoria a cambiamento di fase
KR19990057217A (ko) 멀티-비트 데이터를 저장하기 위한 반도체 메모리 장치
US7317655B2 (en) Memory cell array biasing method and a semiconductor memory device
IT202000012070A1 (it) Dispositivo di memoria non volatile con un circuito di pilotaggio di programmazione includente un limitatore di tensione
US20100165717A1 (en) Write driver circuit of pram
JP2010152986A (ja) 半導体装置
US8472262B2 (en) Sense amplifier for reading a crossbar memory array
US11177010B1 (en) Bitcell for data redundancy
JP2012185870A (ja) 半導体記憶装置
US9025365B2 (en) Reading memory elements within a crossbar array
KR20160132293A (ko) 저항 또는 셀에 저장된 정보를 리드하는 반도체 장치
IT201900010155A1 (it) Dispositivo di memoria non volatile con circuito di lettura operante a bassa tensione
EP2662862B1 (en) Pulse-based flash memory read-out
IT201900010419A1 (it) Metodo di programmazione di un dispositivo di memoria a cambiamento di fase di tipo differenziale, dispositivo di memoria, e sistema elettronico