KR101407362B1 - 상 변화 메모리 장치 - Google Patents

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Abstract

본 발명의 실시 예에 따른 상 변화 메모리 장치는 복수의 메모리 뱅크들, 상기 메모리 뱅크들에 연결된 복수의 로컬 도체 라인들, 그리고 상기 로컬 도체 라인들에 연결된 글로벌 도체 라인들을 포함하고, 리페어 동작 시에, 상기 로컬 도체 라인들 및 상기 글로벌 도체 라인들 중 하나가 대응하는 리던던트 로컬 도체 라인 또는 대응하는 리던던트 글로벌 도체 라인으로 대체되는 것을 특징으로 한다.
상 변화 메모리, 리던던트, 리던던시, PRAM

Description

상 변화 메모리 장치{PHASE CHANGE MEMORY}
본 발명은 반도체 메모리 장치에 관한 것으로, 더 상세하게는 상 변화 메모리 장치에 관한 것이다.
반도체 메모리 장치(semiconductor memory device)는 데이터를 저장해 두고 필요할 때 꺼내어 읽어볼 수 있는 기억장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리 장치(Nonvolatile mmory device)로 구분된다.
휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치에는 SRAM, DRAM, SDRAM 등이 있다. 불휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터가 소멸하지 않는 메모리 장치이다. 불휘발성 메모리 장치에는 ROM, PROM, EPROM, EEPROM, 플래시 메모리 장치, PRAM, MRAM, RRAM, FRAM 등이 있다.
상 변화 메모리 장치(PRAM, Phase Change Memory)는 칼코겐 화합물(Chalcogenide)과 같이 온도에 따라 저항이 가변되는 물질을 이용하여 데이터를 저장하는 메모리 장치이다. 칼코겐 화합물의 용융 온도보다 높은 온도가 짧은 시간 동안 칼코겐 화합물에 인가되면, 칼코겐 화합물은 비정질 상태(Amorphous)로 전이된다. 컬코겐 화합물의 용융 온도보다 낮은 온도가 긴 시간 동안 칼코겐 화합물에 인가되면, 칼코겐 화합물은 결정 상태(Crystalline)로 전이된다. 결정 상태인 칼코겐 화합물의 저항은 비정질 상태인 칼코겐 화합물의 저항보다 낮다. 즉, 상 변화 메모리 장치는 칼코겐 화합물을 결정 상태 또는 비정질 상태로 전이함으로써, 데이터를 저장한다.
본 발명의 목적은 리페어 기능을 구비한 상 변화 메모리 장치를 제공하는 데에 있다.
본 발명의 실시 예에 따른 상 변화 메모리 장치는 복수의 메모리 뱅크들; 상기 메모리 뱅크들에 연결된 복수의 로컬 도체 라인들; 그리고 상기 로컬 도체 라인들에 연결된 글로벌 도체 라인들을 포함하고, 리페어 동작 시에, 상기 로컬 도체 라인들 및 상기 글로벌 도체 라인들 중 하나가 대응하는 리던던트 로컬 도체 라인 또는 대응하는 리던던트 글로벌 도체 라인으로 대체되는 것을 특징으로 한다.
본 발명의 다른 실시 예에 따른 상 변화 메모리 장치는 스택 형태로 배열되며, 각각 복수의 어드레스 그룹들로 분할되는 복수의 메모리 뱅크들을 포함하고, 각각의 어드레스 그룹은 복수의 로컬 도체 라인들을 포함하고, 각각의 어드레스 그룹의 복수의 로컬 도체 라인들은 적어도 하나의 글로벌 도체 라인들에 연결되고, 리페어 동작 시에, 상기 로컬 도체 라인들 또는 상기 글로벌 도체 라인들은 각각 로컬 리던던트 도체 라인들 또는 글로벌 리던던트 도체 라인들로 대체되는 것을 특징으로 한다.
실시 예로서, 상기 로컬 도체 라인들에 연결된 메모리 셀들 또는 상기 로컬 도체 라인들에서 결함이 발생되는 경우, 결함이 발생된 로컬 도체 라인들은 상기 로컬 리던던트 도체 라인들로 대체된다.
실시 예로서, 상기 글로벌 도체 라인들에 결함이 발생되는 경우, 상기 글로벌 도체 라인들은 상기 글로벌 리던던트 도체 라인으로 대체된다.
실시 예로서, 상기 글로벌 도체 라인들은 읽기용 글로벌 비트 라인 및 쓰기용 글로벌 비트 라인으로 구성된다. 상기 로컬 도체 라인들은 로컬 비트 라인들이다. 상기 각각의 로컬 비트 라인은 제 1 및 제 2 스위칭 수단들을 통해 상기 읽기용 및 쓰기용 글로벌 비트 라인들에 각각 연결된다.
실시 예로서, 상기 글로벌 리던던트 도체 라인들은 읽기용 리던던트 글로벌 비트 라인 및 쓰기용 리던던트 글로벌 비트 라인이다. 상기 로컬 리던던트 도체 라인들은 리던던트 로컬 비트 라인들이다.
실시 예로서, 상기 글로벌 도체 라인들은 상기 복수의 메모리 뱅크들 각각의 대응하는 어드레스 그룹들의 상기 로컬 도체 라인들에 공통으로 연결된다.
실시 예로서, 상기 글로벌 도체 라인들은 글로벌 워드 라인이다.
실시 예로서, 상기 로컬 도체 라인들은 로컬 워드 라인들이다.
실시 예로서, 상기 글로벌 리던던트 도체 라인은 리던던트 글로벌 워드 라인 이다.
실시 예로서, 상기 로컬 리던던트 도체 라인들은 리던던트 로컬 워드 라인들이다.
본 발명의 실시 예에 따른 메모리 시스템은 상 변화 메모리 장치; 그리고
상기 상 변화 메모리 장치를 제어하는 컨트롤러를 포함하고, 상기 상 변화 메모리 장치는 청구항 1 또는 청구항 2에 기재된 장치인 것을 특징으로 한다.
실시 예로서, 상기 상 변화 메모리 장치 및 상기 컨트롤러는 하나의 반도체 장치로 집적된다.
본 발명의 실시 예에 따르면, 상 변화 메모리 장치의 리던던시 효율이 향상된다.
본 발명의 실시 예에 따른 상 변화 메모리 장치는 로컬 도체 라인 및 글로벌 도체 라인 중 하나를 리페어한다. 이하에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템(10)을 보여주는 블록도이다. 도 1을 참조하면, 본 발명의 실시 예에 따른 메모리 시스템(10)은 컨트롤러(100) 및 상 변화 메모리 장치(200)를 포함한다.
컨트롤러(100)는 호스트(Host) 및 상 변화 메모리 장치(200)에 연결된다. 컨트롤러(100)는 상 변화 메모리 장치(200)로부터 읽은 데이터를 호스트(Host)에 전달하거나, 호스트(Host)로부터 전달되는 데이터를 상 변화 메모리 장치(200)에 저장한다.
컨트롤러(100)는 램, 프로세싱 유닛, 호스트 인터페이스, 그리고 메모리 인터페이스를 포함할 것이다. 램은 프로세싱 유닛의 동작 메모리로서 이용될 것이다. 프로세싱 유닛은 컨트롤러(100)의 제반 동작을 제어할 것이다. 호스트 인터페이스는 호스트(Host) 및 컨트롤러(100) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함할 것이다. 예시적으로, 컨트롤러(100)는 USB, MMC, PCI-E, ATA(Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI, ESDI, 그리고 IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(호스트)와 통신하도록 구성될 것이다. 메모리 인터페이스는 상 변화 메모리 장치(200)와 인터페이싱할 것이다. 컨트롤러(100)는 오류 정정 블록을 추가적으로 포함할 수 있다. 오류 정정 블록은 상 변화 메모리 장치(200)로부터 읽어진 데이터의 오류를 검출하고, 정정할 것이다.
컨트롤러(100) 및 상 변화 메모리 장치(200)는 하나의 반도체 장치로 집적될 수 있다. 예시적으로, 컨트롤러(100) 및 상 변화 메모리 장치(200)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 것이다. 다른 예로서, 컨트롤러(100) 및 상 변화 메모리 장치(200)는 하나의 반도체 장치로 집적되어 반도체 디스크/드라이브(SSD, Solid State Disk/Drive)를 구성할 것이다. 메모리 시스템(10)이 고정 식 디스크(SSD)로 이용되는 경우, 메모리 시스템(10)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선될 것이다.
도 2는 도 1의 상 변화 메모리 장치(200)를 보여주는 블록도이다. 도 2를 참조하면, 본 발명의 실시 예에 따른 상 변화 메모리 장치(200)는 메모리 셀 어레이(210), 열 선택기(220), 감지 증폭 및 쓰기 드라이브 회로(230), 멀티플렉서(240), 데이터 입출력 회로(250), 행 디코더(260), 열 디코더(270), 리페어 제어 회로(280), 그리고 제어 로직(290)을 포함한다.
메모리 셀 어레이(210)는 복수의 상 변화 메모리 셀들을 포함한다. 상 변화 메모리 셀들은 인가되는 온도에 따라 가변되는 저항을 가질 것이다. 예시적으로, 상 변화 메모리 셀들은 인가되는 온도에 따라 저항이 가변되는 칼코겐 화합물(Chalcogenide)을 포함할 것이다.
칼코겐 화합물의 용융 온도보다 높은 온도가 짧은 시간 동안 칼코겐 화합물에 인가되면, 칼코겐 화합물은 비정질 상태(Amorphous)로 전이된다. 컬코겐 화합물의 용융 온도보다 낮은 온도가 긴 시간 동안 칼코겐 화합물에 인가되면, 칼코겐 화합물은 결정 상태(Crystalline)로 전이된다. 결정 상태인 칼코겐 화합물의 저항은 비정질 상태인 칼코겐 화합물의 저항보다 낮다. 즉, 상 변화 메모리 장치는 칼코겐 화합물을 결정 상태 또는 비정질 상태로 전이함으로써, 데이터를 저장한다.
상 변화 메모리 셀들은 계층 구조로 된 비트 라인들 및 워드 라인들에 연결된다. 예시적으로, 비트 라인들은 로컬 비트 라인들 및 글로벌 비트 라인들로 구성되고, 워드 라인들은 로컬 워드 라인들 및 글로벌 워드 라인들로 구성될 것이다. 메모리 셀 어레이(210)는 도 3 및 도 4를 참조하여 더 상세하게 설명될 것이다.
열 선택기(220)는 비트 라인들을 통해 메모리 셀 어레이(210)에 연결된다. 열 선택기(220)는 열 디코더(270)의 제어에 응답하여, 비트 라인들을 선택한다. 열 선택기(220)는 리페어 제어 회로(280)로부터 전달되는 제어 신호(RS)에 응답하여, 리던던트 비트 라인들을 선택한다. 선택된 비트 라인들/리던던트 비트 라인들은 열 선택기(220)를 통해 감지 증폭 및 쓰기 드라이브 회로(230)에 전기적으로 연결된다.
감지 증폭 및 쓰기 드라이브 회로(230)는 열 선택기(220)에 의해 선택된 비트 라인들에 전기적으로 연결된다. 감지 증폭 및 쓰기 드라이브 회로(230)는 선택된 비트 라인에 연결된 메모리 셀에 저장되어 있는 데이터를 감지하거나, 선택된 비트 라인에 연결된 메모리 셀에 데이터를 기입한다. 감지 증폭 및 쓰기 드라이브 회로(230)는 복수의 감지 증폭기 및 쓰기 드라이버들(미도시)과 복수의 리던던트 감지 증폭기 및 쓰기 드라이버들(미도시)을 포함한다. 각각의 감지 증폭기 및 쓰기 드라이버 및 각각의 리던던트 감지 증폭기 및 쓰기 드라이버는 대응하는 비트 라리인/리던던트 비트 라인에 연결되어 있는 메모리 셀에 저장되어 있는 데이터를 감지하거나, 대응하는 비트 라인에 연결된 메모리 셀에 데이터를 기입한다. 감지 증폭 및 쓰기 드라이브 회로(230)는 멀티플렉서(240)에 연결된다.
멀티플렉서(240)는 감지 증폭 및 쓰기 드라이브 회로(230)의 감지 증폭기 및 쓰기 드라이버들을 선택한다. 리페어 제어 회로(280)로부터 리던던트 플래그 신호(RAI)가 전달되면, 멀티플렉서(240)는 리던던트 감지 증폭기 및 쓰기 드라이버 들을 선택한다. 선택된 감지 증폭기 및 쓰기 드라이버는 멀티플렉서(240)를 통해 데이터 입출력 회로(250)에 전기적으로 연결된다.
데이터 입출력 회로(250)는 외부와 데이터(DATA)를 교환한다. 예시적으로, 데이터 입출력 회로(250)는 도 1의 컨트롤러(100)와 데이터를 교환할 것이다. 외부로부터 데이터 입출력 회로(250)에 전달된 쓰기 데이터는 데이터 라인들(DL) 및 멀티플렉서(240)를 통해 감지 증폭 및 쓰기 드라이브 회로(230)에 전달되고, 열 선택기(220)에 의해 선택된 비트 라인에 연결되어 있는 메모리 셀에 기입된다. 메모리 셀 어레이(210)로부터 읽어진 데이터는 열 선택기(220), 감지 증폭 및 쓰기 드라이브 회로(230), 멀티플렉서(240), 그리고 데이터 입출력 회로(250)를 통해 외부로 전달된다.
행 디코더(260)는 외부로부터 행 어드레스(RA, Row Address)를 전달받는다. 행 디코더(260)는 행 어드레스(RA)를 디코딩하고, 디코딩된 행 어드레스(DRA, Decoded Row Address)에 응답하여 메모리 셀 어레이(210)의 워드 라인들을 선택한다. 예시적으로, 행 어드레스(RA)는 도 1의 컨트롤러(100)로부터 제공될 것이다.
열 디코더(270)는 외부로부터 열 어드레스(CA, Column Address)를 전달받는다. 열 디코더(270)는 열 어드레스(CA)를 디코딩하고, 디코딩된 열 어드레스(DCA, Decoded Column Address)에 응답하여 비트 라인들이 선택되도록 열 선택기(220)를 제어한다. 예시적으로, 열 어드레스(CA)는 도 1의 컨트롤러(100)로부터 제공될 것이다.
리페어 제어 회로(280)는 외부로부터 열 어드레스(CA)를 제공받는다. 리페어 제어 회로(280)는 메모리 셀 어레이(210)의 비트 라인들의 리페어 정보를 저장한다. 외부로부터 전달된 열 어드레스(CA)가 리페어된 비트 라인들을 나타내면, 리페어 제어 회로(280)는 제어 신호(RS)와 리던던트 플래그 신호(RAI)를 활성화한다. 활성화된 제어 신호(RS)에 응답하여, 열 선택기(220)는 리던던트 비트 라인들을 선택한다. 활성화된 리던던트 플래그 신호(RAI)에 응답하여, 멀티플렉서(240)는 감지 증폭 및 쓰기 드라이브 회로(230)의 리던던트 감지 증폭기 및 쓰기 드라이버들을 선택한다. 예시적으로, 리페어 제어 회로(280)는 퓨즈 커팅에 의해 리페어 정보를 저장할 것이다. 리페어 제어 회로(280)는 도 5a 및 5b를 참조하여 더 상세하게 설명된다.
제어 로직(290)은 외부로부터 제어 신호(CTRL)를 제공받는다. 제어 로직(290)은 제어 신호(CTRL)에 응답하여 상 변화 메모리 장치(200)의 제반 동작을 제어한다. 예시적으로, 제어 신호(CTRL)는 도 1의 컨트롤러(100)로부터 제공될 것이다.
도 3은 도 2의 메모리 셀 어레이(210)의 메모리 뱅크들을 보여주는 블록도이다. 도 3을 참조하면, 메모리 셀 어레이(210)는 복수의 메모리 뱅크들(BANK1~BANKm)을 포함한다. 본 발명의 실시 예에 따른 메모리 뱅크들(BANK1~BANKm)은 스택(stack) 형태로 배열된다. 다시 말하면, 메모리 뱅크들(BANK1~BANKm)은 비트 라인 방향을 따라 배열된다. 그러나, 본 발명의 기술적 사상에 따른 메모리 뱅크들(BANK1~BANKm)은 스택 형태로 배열되는 것으로 한정되지 않는다.
각각의 뱅크(BANK)는 복수의 어드레스 그룹들(AG1~AGn)과 리던던트 어드레스 그룹(RAG)을 포함한다. 도면에서, 각각의 뱅크(BANK)는 하나의 리던던트 어드레스 그룹(RAG)을 포함하는 것으로 도시되어 있지만, 본 발명의 기술적 사상에 따른 리던던트 어드레스 그룹(RAG)은 각각의 뱅크(BANK)마다 하나씩 제공되는 것으로 한정되지 않는다. 예시적으로, 각각의 뱅크(BANK)는 둘 또는 그 이상의 리던던트 어드레스 그룹들(RAG)을 포함할 수 있다.
각각의 어드레스 그룹(AG)은 복수의 상 변화 메모리 셀들을 포함한다. 각각의 어드레스 그룹(AG)의 상 변화 메모리 셀들은 로컬 도체 라인들에 연결된다. 예를 들면, 각각의 어드레스 그룹(AG)의 상 변화 메모리 셀들은 로컬 비트 라인들(미도시)에 연결된다. 리던던트 어드레스 그룹(RAG)의 상 변화 메모리 셀들은 리던던트 로컬 비트 라인들(미도시)에 연결된다. 예를 들면, 뱅크(BANK1)의 어드레스 그룹(AG1)에 복수의 로컬 비트 라인들이 연결되고, 뱅크(BANK2)의 어드레스 그룹(AG2) 또한 복수의 로컬 비트 라인들에 연결될 것이다.
다른 예로써, 각각의 어드레스 그룹(AG)의 상 변화 메모리 셀들은 로컬 워드 라인들(미도시)에 연결된다. 리던던트 어드레스 그룹(RAG)의 상 변화 메모리 셀들은 리던던트 로컬 워드 라인들(미도시)에 연결된다. 예를 들면, 뱅크(BANK1)의 어드레스 그룹(AG1)에 복수의 로컬 워드 라인들이 연결되고, 뱅크(BANK2)의 어드레스 그룹(AG2) 또한 복수의 로컬 워드 라인들에 연결될 것이다.
각각의 어드레스 그룹(AG)에 연결된 로컬 도체 라인들은 적어도 하나의 글로벌 도체 라인들에 연결된다. 예를 들면, 각각의 어드레스 그룹(AG)의 로컬 비트 라 인들은 읽기용 글로벌 비트 라인(GBLR) 및 쓰기용 글로벌 비트 라인(GBLW)에 연결된다. 리던던트 어드레스 그룹(RAG)의 리던던트 로컬 비트 라인들은 읽기용 및 쓰기용 리던던트 글로벌 비트 라인들(RGBLR, RGBLW)에 연결된다. 즉, 하나의 어드레스 그룹(AG)에 읽기용 및 쓰기용 글로벌 비트 라인들(GBLR, GBLW)이 제공된다.
다른 예로써, 각각의 어드레스 그룹(AG)의 로컬 워드 라인들은 글로벌 워드 라인들(GWL)에 연결된다. 도면에서, 하나의 어드레스 그룹(AG)에 두 개의 글로벌 워드 라인들(GWL)이 제공되는 것으로 도시되어 있다. 그러나, 본 발명의 기술적 사상에 따른 어드레스 그룹(AG)에 연결되는 글로벌 워드 라인들(GWL)의 수는 한정되지 않는다. 글로벌 워드 라인들(GWL)은 동일한 뱅크(BANK) 내의 어드레스 그룹들(AG1~AGm, RAG)의 로컬 워드 라인들에 연결된다.
도면에 도시되지 않았지만, 각각의 어드레스 그룹(AG)에 로컬 행 디코더 및 로컬 열 디코더가 제공된다. 로컬 행 디코더는 로컬 워드 라인들을 선택하고, 로컬 열 디코더는 로컬 비트 라인들을 선택한다.
읽기용 및 쓰기용 글로벌 비트 라인들(GBLR, GBLW)은 열 선택기(220)에 연결된다. 열 선택기(220)는 복수의 스위칭 수단들을 포함한다. 예시적으로, 도면에서 스위칭 수단들은 트랜지스터들인 것으로 도시되어 있다. 열 선택기(220)는 열 디코더(270)의 제어에 응답하여 읽기용 및 쓰기용 글로벌 비트 라인들(GBLR, GBLW)을 감지 증폭 및 쓰기 드라이브 회로(230)에 전기적으로 연결한다. 열 선택기(220)는 리페어 제어 회로(280)로부터 제공되는 제어 신호(RS)에 응답하여 읽기용 및 쓰기용 리던던트 글로벌 비트 라인들(RGBLR, RGBLW)을 감지 증폭 및 쓰기 드라이브 회 로(230)에 전기적으로 연결한다.
감지 증폭 및 쓰기 드라이브 회로(230)는 복수의 감지 증폭기 및 쓰기 드라이버들(222)과 리던던트 감지 증폭기 및 쓰기 드라이버(224)를 포함한다. 각각의 감지 증폭기 및 쓰기 드라이버(222)는 열 선택기(220)를 통해 대응하는 읽기용 및 쓰기용 글로벌 비트 라인들(GBLR, GBLW)에 연결된다. 리던던트 감지 증폭기 및 쓰기 드라이버(224)는 열 선택기(220)를 통해 읽기용 및 쓰기용 리던던트 글로벌 비트 라인들(RGBLR, RGBLW)에 연결된다.
도 4는 도 3의 어드레스 그룹들(AG)을 보여주는 회로도이다. 예시적으로, 도 4에 두 개의 어드레스 그룹이 도시되어 있다. 도 4를 참조하면, 각각의 어드레스 그룹(AG)은 로컬 열 디코더(212), 로컬 열 선택기(214), 그리고 상 변화 메모리 셀들(MC)을 포함한다.
상 변화 메모리 셀들(MC)은 각각 로컬 비트 라인(LBL)과 로컬 워드 라인(LWL) 사이에 제공된다. 각각의 상 변화 메모리 셀들(MC)은 하나의 가변 저항 및 하나의 다이오드로 구성된다. 예시적으로, 가변 저항은 칼코겐 화합물(Chalcogenide)을 포함할 것이다. 칼코겐 화합물의 용융 온도보다 높은 온도가 짧은 시간 동안 인가되면, 칼코겐 화합물은 비정질(Amorphous) 상태로 전이되어 높은 저항을 가질 것이다. 칼코겐 화합물의 용융 온도보다 낮은 온도가 긴 시단 동안 인가되면, 칼코겐 화합물은 결정 상태(Crystalline)로 전이되어 낮은 저항을 가질 것이다. 즉, 상 변화 메모리 셀은 칼코겐 화합물을 비정질 상태 또는 결정 상태로 전이함으로써 데이터를 저장할 것이다.
상 변화 메모리 셀들(MC)은 로컬 비트 라인들(LBL)과 로컬 워드 라인들(LWL) 사이에 각각 연결된다. 로컬 비트 라인들(LBL)은 로컬 열 선택기(214)를 통해 읽기용 및 쓰기용 글로벌 비트 라인들(GBLR, GBLW)에 전기적으로 선택적으로 연결된다. 각각의 어드레스 그룹(AG)마다 로컬 행 디코더(미도시)가 제공될 것이다. 각각의 행 어드레스 그룹(AG)의 로컬 워드 라인들(LWL)은 로컬 행 디코더에 연결된다. 로컬 행 디코더는 행 어드레스를 전달받아 로컬 워드 라인들(LWL)을 선택한다. 각각의 메모리 뱅크(BANK)의 어드레스 그룹들(AG1~AGm)의 로컬 워드 라인들(LWL)은 하나 또는 그 이상의 글로벌 워드 라인들(미도시)에 연결된다.
로컬 열 선택기(214)는 복수의 제 1 및 제 2 스위칭 수단들(T1, T2)을 포함한다. 예시적으로, 복수의 제 1 및 제 2 스위칭 수단들(T1, T2)은 제 1 및 제 2 트랜지스터들(T1, T2)일 것이다. 로컬 비트 라인들(LBL)은 제 1 트랜지스터들(T1)을 통해 쓰기용 글로벌 비트 라인(GBLW)에 연결된다. 로컬 비트 라인들(LBL)은 제 2 트랜지스터들(T2)을 통해 읽기용 글로벌 비트 라인들(GBLR)에 연결된다. 제 1 및 제 2 트랜지스터들(T1, T2)은 로컬 열 디코더(212)에 의해 제어된다.
로컬 열 디코더(212)는 열 어드레스(CA)를 전달받는다. 로컬 열 디코더(212)는 열 어드레스(CA)를 디코딩하고, 디코딩된 열 어드레스(DCA)에 응답하여 제 1 및 제 2 트랜지스터들(T1, T2)을 제어한다. 로컬 열 디코더(212)가 제 1 트랜지스터들(T1)을 활성화하면, 로컬 비트 라인들(LBL)은 쓰기용 글로벌 비트 라인(GBLW)에 연결된다. 로컬 열 디코더(212)가 제 2 트랜지스터들(T2)을 활성화하면, 로컬 비트 라인들(LBL)은 읽기용 글로벌 비트 라인(GBLR)에 연결된다.
본 발명의 실시 예에 따른 상 변화 메모리 장치(200, 도 2 참조)는 읽기용 및 쓰기용 글로벌 비트 라인들을 구비한다. 따라서, 하나의 뱅크(BANK1)에 대해 읽기 동작이 수행되는 동안, 다른 하나의 뱅크(BANK2)에 대해 쓰기 동작이 수행될 수 있으므로, 상 변화 메모리 장치의 액세스 속도가 향상된다.
도면에서, 읽기용 및 쓰기용 글로벌 비트 라인들(GBLR, GBLW)은 인접하여 위치하는 것으로 도시되어 있다. 그러나, 본 발명의 기술적 사상에 따른 읽기용 및 쓰기용 글로벌 비트 라인들(GBLR, GBLW)은 인접하여 위치하는 것으로 한정되지 않는다. 상이한 메모리 뱅크들(BANK)에 대해 읽기 및 쓰기 동작을 수행하는 경우, 읽기용 및 쓰기용 글로벌 비트 라인들(GBLR, GBLW) 사이에 커플링에 의한 간섭이 발생될 수 있다. 커플링에 의한 간섭을 방지하기 위해, 읽기용 및 쓰기용 글로벌 비트 라인들(GBLR, GBLW)은 미리 설정된 거리 만큼 이격되어 위치할 것이다. 예시적으로, 읽기용 글로벌 비트 라인들(GBLR)로부터 미리 설정된 거리 만큼 이격되도록 쓰기용 글로벌 비트 라인들(GBLW)이 형성될 것이다.
본 발명의 실시 예에 따른 상 변화 메모리 장치(200)는 로컬 도체 라인 및 글로벌 도체 라인 중 하나를 리페어한다. 예를 들면, 로컬 비트 라인(LBL)에 연결된 메모리 셀들에 결함이 발생되거나, 로컬 비트 라인(LBL)에 결함이 발생되는 경우, 로컬 비트 라인(LBL)이 리던던트 로컬 비트 라인으로 리페어될 것이다. 다른 예로써, 읽기용 또는 쓰기용 글로벌 비트 라인(GBLR, GBLW)에 결함이 발생되는 경우, 읽기용 및 쓰기용 글로벌 비트 라인(GBLR, GBLW)이 읽기용 및 쓰기용 리던던트 글로벌 비트 라인(RGBLR, RGBLW)으로 리페어될 것이다. 리페어된 로컬 비트 라인(LBL) 또는 리페어된 읽기용 및 쓰기용 글로벌 비트 라인(GBLR, GBLW)에 대한 정보는 리페어 제어 회로(280)에 저장될 것이다.
도 5a는 도 2 및 3의 리페어 제어 회로(280)의 실시 예를 보여주는 블록도이다. 도 5a를 참조하면, 본 발명의 실시 예에 따른 리페어 제어 회로(280)는 복수의 퓨즈들(FA, F1~Fm) 및 비교 회로(292)를 포함한다. 도 5a에 도시된 리페어 제어 회로(280)는 읽기용 및 쓰기용 글로벌 비트 라인들(GBLR, GBLW)의 페어(pair) 하나당 하나씩 제공될 것이다. 간결한 설명을 위하여, 하나의 읽기용 및 쓰기용 비트 라인들(GBLR, GBLW)과 하나의 리페어 제어 회로(280)를 참조하여, 본 발명이 설명된다.
퓨즈들(FA, F1~Fm)은 전원 전압(Vcc) 및 비교 회로(Fm)의 사이에 병렬로 연결된다. 퓨즈(FA)는 대응하는 글로벌 도체 라인들의 리페어 여부를 나타낸다. 예시적으로, 퓨즈(FA)는 대응하는 읽기용 및 쓰기용 글로벌 비트 라인들(GBLR, GBLW)의 리페어 여부를 나타낸다. 퓨즈(FA)가 단락되어 있는 경우, 대응하는 읽기용 및 쓰기용 글로벌 비트 라인들(GBLR, GBLW)은 읽기용 및 쓰기용 리던던트 글로벌 비트 라인들(RGBLR, RGBLW)로 리페어된 상태이다.
퓨즈들(F1~Fm)은 대응하는 읽기용 및 쓰기용 글로벌 비트 라인들(GBLR, GBLW)에 연결된 로컬 비트 라인들(LBL)의 리페어 여부를 나타낸다. 예시적으로, 퓨즈(F1)는 뱅크(BANK1)의 어드레스 그룹(AG1)에 연결된 로컬 비트 라인들(LBL)의 리페어 여부를 나타낼 것이다. 퓨즈(F2)는 뱅크(BANK2)의 어드레스 그룹(AG2)에 연결된 로컬 비트 라인들(LBL)의 리페어 여부를 나타낼 것이다. 퓨즈(Fm)는 뱅크(BANKm)의 어드레스 그룹(AGm)에 연결된 로컬 비트 라인들(LBL)의 리페어 여부 를 나타낼 것이다.
예시적으로, 퓨즈들(FA, F1~Fm)은 폴리 실리콘으로 형성되고, 레이저에 의해 커팅되는 레이저 퓨즈일 것이다. 다른 예로써, 퓨즈들(FA, F1~Fm)은 전기 퓨즈일 것이다. 예를 들면, 각각의 퓨즈는 스위칭 수단(예를 들면, 트랜지스터) 및 스위칭 수단을 제어하기 위한 래치로 구성될 것이다. 래치에 저장되어 스위칭 수단을 제어하기 위한 데이터는 불휘발성으로 저장될 것이다. 예시적으로, 래치에 저장되어 스위칭 수단을 제어하기 위한 데이터는 메모리 셀 어레이에 저장되고, 파워-온 리셋 시에 독출되어 래치에 저장될 것이다.
다른 예로써, 퓨즈들(FA, F1~Fm)은 불휘발성 메모리 셀로 구성될 것이다. 이 경우에, 소거된 불휘발성 메모리 셀은 기준 전압보다 낮은 문턱 전압을 갖고, 프로그램된 불휘발성 메모리 셀은 기준 전압보다 높은 문턱 전압을 갖고, 그리고 불휘발성 메모리 셀의 워드 라인에 기준 전압이 인가될 것이다. 예시적으로, 불휘발성 메모리 셀은 플래시 메모리 셀, 상 변화 메모리 셀, 자기 저항성 메모리 셀일 것이다.
비교 회로(292)는 퓨즈들(FA, F1~Fm)을 통해 전원 전압(Vcc)을 제공받고, 외부로부터 열 어드레스(CA)를 제공받는다. 비교 회로(292)는 전달된 열 어드레스(CA) 및 퓨즈들(FA, F1~Fm)을 통해 전달되는 전원 전압(Vcc)을 비교한다. 예를 들면, 뱅크(BANK1)의 어드레스 그룹(AG1)에 연결된 로컬 비트 라인들(LBL)이 리페어된 경우, 퓨즈(F1)는 커팅된 상태일 것이다. 이때, 퓨즈(F1)를 통해 비교 회로(292)에 전원 전압이 전달되지 않는다. 즉, 비교 회로(292)는 로컬 비트 라인들(LBL)과 읽기용 및 쓰기용 글로벌 비트 라인들(GBLR, GBLW) 중 어느 것이 리페어 되어 있는지의 여부를 검출할 수 있다.
전달된 열 어드레스(CA)가 리페어된 비트 라인(BL)을 나타내면, 비교 회로(292)는 제어 신호(RS) 및 리던던트 플래그 신호(RAI)를 활성화한다. 예를 들면, 퓨즈(F1)가 커팅되어 있고, 열 어드레스(CA)가 뱅크(BANK1)의 어드레스 그룹(AG1)을 나타내는 경우, 비교 회로(292)는 제어 신호(RS) 및 리던던트 플래그 신호(RAI)를 활성화할 것이다. 제어 신호(RS)는 열 선택기(220)에 전달되고, 열 선택기(220)는 제어 신호(RS)에 응답하여 읽기용 및 쓰기용 리던던트 글로벌 비트 라인들(RGBLR, RGBLW)을 선택한다. 리던던트 플래그 신호(RAI)는 멀티플렉서(240)에 전달되고, 멀티플렉서(240)는 리던던트 플래그 신호(RAI)에 응답하여 리던던트 감지 증폭기 및 쓰기 드라이버(224)를 선택한다.
도 5b는 도 5a의 비교 회로(292)를 보여주는 블록도이다. 도 5b를 참조하면, 비교 회로(292)는 레지스터(2921) 및 비교기(2923)를 포함한다. 레지스터(2921)는 리페어 정보를 전달받는다. 리페어 정보는 도 5a의 퓨즈들(FA, F1~Fm)을 통해 선택적으로 전달되는 전원 전압들(Vcc)로 구성될 것이다. 레지스터(2921)는 전달받은 리페어 정보를 저장한다.
비교기(2923)는 레지스터(2921)로부터 리페어 정보를 전달받고, 외부로부터 열 어드레스(CA)를 전달받는다. 비교기(2923)는 리페어 정보 및 열 어드레스(CA)를 비교하여, 제어 신호(RS) 및 리던던트 플래스 신호(RAI)를 활성화할 것이다.
도 6 내지 9는 본 발명의 실시 예에 따른 리페어 방법을 설명하기 위한 블록 도이다. 도 6을 참조하면, 메모리 셀 어레이(210)와 감지 증폭 및 쓰기 드라이브 회로(220)가 도시되어 있다.
메모리 셀 어레이(210)는 복수의 메모리 뱅크들(BANK1~BANKm)로 구성된다. 각각의 메모리 뱅크(BANK)는 복수의 어드레스 그룹들(AG1~AGn) 및 리던던트 어드레스 그룹(RAG)으로 구성된다. 각각의 어드레스 그룹(AG)은 복수의 로컬 비트 라인들(LBL)에 연결된다. 각각의 어드레스 그룹(AG)의 로컬 비트 라인들은 읽기용 및 쓰기용 글로벌 비트 라인들(GBLR, GBLW)에 연결된다. 각각의 리던던트 어드레스 그룹(RAG)은 복수의 리던던트 로컬 비트 라인들에 연결된다. 각각의 리던던트 어드레스 그룹(RAG)의 리던던트 로컬 비트 라인들은 읽기용 및 쓰기용 리던던트 글로벌 비트 라인들(RGBLR, RGBLW)에 연결된다. 동일한 열에 위치한 어드레스 그룹들(AG)은 동일한 읽기용 및 쓰기용 글로벌 비트 라인들(GBLR, GBLW)에 연결된다.
감지 증폭 및 쓰기 드라이브 회로(220)는 감지 증폭기 및 쓰기 드라이버(222)와 리던던트 감지 증폭기 및 쓰기 드라이버(224)를 포함한다. 읽기용 및 쓰기용 글로벌 비트 라인들(GBLR, GBLW)은 감지 증폭기 및 쓰기 드라이버(222)에 연결된다. 읽기용 및 쓰기용 리던던트 글로벌 비트 라인들(RGBLR, RGBLW)은 리던던트 감지 증폭기 및 쓰기 드라이버(224)에 연결된다.
도 7을 참조하면, 사선으로 표기된 부분에 대해 테스트가 수행된다. 즉, 뱅크들(BANK1~BANKm)의 어드레스 그룹들(AG1)에 대해 테스트가 수행된다. 테스트는 읽기, 쓰기, 그리고 소거 동작을 반복적으로 실시함으로써 수행될 것이다. 로컬 비트 라인들(LBL)에 연결된 상 변화 메모리 셀들에 결함이 검출되거나, 로컬 비트 라 인들(LBL)에 결함이 검출되면, 로컬 비트 라인들(LBL)이 리던던트 로컬 비트 라인들로 리페어될 것이다. 즉, 도 5a의 퓨즈들(F1~Fm) 중 대응하는 퓨즈가 커팅될 것이다.
읽기용 또는 쓰기용 글로벌 비트 라인들(GBLR, GBLW)에 결함이 검출되면, 읽기용 및 쓰기용 글로벌 비트 라인들(GBLR, GBLW)이 읽기용 및 쓰기용 리던던트 글로벌 비트 라인들(RGBLR, RGBLW)로 리페어될 것이다. 즉, 도 5a의 퓨즈(FA)가 커팅될 것이다.
본 발명의 실시 예를 상세히 설명하기 위하여, 뱅크(BANK2)의 어드레스 그룹(AG2)의 로컬 비트 라인들(LBL)에 연결된 상 변화 메모리 셀들에 결함이 검출되거나, 어드레스 그룹(AG2)의 로컬 비트 라인들(LBL)에서 결함이 검출된 것으로 가정하자.
도 8을 참조하면, 뱅크(BANK2)의 어드레스 그룹(AG1)의 메모리 셀들(TG)은 뱅크(BANK2)의 리던던트 어드레스 그룹(RAG)의 메모리 셀들(RG)로 리페어된다. 다시 말하면, 뱅크(BANK2)의 어드레스 그룹(AG1)에 연결된 로컬 비트 라인들(LBL)이 리던던트 어드레스 그룹(RAG)의 로컬 비트 라인들로 리페어된다. 이후에, 뱅크(BANK2)의 어드레스 그룹(AG1)을 액세스하기 위한 어드레스가 전달되면, 뱅크(BANK2)의 어드레스 그룹(AG1) 대신에 뱅크(BANK2)의 리던던트 어드레스 그룹(RAG)이 선택될 것이다.
본 발명의 실시 예를 상세히 설명하기 위하여, 도 7에서 뱅크들(BANK1~BANKm)의 어드레스 그룹들(AG1)에 연결된 읽기용 또는 쓰기용 글로벌 비트 라인들(GBLR, GBLW)에서 결함이 검출된 것으로 가정하자.
도 9를 참조하면, 뱅크들(BANK1~BANKm)의 어드레스 그룹들(AG1)의 메모리 셀들(TG)이 리던던트 어드레스 그룹들(RAG)의 메모리 셀들(RG)로 리페어된다. 다시 말하면, 뱅크들(BANK1~BANKm)의 어드레스 그룹들(AG1)에 연결된 읽기용 및 쓰기용 글로벌 비트 라인들(GBLR, GBLW)이 읽기용 및 쓰기용 리던던트 글로벌 비트 라인들(RGBLR, RGBLW)로 리페어된다. 이후에, 뱅크들(BANK1~BANKm)의 어드레스 그룹들(AG1)을 액세스하기 위한 어드레스가 전달되면, 뱅크들(BANK1~BANKm)의 어드레스 그룹들(AG1) 대신에 리던던트 어드레스 그룹들(RAG)이 선택된다.
상술한 바와 같이, 본 발명의 실시 예에 따른 상 변화 메모리 장치는 로컬 비트 라인 및 글로벌 비트 라인 중 하나를 리페어한다. 로컬 비트 라인에 연결된 메모리 셀들에 결함이 발생되거나 로컬 비트 라인에 결함이 발생되는 경우에 로컬 비트 라인이 리페어되고, 복수의 뱅크의 로컬 비트 라인들에 연결된 메모리 셀들에 결함이 발생되거나 글로벌 비트 라인에 결함이 발생되는 경우에 글로벌 비트 라인이 리페어된다. 따라서, 리던던시 효율이 증가될 수 있다.
상술한 실시 예에서, 하나의 어드레스 그룹(AG)에 연결된 로컬 비트 라인들이 리던던트 어드레스 그룹(RAG)에 연결된 리던던트 로컬 비트 라인들로 리페어되는 것으로 설명되었다. 그러나, 본 발명의 기술적 사상은 다양한 형태로 변형 및 응용될 수 있다. 예시적으로, 하나의 어드레스 그룹(AG)에 연결된 로컬 비트 라인들 각각에 대해서도 리페어가 수행될 수 있다. 즉, 글로벌 비트 라인, 하나의 어드레스 그룹에 연결된 로컬 비트 라인들, 그리고 각각의 로컬 비트 라인의 세 개의 단위로 리페어가 수행될 수 있다.
로컬 도체 라인 및 글로벌 도체 라인은 각각 로컬 비트 라인 및 글로벌 비트 라인인 것으로 본 발명의 실시 예가 설명되었다. 그러나, 본 발명의 다른 실시 예에 따르면, 로컬 도체 라인 및 글로벌 도체 라인은 각각 로컬 워드 라인 및 글로벌 워드 라인이다.
도 10은 도 3의 메모리 뱅크들(BANK) 중 하나를 보여주는 블록도이다. 도 10을 참조하면, 메모리 뱅크(BANK)는 행 방향으로 배열된 어드레스 그룹들(AG)로 구성된다. 도면에서, 메모리 뱅크(BANK)는 네 개의 어드레스 그룹들(AG)로 구성되는 것으로 도시되어 있다. 그러나, 메모리 뱅크(BANK)의 어드레스 그룹들(AG)의 수는 한정되지 않는다. 어드레스 그룹들(AG)은 도 6 내지 9를 참조하여 상세하게 설명되었으므로, 더 이상의 설명은 생략된다. 메모리 뱅크(BANK)는 열 방향으로 배열된 복수의 행 어드레스 그룹들(RAG1~RAGi)과 리던던트 행 어드레스 그룹(RAG_R)으로 구성된다. 각각의 행 어드레스 그룹(RAG)은 복수의 로컬 워드 라인들(LWL)에 연결된다.
도면에서, 각각의 행 어드레스 그룹(RAG)은 4 개의 로컬 워드 라인들(LWL)에 연결되는 것으로 도시되어 있다. 그러나, 각각의 행 어드레스 그룹(RAG)에 연결되는 로컬 워드 라인들(LWL)의 수는 한정되지 않는다. 각각의 행 어드레스 그룹(RAG)의 로컬 워드 라인들(LWL)은 하나의 글로벌 워드 라인(GWL)에 연결된다. 즉, 하나의 메모리 뱅크(BANK)에 하나 또는 그 이상의 글로벌 워드 라인들(GWL)이 제공된다.
행 어드레스 그룹들(RAG1~RAGi)은 글로벌 워드 라인들(GWL1~GWLi)을 통해 행 디코더(242)에 연결되고, 리던던트 행 어드레스 그룹(RAG_R)은 리던던트 글로벌 워드 라인(GWL_R)을 통해 리던던트 행 디코더(244)에 연결된다.
행 어드레스 그룹들(RAG1~RAGi)의 로컬 워드 라인들(LWL) 또는 글로벌 워드 라인들(GWL1~GWLi) 중 어느 것이 리페어 되어 있는 지의 여부는 리페어 제어 회로(미도시)에 저장된다. 리페어 제어 회로는 도 5a에 도시된 리페어 제어 회로(280)와 동일하게 구성될 것이다. 리페어 제어 회로는 행 어드레스를 전달받을 것이다. 전달된 행 어드레스가 리페어된 로컬 워드 라인(LWL) 또는 리페어된 글로벌 워드 라인(GWL)을 나타내는 경우, 리페어 제어 회로는 리던던트 행 디코더(244)를 활성화하기 위한 제어 신호를 활성화할 것이다.
도 11 내지 13은 본 발명의 다른 실시 예에 따른 리페어 방법을 설명하기 위한 블록도이다. 도 11을 참조하면, 행 어드레스 그룹(RAG1)의 글로벌 워드 라인(GWL1), 로컬 워드 라인들(LWL), 그리고 상 변화 메모리 셀들(MC)에 대해 테스트가 수행된다. 테스트는 읽기, 쓰기, 그리고 소거 동작을 반복적으로 실시함으로써 수행될 것이다.
본 발명의 실시 예를 상세히 설명하기 위하여, 도 11의 행 어드레스 그룹(RAG1)의 로컬 워드 라인(LWL)에 연결된 상 변화 메모리 셀들(MC)에서 결함이 발생되거나, 행 어드레스 그룹(RAG11)의 로컬 워드 라인(LWL)에서 결함이 검출된 것으로 가정하자.
도 12를 참조하면, 행 어드레스 그룹(RAG1)의 결함 로컬 워드 라인(LWL)에 연결된 메모리 셀들(TG)은 리던던트 행 어드레스 그룹(RAG_R)의 리던던트 로컬 워드 라인(LWL_R)에 연결된 메모리 셀들(RG)로 리페어된다. 이후에, 행 어드레스 그룹(RAG1)의 결함 로컬 워드 라인(LWL)을 액세스하기 위한 어드레스가 전달되면, 행 어드레스 그룹(RAG1)의 결함 로컬 워드 라인(LWL) 대신에 리던던트 행 어드레스 그룹(RAG_R)의 리던던트 로컬 워드 라인(LWL_R)이 선택된다.
본 발명의 실시 예를 상세히 설명하기 위하여, 도 11의 행 어드레스 그룹(RAG1)의 글로벌 워드 라인(GWL1)에서 결함이 검출된 것으로 가정하자.
도 13을 참조하면, 행 어드레스 그룹(RAG1)의 결함 글로벌 워드 라인(GWL1)d에 연결된 메모리 셀들(TG)은 리던던트 행 어드레스 그룹(RAG_R)의 리던던트 글로벌 워드 라인(GWL_R)에 연결된 메모리 셀들(RG)로 리페어된다. 이후에, 행 어드레스 그룹(RAG1)을 액세스하기 위한 어드레스가 전달되면, 행 어드레스 그룹(RAG1) 대신에 리던던트 행 어드레스 그룹(RAG_R)이 선택된다.
본 발명의 실시 예에 따르면, 로컬 워드 라인(LWL) 및 글로벌 워드 라인(GWL) 중 하나가 리페어된다. 결함 셀들이 상대적으로 적거나 로컬 워드 라인(LWL)에서 결함이 발생되는 경우, 로컬 워드 라인(LWL)이 리페어된다. 결함 셀들이 상대적으로 많거나 글로벌 워드 라인(GWL)에서 결함이 발생되는 경우, 글로벌 워드 라인(GWL)이 리페어된다. 따라서, 리던던시 효율이 향상된다.
상술한 실시 예에서, 메모리 뱅크(BANK)는 하나의 리던던트 행 어드레스 그룹(RAG_R)을 포함하는 것으로 설명되었다. 그러나, 본 발명의 실시 예에 따른 메모리 뱅크(BANK)의 리던던트 행 어드레스 그룹(RAG_R)의 수는 한정되지 않는다.
상술한 실시 예에서, 로컬 워드 라인(LWL)의 리페어 시에, 메모리 뱅크(BANK)의 행 어드레스 그룹(RAG)의 행 단위로 로컬 워드 라인들(LWL)이 리페어 되는 것으로 설명되었다. 그러나, 도 4를 참조하여 설명된 바와 같이, 로컬 행 디코더는 어드레스 그룹(AG) 단위로 배치된다. 즉, 로컬 워드 라인들(LWL)은 어드레스 그룹(AG) 단위로 분할되어 배치된다. 본 발명의 실시 예에 따른 상 변화 메모리 장치의 로컬 워드 라인(LWL)의 리페어 동작은 어드레스 그룹(AG) 단위로 수행될 수 있다.
상술한 실시 예들에서, 상 변화 메모리 장치는 비트 라인들 또는 워드 라인들을 리페어하는 것으로 설명되었다. 그러나, 본 발명의 실시 예에 따른 상 변화 메모리 장치는 비트 라인들 및 워드 라인들에 대한 리페어 수단을 구비하고, 비트 라인들 또는 워드 라인들에 대한 리페어를 선택적으로 수행할 수 있다.
도 14는 도 1의 메모리 시스템(10)을 포함하는 컴퓨팅 시스템(300)을 보여주는 블록도이다. 도 14를 참조하면, 본 발명의 실시 예에 따른 컴퓨팅 시스템(300)은 중앙 처리 장치(310), 램(320, RAM, Random Access Memory), 사용자 인터페이스(330), 전원(340), 그리고 메모리 시스템(10)을 포함한다.
메모리 시스템(10)은 시스템 버스(360)를 통해, 중앙처리장치(310), 램(320), 사용자 인터페이스(330), 그리고 전원(340)에 전기적으로 연결된다. 사용자 인터페이스(330)를 통해 제공되거나, 중앙 처리 장치(310)에 의해서 처리된 데이터는 메모리 시스템(10)에 저장된다. 메모리 시스템(10)은 컨트롤러(100) 및 상 변화 메모리 장치(200)를 포함한다. 도면에서, 상 변화 메모리 장치(200)는 컨트롤 러(100)를 통해 시스템 버스(360)에 연결되는 것으로 도시되어 있다. 그러나, 다른 실시 예로써, 상 변화 메모리 장치(200)는 시스템 버스(360)에 직접 연결될 것이다.
메모리 시스템(10)이 반도체 디스크 장치(SSD)로 장착되는 경우, 컴퓨팅 시스템(300)의 부팅 속도가 획기적으로 빨라질 수 있다. 도면에 도시되지 않았지만, 본 발명에 따른 시스템은 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor) 등을 더 포함할 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 이해될 것이다.
상술한 바와 같이, 본 발명의 실시 예에 따른 상 변화 메모리 장치는 로컬 도체 라인(예를 들면, 로컬 비트 라인 또는 로컬 워드 라인) 및 글로벌 도체 라인(예를 들면, 글로벌 비트 라인 또는 글로벌 워드 라인) 중 하나를 리페어한다. 결함 셀들의 수가 적거나 로컬 도체 라인에서 결함이 발생되는 경우, 로컬 도체 라인이 리페어된다. 결함 셀들의 수가 많거나 글로벌 도체 라인에서 결함이 발생되는 경우, 글로벌 도체 라인이 리페어된다. 따라서, 리던던시 효율이 향상된다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 자명하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템을 보여주는 블록도이다.
도 2는 도 1의 상 변화 메모리 장치를 보여주는 블록도이다.
도 3은 도 2의 메모리 셀 어레이의 메모리 뱅크들을 보여주는 블록도이다.
도 4는 도 3의 어드레스 그룹들을 보여주는 회로도이다.
도 5a는 도 2 및 3의 리페어 저장 회로의 실시 예를 보여주는 블록도이다.
도 5b는 도 5a의 비교 회로(292)를 보여주는 블록도이다.
도 6 내지 9는 본 발명의 실시 예에 따른 리페어 방법을 설명하기 위한 블록도이다.
도 10은 도 3의 메모리 뱅크들 중 하나를 보여주는 블록도이다.
도 11 내지 13은 본 발명의 다른 실시 예에 따른 리페어 방법을 설명하기 우한 블록도이다.
도 14는 도 1의 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.

Claims (16)

  1. 복수의 메모리 뱅크들;
    상기 메모리 뱅크들 각각에 연결된 복수의 로컬 도체 라인들; 그리고
    상기 로컬 도체 라인들에 연결된 글로벌 도체 라인을 포함하고,
    로컬 리페어 동작 시에, 상기 복수의 메모리 뱅크들 중 결함 메모리 뱅크의 로컬 도체 라인들은 리던던트 로컬 도체 라인들로 대체되고, 결함이 없는 메모리 뱅크의 로컬 도체 라인들은 유지되고,
    글로벌 리페어 동작 시에, 상기 복수의 메모리 뱅크들의 상기 글로벌 도체 라인은 리던던트 글로벌 도체 라인으로 대체되는 상 변화 메모리 장치.
  2. 스택 형태로 배열되며, 각각 복수의 어드레스 그룹들로 분할되는 복수의 메모리 뱅크들을 포함하고,
    각각의 어드레스 그룹은 복수의 로컬 도체 라인들에 연결되고,
    각각의 어드레스 그룹의 복수의 로컬 도체 라인들은 적어도 하나의 글로벌 도체 라인들에 연결되고,
    로컬 리페어 동작 시에, 결함 어드레스 그룹의 로컬 도체 라인들을 로컬 리던던트 도체 라인들로 대체함으로써 상기 결함 어드레스 그룹이 상기 로컬 리던던트 도체 라인들에 연결된 리던던트 어드레스 그룹으로 대체되고,
    글로벌 리페어 동작 시에, 결함 어드레스 그룹들에 연결된 글로벌 도체 라인을 글로벌 리던던트 도체 라인으로 대체함으로써, 상기 결함 어드레스 그룹들이 상기 글로벌 리던던트 도체 라인에 연결된 리던던트 어드레스 그룹들로 대체되는 상 변화 메모리 장치.
  3. 삭제
  4. 삭제
  5. 제 2 항에 있어서,
    상기 글로벌 도체 라인들은 읽기용 글로벌 비트 라인 및 쓰기용 글로벌 비트 라인으로 구성되는 상 변화 메모리 장치.
  6. 제 5 항에 있어서,
    상기 로컬 도체 라인들은 로컬 비트 라인들인 상 변화 메모리 장치.
  7. 제 6 항에 있어서,
    상기 각각의 로컬 비트 라인은 제 1 및 제 2 스위칭 수단들을 통해 상기 읽기용 및 쓰기용 글로벌 비트 라인들에 각각 연결되는 상 변화 메모리 장치.
  8. 제 2 항에 있어서,
    상기 글로벌 리던던트 도체 라인들은 읽기용 리던던트 글로벌 비트 라인 및 쓰기용 리던던트 글로벌 비트 라인인 상 변화 메모리 장치.
  9. 삭제
  10. 삭제
  11. 제 2 항에 있어서,
    상기 글로벌 도체 라인들은 글로벌 워드 라인인 상 변화 메모리 장치.
  12. 제 2 항에 있어서,
    상기 로컬 도체 라인들은 로컬 워드 라인들인 상 변화 메모리 장치.
  13. 제 2 항에 있어서,
    상기 글로벌 리던던트 도체 라인은 리던던트 글로벌 워드 라인인 상 변화 메모리 장치.
  14. 삭제
  15. 상 변화 메모리 장치; 그리고
    상기 상 변화 메모리 장치를 제어하는 컨트롤러를 포함하고,
    상기 상 변화 메모리 장치는 청구항 1 또는 청구항 2에 기재된 장치인 것을 특징으로 하는 메모리 시스템.
  16. 삭제
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