JP2012203977A - 半導体装置及びその制御方法並びにその情報処理システム - Google Patents

Abstract

【課題】階層化ビット線構成を有するメモリセルアレイにおいてプリチャージ回路を削減しつつ冗長判定に伴うアクセス速度の低下を防止し得る半導体装置を提供する。
【解決手段】階層化ビット線構成の通常領域であるメモリ領域ＳＭ（０）及び冗長領域を含むメモリ領域ＳＭ（ｍ）を有する。スタンバイ時にはグローバルビット線ＧＢＬ及びメモリ領域ＳＭ（ｍ）のローカルビット線ＬＢＬをプリチャージし、メモリ領域ＳＭ（０）のローカルビット線ＬＢＬはプリチャージしない。例えば、メモリ領域ＳＭ（０）のアクティブ動作時には直ちにメモリ領域ＳＭ（０）のローカルビット線ＬＢＬをプリチャージし、その後の冗長判定結果に応じて各メモリ領域ＳＭ（０）、ＳＭ（ｍ）の階層スイッチＳＷをそれぞれ維持または非活性状態に制御して通常メモリセルＭＣ又は冗長メモリセルＲＣをアクセスする。
【選択図】図３

Description

本発明は、ビット線構成が階層化されたメモリセルアレイを備えるとともに、メモリセルアレイ内の欠陥のある通常メモリセルを置換するための冗長メモリセルを有する半導体装置及びその制御方法並びにその情報処理システムに関する。

近年、ＤＲＡＭ等の半導体装置では、大容量化と微細化の進展に伴ってビット線上のメモリセル数が増えることに起因する性能面への対策として、グローバルビット線とローカルビット線とからなる階層化ビット線が採用される傾向にある。一般に、階層化ビット線には、グローバルビット線とローカルビット線との間の接続を制御する階層スイッチが設けられている。この種の階層化ビット線において、グローバルビット線の一端にセンスアンプが接続される場合、メモリセルへのアクセスに先立ってグローバルビット線とローカルビット線とを共通の電位で予めプリチャージしておく必要がある。この場合、１本のグローバルビット線に対して本数が多い複数のローカルビット線のそれぞれにプリチャージ回路を設けると回路規模が大きくなるので、階層スイッチを適切に制御することで、グローバルビット線に関連するプリチャージ回路をローカルビット線のプリチャージ動作にも共用して適用することが望ましい。例えば、特許文献１には、階層化ビット線を備えるメモリセルアレイにおいて、グローバルビット線のプリチャージ回路を用いてローカルビット線をプリチャージ可能とする階層スイッチの制御手法が開示されている。

特開２００７−２８７２０９号公報

ＤＲＡＭ等の大容量の半導体装置においては、欠陥が発生したメモリセルを救済すべく、通常メモリセルを置換するための冗長メモリセルを予め設けておく構成が一般的である。上述の階層化ビット線を有するメモリセルアレイにおいて、通常メモリセルと冗長メモリセルを含む冗長領域を構成する場合は、メモリセルをアクセスする際にアクセス対象のアドレス（ロウアドレス）が不良アドレスであるか否かを判定する冗長判定回路が設けられる。そのため、通常メモリセルへのアクセス時に冗長判定回路の判定結果を待ってから、アクセス先の階層化ビット線のプリチャージ動作に対応する階層スイッチの制御を行う動作手順が必要となる。冗長判定回路の判定結果が確定するまでには比較的長い時間を要することから、階層化ビット線に対するプリチャージ動作の完了後におけるワード線又は冗長ワード線の駆動タイミングが遅延し、アクセス速度の低下を招く恐れがある。一方、階層スイッチの制御に要する時間を短縮するため、スタンバイ時に全ての階層化ビット線（１本のグローバルビット線に関連する複数のローカルビット線）を予めプリチャージする制御を行うことは、半導体装置の消費電流の増加が避けられないことから望ましくない。また、アクセス時に、非アクセス対象の複数のローカルビット線にそれぞれ関連する複数の階層スイッチを非選択に制御することは、消費電流の視点から望ましくない。このように、従来の階層化ビット線を有するメモリセルアレイに冗長領域を構成する場合、メモリセルのアクセス時に、消費電力を抑えつつ高速なアクセス速度を維持することが困難であるという問題があった。

上記課題の少なくとも一つを解決するために、本発明の半導体装置は、グローバルビット線と、前記グローバルビット線に関連し、通常メモリセルが接続する第１のローカルビット線と、前記グローバルビット線と前記第１のローカルビット線との間の電気的な接続を制御する第１の階層スイッチと、前記グローバルビット線に関連し、少なくとも前記通常メモリセルを置換する対象である冗長メモリセルが接続する第２のローカルビット線と、前記グローバルビット線と前記第２のローカルビット線との間の電気的な接続を制御する第２の階層スイッチと、前記グローバルビット線を所定の電圧にプリチャージするプリチャージ回路と、アクセス対象のメモリセルを指定するアドレスと不良アドレスとの一致又は不一致を判定する冗長判定回路と、前記通常メモリセル、前記冗長メモリセル、前記プリチャージ回路、及び前記冗長判定回路のそれぞれの動作を制御する制御回路と、を備え、前記制御回路は、スタンバイ時に、前記プリチャージ回路及び第２の階層スイッチを活性状態に制御することにより、前記グローバルビット線及び前記第２のローカルビット線を、前記所定の電圧にプリチャージするとともに、前記第１の階層スイッチを非活性状態に制御することにより前記第１のローカルビット線をフローティング状態に制御し、前記通常メモリセルをアクセス対象とするアクティブ動作時に、前記冗長判定回路の判定結果が到来するまでは前記第１の階層スイッチを活性化して前記第１のローカルビット線を前記所定の電圧にプリチャージし、更にその後に、前記冗長判定回路の判定結果が不一致判定であるときは前記第１の階層スイッチの活性状態に維持するとともに前記第２の階層スイッチを活性状態から非活性状態に制御するとともに、前記プリチャージ回路を非活性状態に制御して前記通常メモリセルへのアクセスを実行し、前記冗長判定回路の判定結果が一致判定であるときは前記第１の階層スイッチを活性状態から非活性状態に制御するとともに、前記プリチャージ回路を非活性状態に制御して前記冗長メモリセルへのアクセスを実行する。

例えば、本発明の半導体装置によれば、通常メモリセルにアクセスする際、アクティブ動作に先立つスタンバイ時に、グローバルビット線から第２の階層スイッチを経由して第２のローカルビット線を予めプリチャージしておき、アクティブ動作時に、冗長判定結果を待つことなくグローバルビット線から第１の階層スイッチを経由して第１のローカルビット線をプリチャージし、その後、冗長判定結果に対応する制御を行うものである。よって、少なくとも、アクティブ動作時に、冗長判定に必要な判定時間の経過を待つことに起因する遅延を回避でき、アクセス速度の低下を防止することができる。この場合、スタンバイ時に常時プリチャージしておく対象は、グローバルビット線、冗長メモリセルに関連するローカルビット線に限られるので、消費電流の増加を抑制することができる。さらに、例えば、一つのグローバルビット線に、冗長メモリセルに関連しない複数の階層スイッチをそれぞれ介した複数のローカルビット線の構造を採用する場合、アクティブ時にプリチャージする対象は、グローバルビット線、冗長メモリセルに関連するローカルビット線、及びアクセス対象の通常メモリセルに関連するアクセス対象のローカルビット線に限られ、非アクセス対象の通常メモリセルに関連する非アクセス対象のローカルビット線にはプリチャージ制御を行わないので、前述の消費電流の抑制効果は更に大きくなる。さらに、アクティブ時に制御する階層スイッチは、アクセス対象の通常メモリセルに関連する階層スイッチ及び冗長メモリセルに関連する階層スイッチに限られるので、前述の消費電流の効果は更に大きくなる。言い換えれば、非アクセス対象の通常メモリセルにそれぞれ関連する複数の階層スイッチの制御は行わない（遷移させない）ので、消費電流は少なくなる。

また、上記課題の少なくとも一つを解決するために、本発明の半導体装置の制御方法は、スタンバイ時、グローバルビット線及び通常メモリセルに関連する第１のローカルビット線を電気的に接続する第１のスイッチを非活性状態に制御し、且つ前記グローバルビット線及び少なくとも前記通常メモリセルを置換する対象である冗長メモリセルに関連する第２のローカルビット線を電気的に接続する第２のスイッチを活性状態に制御し、前記グローバルビット線を所定の電圧にプリチャージし、前記通常メモリセルへのアクセス時、前記置換の判定時間が到来するまで前記第１のスイッチを非活性状態から活性状態に制御し、前記置換の判定時間が到来したとき、置換する場合には、前記第１のスイッチを活性状態から非活性状態へ制御し、置換しない場合には、前記第１のスイッチの活性状態に維持するとともに、前記第２のスイッチを活性状態から非活性状態へ制御し、前記グローバルビット線のプリチャージ動作を非活性状態に制御し、前記通常メモリセルまたは前記冗長メモリセルをアクセスする。

以上説明したように本発明によれば、階層化ビット線構成を有するメモリセルアレイにおいて欠陥救済のための冗長判定制御を適用する際、ローカルビット線用のプリチャージ回路を廃止することで回路規模を削減しつつ、スタンバイ時及びアクティブ時の消費電流をそれぞれ増大させることなく、冗長判定に伴う階層スイッチの制御の遅延を解消してアクセス速度の低下を確実に防止することができる。

本発明の技術思想の一例を示す図である。 本実施形態のＤＲＡＭの概略の構成を示すブロック図である。 本実施形態のＤＲＡＭにおけるアレイ領域の部分的な構成を示す図である。 図３のセンスアンプ列に含まれるセンスアンプの回路構成例を示す図である。 図３のメモリマットＭのうちの通常サブマットＳＭ（０）がアクセス対象として選択され、冗長判定信号がミスヒット状態を示す場合の動作波形図である。 図３のメモリマットＭのうちの通常サブマットＳＭ（０）がアクセス対象として選択され、冗長判定信号がヒット状態を示す場合の動作波形図である。 図３のメモリマットＭのうちの冗長サブマットＳＭ（ｍ）がアクセス対象として選択される場合の動作波形図である。 本実施形態において開示された構成を備える半導体装置と、この半導体装置の動作を制御するコントローラとを含む情報処理システムの構成例を示す図である。

本発明の課題を解決する技術思想の代表的な例は以下に示される。ただし、本願の請求対象は、この技術思想に限定されるものではなく、本願の特許請求の範囲に記載された内容にあることは言うまでもない。

図１に示すように、本発明の技術思想の一例は、ビット線構成が階層化されたメモリセルアレイを有する半導体装置に対して適用されるものである。図１においては、グローバルビット線ＧＢＬとローカルビット線ＬＢＬとに階層化されたビット線構成のうち、１本のグローバルビット線ＧＢＬと、これに対応する２本のローカルビット線ＬＢＬを含む範囲を示している。通常領域であるメモリ領域Ｍ１は、ワード線ＷＬによって選択される通常メモリセルＭＣ（以下、単にメモリセルＭＣと呼ぶ場合がある）と、グローバルビット線ＧＢＬとローカルビット線ＬＢＬ１とからなる階層化ビット線と、グローバルビット線ＧＢＬとローカルビット線ＬＢＬ１との間の電気的接続を制御する階層スイッチＳＷ１とを含んでいる。また、冗長領域を含むメモリ領域Ｍ２は、冗長ワード線ＷＬＲによって選択される冗長メモリセルＲＣと、グローバルビット線ＧＢＬとローカルビット線ＬＢＬ２とからなる階層化ビット線と、グローバルビット線ＧＢＬとローカルビット線ＬＢＬ２との間の電気的接続を制御する階層スイッチＳＷ２とを含んでいる。また、プリチャージ回路ＰＣＣは、グローバルビット線ＧＢＬを電圧ＶＢＬＰにプリチャージする回路である。

一方、冗長判定回路ＲＤＣは、アクセス対象のロウアドレスＲＡＤＴと予め保持する不良アドレスＲｄとの一致又は不一致を判定する。また、制御回路ＣＣは、メモリ領域Ｍ１、Ｍ２、プリチャージ回路ＰＣＣ、冗長判定回路ＲＤＣのそれぞれの動作を制御する。制御回路ＣＣの制御の下で、スタンバイ時には、プリチャージ回路ＰＣＣによりグローバルビット線ＧＢＬを予め電圧ＶＢＬＰにプリチャージし、この状態でメモリ領域Ｍ２の階層スイッチＳＷ２をオン（電気的に導通）にしてローカルビット線ＬＢＬ２も電圧ＶＢＬＰにプリチャージしておく。他方、階層スイッチＳＷ１はオフ（電気的に非導通）であり、メモリ領域Ｍ１のローカルビット線ＬＢＬ１はフローティング状態となる。冗長ワード線ＷＬＲの電圧が、冗長メモリセルＲＣとローカルビット線ＬＢＬ２との接続をオフにしているので、冗長メモリセルＲＣの情報破壊はない。

次いで、メモリ領域Ｍ１へのアクセス時には、階層スイッチＳＷ１をオンにしてローカルビット線ＬＢＬ１を直ちに電圧ＶＢＬＰにプリチャージする。冗長判定回路ＲＤＣは、ローカルビット線ＬＢＬ１のプリチャージと並行して、アクセス対象のロウアドレスＲＡＤＴと不良アドレスＲｄとの一致、不一致を判定し、所定の時間の経過後にその判定結果を出力する。そして、判定結果が一致を示す（通常メモリセルＭＣに代えて冗長メモリセルＲＣをアクセスする）ときは、階層スイッチＳＷ１を再度、オンからオフにして、他方のオン状態にある階層スイッチＳＷ２を介して冗長メモリセルＲＣへのアクセス（少なくとも冗長ワード線ＷＬＲを活性化する）を行う。一方、判定結果が一致（通常メモリセルＭＣをアクセスする）を示しているときは、階層スイッチＳＷ１のオンを維持し、他方のオン状態にある階層スイッチＳＷ２を介して冗長メモリセルＲＣへのアクセスを行う。このように、スタンバイからアクティブ動作に移行するとき、冗長判定回路ＲＤＣの判定結果を待つことなく迅速にアクセス対象のローカルビット線ＬＢＬ１のプリチャージ動作を行うことができ、アクセス速度の低下を確実に防止することができるとともに、ローカルビット線ＬＢＬ１、ＬＢＬ２用のプリチャージ回路を設けなくて済むので回路規模を抑制することができる。なお、図１では、メモリ領域Ｍ２が冗長メモリセルＲＣを含む例を示しているが、メモリ領域Ｍ２は、冗長メモリセルＲＣに加えて、通常メモリセルＭＣを含んでいてもよい。

また、図１においては示していないが、複数のメモリ領域Ｍ１及び冗長領域を含むメモリ領域Ｍ２でメモリセルアレイを構成する場合、アクセス対象であるメモリ領域Ｍ１に関連する階層スイッチＳＷ１は前述の通りであるが、非アクセス対象である残りのメモリ領域Ｍ１に関連する階層スイッチＳＷ１は、スタンバイ時の制御が維持される。つまり、非アクセス対象である残りのメモリ領域Ｍ１に関連する階層スイッチＳＷ１は、スタンバイ時においてもアクティブ時においても、オフ（非導通）である。よって、非アクセス対象である残りのメモリ領域Ｍ１に関連する複数のローカルビット線ＬＢＬ１は、プリチャージ制御されない。よって、非アクセス対象に関連する複数の階層スイッチＳＷ１の消費電流及び複数のローカルビット線ＬＢＬ１の消費電流は生じない。

さらに、メモリ領域Ｍ２が通常メモリセルＭＣを含む構成の場合、アクセス対象がメモリ領域Ｍ２の通常メモリセルＭＣであるときは、非アクセス対象の複数のメモリ領域Ｍ１にそれぞれ関連する複数の階層スイッチＳＷ１への制御及び複数のローカルビット線ＬＢＬ１へのプリチャージ制御は実行されないので、それらに関連する消費電流は生じない。

以下、本発明の好ましい実施形態について添付図面を参照しながら詳しく説明する。以下では、半導体装置の一例として、ビット線構成が階層化されたＤＲＡＭ（Dynamic Random Access Memory）に対して本発明を適用した実施形態について順次説明する。

図２及び図３は、本実施形態のＤＲＡＭの概略の構成を示すブロック図及びその一部の詳細図である。図２に示すＤＲＡＭは、階層化ビット線（図３のグローバルビット線ＧＢＬ及びローカルビット線ＬＢＬ）と階層化ワード線（メインワード線ＭＷＬ（不図示）及び図３のサブワード線ＳＷＬ）を備え、ローカルビット線ＬＢＬとサブワード線ＳＷＬの各交点に配置された多数のメモリセルＭＣ（図３）を含むアレイ領域１０（図２）を備えている。メインワード線ＭＷＬは本発明に直接寄与しないのでその図示を省略している。アレイ領域１０は、単位領域である複数のメモリマットＭ、Ｍ（Ｌ）、Ｍ（Ｒ）（図３）を含んで構成され、各々の単位領域は、通常領域（図１におけるメモリ領域Ｍ１）と救済用の冗長領域（図１におけるメモリ領域Ｍ２）とを含んで構成されるが、詳しい構成については後述する。また、アレイ領域１０には、複数のメモリセルＭＣに関連する回路群が含まれる。例えば、階層化ビット線に関連する階層スイッチＳＷ（図３）や、各々のグローバルビット線ＧＢＬの一端に接続されるセンスアンプＳＡ（図３）等の回路群が含まれるとともに、その他の図示しない回路群が含まれる。階層スイッチＳＷ（図３）は、図１における階層スイッチＳＷ１、ＳＷ２に相当する。

図２においては、アレイ領域１０に加えて、ロウアドレスラッチ１１と、冗長判定回路１２と、ロウデコーダ１３と、制御回路２０を示している。なお、図２では、ＤＲＡＭの構成のうち主にロウ系回路を示すものとし、センスアンプＳＡから外部データ端子（不図示）までのカラム系回路やその他の回路については省略している。ロウアドレスラッチ１１は、例えば外部から供給されるアドレス信号ＡＤＤを取り込み、制御回路２０に含まれるロウ制御部２５の制御に応じてロウアドレスＲＡＤＴを出力する。ロウアドレスＲＡＤＴは、冗長判定回路１２と、ロウデコーダ１３と、制御回路２０内の階層スイッチ制御部２４とに送られる。ロウ制御部２５は、ワードドライバ２１、センスアンプ制御部２２、メモリマット制御部２３、及び階層スイッチ制御部２４も制御する。

冗長判定回路１２は、入力されたロウアドレスＲＡＤＴに基づき、対応する通常領域の通常メモリセルＭＣを、冗長領域の冗長メモリセルＲＣで置換すべきか否かを判定する。冗長判定回路１２において、救済すべき不良セルを特定する不良アドレスの情報は、例えば、ヒューズ素子（不図示）等を用いて予め記憶されている。冗長判定回路１２は、ロウアドレスＲＡＤＴと記憶している不良アドレスとを比較し、比較結果を示す冗長判定信号ＲＤＳを、ロウデコーダ１３、メモリマット制御部２３、及び階層スイッチ制御部２４へ出力する。冗長判定信号ＲＤＳは、ロウアドレスＲＡＤＴと不良アドレスが一致した場合はヒット状態（例えば、ハイレベル）を示し、ロウアドレスＲＡＤＴと不良アドレスが不一致である場合はミスヒット状態（例えば、ローレベル）を示す。

ロウデコーダ１３は、ロウアドレスＲＡＤＴ及び冗長判定信号ＲＤＳを入力し、アレイ領域１０おいて、アクセス対象となる通常領域又は冗長領域に含まれるワード線ＷＬ（サブワード線ＳＷＬ）をワードドライバ２１を介して選択する。詳細には、メインワード線ＭＷＬを介してサブワード線ＳＷＬを選択する。冗長判定信号ＲＤＳがミスヒット状態を示す場合はアレイ領域１０の通常領域がアクセス対象として選択され、冗長判定信号ＲＤＳがヒット状態を示す場合はアレイ領域１０の冗長領域が欠陥救済先として選択される。ロウデコーダ１３は、さらに、制御回路２０に含まれるワードドライバ２１、センスアンプ制御部２２、メモリマット制御部２３、及び階層スイッチ制御部２４のそれぞれに制御信号を送出する。つまり、ロウアドレスＲＡＤＴ及び冗長判定信号ＲＤＳに従ったロウデコーダ１３は、複数のメモリマットＭ、Ｍ（Ｌ）、Ｍ（Ｒ）及びそれらにそれぞれ含まれるサブマットＳＭ（０）〜ＳＭ（ｍ）を選択する。ワードドライバ２１、センスアンプ制御部２２、メモリマット制御部２３は、それぞれサブマットＳＭ（０）〜ＳＭ（ｍ）単位で制御されるからである。ワードドライバ２１は、アレイ領域１０の複数のメモリマットＭにそれぞれ関連する階層ワード線を制御し、センスアンプ制御部２２は、アレイ領域１０の複数のメモリマットＭにそれぞれ関連する各センスアンプＳＡに供給されるセンスアンプ駆動線ＳＡＰ、ＳＡＮの各電位を制御し、メモリマット制御部２３は、アレイ領域１０の複数のメモリマットＭにそれぞれ関連する後述のビット線イコライズ信号ＢＬＥＱを制御する。

一方、制御回路２０に含まれる階層スイッチ制御部２４は、ロウアドレスラッチ１１から出力されるロウアドレスＲＡＤＴと、冗長判定回路１２から出力される冗長判定信号ＲＤＳとに基づいて、アレイ領域１０に対し、複数のメモリマットＭ及びサブマットＳＭ（０）〜ＳＭ（ｍ）にそれぞれ関連する各階層スイッチＳＷの接続状態を制御するスイッチ制御信号ＳＷＣを送出する。階層スイッチ制御部２４によるスイッチ制御信号ＳＷＣの制御は、制御対象が冗長領域を含むか否かに応じて異なるが、詳しくは後述する。

次に図３は、本実施形態のＤＲＡＭにおけるアレイ領域１０の部分的な構成を示す図である。図３においては、図２のアレイ領域１０の一部の領域である複数のメモリマットＭ及びこれらのメモリマットＭの両側に配置されるセンスアンプ列ＳＡＡを示している。メモリマットＭは、グローバルビット線ＧＢＬの延伸方向に展開されて並ぶｍ＋１個のサブマットＳＭに区分されている。ここでは、メモリマットＭ内の各サブマットＳＭに適宜番号を付して表すものとし、図３の左端から順にサブマットＳＭ（０）〜ＳＭ（ｍ）と表記されている。このうち、通常領域である複数の通常メモリセルＭＣのみを含むｍ個のサブマットＳＭ（０）〜ＳＭ（ｍ−１）（以下、通常サブマットＳＭ（０）〜ＳＭ（ｍ−１）と呼ぶ場合がある）、通常領域と冗長領域である複数の冗長メモリセルＲＣの両方を含む１個のサブマットＳＭ（ｍ）（以下、冗長サブマットＳＭ（ｍ）と呼ぶ場合がある）がそれぞれ存在する。なお、通常メモリセルＭＣ及び冗長メモリセルＲＣは、それぞれ対応する外部アドレスが割り付けられたグローバルビット線ＧＢＬ及びローカルビット線ＬＢＬに関連するロウ系のメモリセルである。図３において、周知な所謂カラム冗長である冗長グローバルビット線及び冗長ローカルビット線に関連するカラム系の冗長メモリセルは、図示していない。言い換えれば、カラム系の冗長メモリセル及びそれに関連する冗長グローバルビット線、冗長ローカルビット線、冗長センスアンプは、サブマットＳＭ（０）〜ＳＭ（ｍ）にそれぞれ含まれていてもよい。本発明の特徴である作用効果に、これらカラム系の冗長は直接関連しないからである。言い換えれば、本発明の特徴である作用効果は、階層スイッチＳＷを中心とした制御及びその制御を行う制御回路に特徴があるため、ロウ系の冗長メモリセルが含まれるか否かを定義する通常サブマットＳＭ（０）〜ＳＭ（ｍ−１）及び冗長サブマットＳＭ（ｍ）で特徴付けられる。

なお、通常サブマットＳＭ（０）〜ＳＭ（ｍ−１）は、本発明の第１のメモリ領域に相当し、冗長サブマットＳＭ（ｍ）は、本発明の第２のメモリ領域に相当する。図３の例では、マットＭ内の一端に冗長サブマットＳＭ（ｍ）が設けられているが、マットＭ内の任意のサブマットＳＭを冗長サブマットとすることができる。

上述したように、メモリマットＭのビット線構成は、グローバルビット線ＧＢＬとローカルビット線ＬＢＬとに階層化されている。メモリマットＭ内には、複数のグローバルビット線ＧＢＬの各々がｍ＋１個のサブマットＳＭを跨って配置される。複数のグローバルビット線ＧＢＬは、その配置順に、両側のセンスアンプ列ＳＡＡに含まれる各センスアンプＳＡと交互に接続されている（千鳥配置）。なお、図３に示すメモリマットＭは、いわゆるオープンビット線構造である。メモリマットＭの左側にはセンスアンプ列ＳＡＡを挟んで別のメモリマットＭ（Ｌ）が配置され、メモリマットＭの右側にはセンスアンプ列ＳＡＡを挟んで別のメモリマットＭ（Ｒ）が配置されている。各々のセンスアンプＳＡは、グローバルビット線ＧＢＬを伝送される信号電圧を増幅する差動型の構成を有する。なお、センスアンプＳＡの具体的な構成については後述する。なお、センスアンプ列ＳＡＡの両側のグローバルビット線には同じ符号ＧＢＬが付されているが、本実施形態はオープンビット線構造であるから、電気的には、一方がトゥルー（後述する図４でのグローバルビット線ＧＢＬ（Ｌ））、他方がバー（後述する図４でのグローバルビット線ＧＢＬ（Ｒ））である。

各々のサブマットＳＭには、上記グローバルビット線ＧＢＬと同数のローカルビット線ＬＢＬが配置されている。すなわち、各１本のグローバルビット線ＧＢＬには、同一直線上に並ぶｍ＋１本のローカルビット線ＬＢＬが対応している。よって、メモリマットＭの全体では、Ｌ本のグローバルビット線ＧＢＬが配置される場合、Ｌ×（ｍ＋１）本のローカルビット線ＬＢＬが配置されることになる。これにより、ローカルビット線ＬＢＬの配線長はグローバルビット線ＧＢＬの配線長に比べると、１／（ｎ＋１）に短縮されることになる。

また、メモリマットＭのワード線構成は、それぞれメインワード線ＭＷＬとサブワード線ＳＷＬとに階層化されている。ただし、図３では、サブワード線ＳＷＬのみを示し、メインワード線ＭＷＬについては図示を省略している。通常サブマットＳＭ（０）〜ＳＭ（ｍ−１）の各々には、所定数のサブワード線ＳＷＬが配置されている。一方、冗長サブマットＳＭ（ｍ）には、所定数のサブワード線ＳＷＬに加えて、２本の冗長サブワード線ＳＷＬＲが配置されている。全てのサブマットＳＭにおいて、それぞれのローカルビット線ＬＢＬとそれぞれのサブワード線ＳＷＬの各交点に形成された複数のメモリセルＭＣ（通常メモリセル）が配置されている。一方、冗長サブマットＳＭ（ｍ）の冗長領域においては、それぞれのローカルビット線ＬＢＬと２本の冗長サブワード線ＳＷＬＲとの各交点に形成された複数の冗長メモリセルＲＣが配置されている。通常メモリセルＭＣ及び冗長メモリセルＲＣは、それぞれ対応するサブワード線ＳＷＬ及び冗長サブワード線ＳＷＬＲによって選択的に導通制御される選択トランジスタＱ０と、情報蓄積ノードＳＮの電荷として情報を保持するキャパシタＣＳとからなる。

また、各々のサブマットＳＭにおいては、複数のローカルビット線ＬＢＬの一端に配置された複数の階層スイッチＳＷが設けられている。各々の階層スイッチＳＷは、ゲートに印加される２系統のスイッチ制御信号ＳＷＣの電位に応じて、グローバルビット線ＧＢＬとローカルビット線ＬＢＬとの間の電気的接続を制御するＮＭＯＳ型のトランジスタ（電界効果トランジスタ）である。図３のメモリマットＭ内には、ローカルビット線ＬＢＬの本数と同数の階層スイッチＳＷが存在する。なお、図３の例では、サブマットＳＭ（０）内にスイッチ制御信号ＳＷＣ（０）用の２本の配線が並列に配置され、サブマットＳＭ（ｍ）内にスイッチ制御信号ＳＷＣ（ｍ）用の２本の配線が並列に配置されるが、各々のサブマットＳＭ内にスイッチ制御信号ＳＷ用の１本の配線を配置する構成としてもよい。また、階層スイッチＳＷは、ローカルビット線ＬＢＬの中央に配置してもよい。さらに、ローカルビット線ＬＢＬに複数の階層スイッチＳＷを配置してもよい。

図４は、図３のセンスアンプ列ＳＡＡに含まれるセンスアンプＳＡの回路構成例を示している。図４に示すセンスアンプＳＡは、右側のメモリマットＭ内の１本のグローバルビット線ＧＢＬ（Ｒ）と、左側のメモリマットＭ内の１本のグローバルビット線ＧＢＬ（Ｌ）とにそれぞれ対応して接続され、１対のグローバルビット線ＧＢＬ（Ｌ）、ＧＢＬ（Ｒ）が相補対をなす。センスアンプＳＡは、クロスカップル回路３０と、プリチャージイコライズ回路３１と、カラム系の入出力ポート３２及び１対のローカル入出力線ＬＩＯＴ、ＬＩＯＢとを含んで構成される。

クロスカップル回路３０は、一方のインバータを構成する１対のトランジスタＱ１０（ＮＭＯＳ）、Ｑ１１（ＰＭＯＳ）の各ゲートがグローバルビット線ＧＢＬ（Ｒ）に接続され、他方のインバータを構成する１対のトランジスタＱ１２（ＮＭＯＳ）、Ｑ１３（ＰＭＯＳ）の各ゲートがグローバルビット線ＧＢＬ（Ｌ）に接続される。これらの各インバータは、それぞれの入力と出力が互いにクロスカップルされたラッチ回路として機能する。クロスカップル回路３０は１対のセンスアンプ制御線ＳＡＰ、ＳＡＮ（図２）によって駆動され、グローバルビット線ＧＢＬ（Ｒ）、ＧＢＬ（Ｌ）の差電圧を２値判定してラッチする電圧差動増幅回路である。

プリチャージイコライズ回路３１は、図１におけるプリチャージ回路ＰＣＣに相当し、それぞれのゲートにビット線イコライズ信号ＢＬＥＱが印加される３個のＮＭＯＳトランジスタＱ１４、Ｑ１５、Ｑ１６から構成される。ＮＭＯＳトランジスタＱ１４、Ｑ１５は、ビット線イコライズ信号ＢＬＥＱがハイレベルのとき、それぞれのグローバルビット線ＧＢＬ（Ｒ）、ＧＢＬ（Ｌ）を所定の電圧であるプリチャージ電圧ＶＢＬＰにプリチャージするプリチャージ回路として機能する。ＮＭＯＳトランジスタＱ１６は、ビット線イコライズ信号ＢＬＥＱがハイレベルのとき１対のグローバルビット線ＧＢＬ（Ｒ）、ＧＢＬ（Ｌ）を等電位化するイコライズ回路として機能する。

入出力ポート３２は、カラム系の制御回路であり、それぞれのゲートに接続されるカラム選択線ＹＳの電位に応じて、１対のグローバルビット線ＧＢＬ（Ｌ）、ＧＢＬ（Ｒ）と１対のローカル入出力線ＬＩＯＴ、ＬＩＯＢとの間に電気的接続を制御する１対のトランジスタＱ１７、Ｑ１８（ＮＭＯＳ）から構成される。カラム選択線ＹＳは、外部から供給されるアドレス信号ＡＤＤから、図示しないカラムアドレスラッチ及びカラムデコーダを介して生成される信号である。カラム選択線ＹＳがハイレベルに制御されると、トランジスタＱ１７を介してグローバルビット線ＧＢＬ（Ｒ）がローカル入出力線ＬＩＯＴに接続されるとともに、トランジスタＱ１８を介してグローバルビット線ＧＢＬ（Ｌ）がローカル入出力線ＬＩＯＢに接続される。

図３及び図４に示すように、グローバルビット線ＧＢＬはセンスアンプＳＡ内のプリチャージイコライズ回路３１によってプリチャージ電圧ＶＢＬＰにプリチャージされるが、ローカルビット線ＬＢＬにはローカルビット線ＬＢＬをプリチャージするための異なる意図的なプリチャージ回路は設けられていない。本実施形態では、グローバルビット線ＧＢＬから階層スイッチＳＷを経由してローカルビット線ＬＢＬをプリチャージする構成を採用しているが、具体的な制御については後述する。このように、ローカルビット線ＬＢＬ用のプリチャージ回路を設けることなく、グローバルビット線ＧＢＬ用のプリチャージイコライズ回路３１を利用することで、グローバルビット線ＧＢＬよりも本数が多いローカルビット線ＬＢＬに各々にプリチャージ回路を設ける必要がなくなり、アレイ領域１０の面積を縮小することができる。

次に本実施形態のＤＲＡＭにおける動作について、図５〜図７を参照して説明する。図５〜図７では、図２のロウアドレスＲＡＤＴ及び冗長判定信号ＲＤＳの状態に応じた読み出し動作の３通りの動作波形を示している。ここで、図５〜図７の動作波形のうち、ロウアドレスＲＡＤＴ、冗長判定信号ＲＤＳ、センスアンプ駆動線ＳＡＰ、ＳＡＮは、一例としてハイレベルが電源電圧ＶＤＤでローレベルがグランド電位ＶＳＳである。また、ビット線イコライズ信号ＢＬＥＱはハイレベルが一例として正電圧ＶＰＰ（ＶＰＰ＞ＶＤＤ）でローレベルがグランド電位ＶＳＳである。また、各スイッチ制御信号ＳＷＣとアクセス対象のサブワード線ＳＷＬは、ハイレベルが一例として正電圧ＶＰＰでローレベルが負電圧ＶＫＫ（ＶＫＫ＜ＶＳＳ）である。さらに、グローバルビット線ＧＢＬ及びローカルビット線ＬＢＬは、一例としてハイレベルが電源電圧ＶＤＬで、ローレベルがグランド電位ＶＳＳＳＡであり、電源電圧ＶＤＬとグランド電位ＶＳＳＳＡの中間電位がプリチャージ電圧ＶＢＬＰとなっている。

図５は、ロウアドレスＲＡＤＴにより図３のメモリマットＭのうちの通常サブマットＳＭ（０）がアクセス対象として選択され、冗長判定信号ＲＤＳがミスヒット状態（非冗長）を示す場合の動作波形図である。図５の初期時点では、ＤＲＡＭがスタンバイ状態にあり、ビット線イコライズ信号ＢＬＥＱがハイレベルであるため、センスアンプＳＡ内のプリチャージイコライズ回路３１によりグローバルビット線ＧＢＬはプリチャージ電圧ＶＢＬＰにプリチャージされている。通常サブマットＳＭ（０）〜ＳＭ（ｍ−１）のそれぞれのスイッチ制御信号ＳＷＣ（０）〜ＳＷＣ（ｍ−１）は非活性のローレベルに保たれる。通常サブマットＳＭ（０）〜ＳＭ（ｍ−１）のそれぞれのローカルビット線ＬＢＬがグローバルビット線ＧＢＬから切り離された状態にある。よって、通常サブマットＳＭ（０）〜ＳＭ（ｍ−１）のそれぞれのローカルビット線ＬＢＬは、フローティング状態である。なお、図３の通常サブマットＳＭ（０）内のスイッチ制御信号ＳＷＣ（０）の２本の配線は常に同様に制御され、他のサブマットＳＭについても同様であるとする。スタンバイ時には、アクセス対象のローカルビット線ＬＢＬが一例としてローレベル（グランド電位ＶＳＳＳＡ）を保ったままフローティング状態になっているが、アクセス対象のサブワード線ＳＷＬが非選択状態の負電圧ＶＫＫであるため、アクセス対象のメモリセルＭＣのデータは破壊されない。

他方、スタンバイ時における冗長サブマットＳＭ（ｍ）については、冗長サブマットＳＭ（ｍ）のスイッチ制御信号ＳＷＣ（ｍ）がハイレベルに活性化されている。このとき、グローバルビット線ＧＢＬはプリチャージ電圧ＶＢＬＰにプリチャージされているので、冗長サブマットＳＭ（ｍ）のローカルビット線ＬＢＬは、グローバルビット線ＧＢＬから、対応する階層スイッチＳＷを介してプリチャージ電圧ＶＢＬＰにプリチャージされ続けている。

次いで、アクティブコマンドＡＣＴが発行されて、それと同時にアクセス対象を指定するロウアドレスＲＡＤＴが入力される。その後、時刻ｔ０において、アクセス対象である通常サブマットＳＭ（０）のスイッチ制御信号ＳＷＣ（０）がハイレベルに活性化される。その結果、通常サブマットＳＭ（０）のローカルビット線ＬＢＬに対し、階層スイッチＳＷを介してグローバルビット線ＧＢＬが保持するプリチャージ電圧ＶＢＬＰが供給される。その他の通常サブマットＳＭ（１）〜ＳＭ（ｍ−１）は、アクセス対象のサブマットでないので、それぞれ対応するローカルビット線ＬＢＬはフローティング状態である。

次に時刻ｔ１において、冗長判定回路１２により、ロウアドレスＲＡＤＴに応じた冗長判定信号ＲＤＳが活性化される。ここで、時刻ｔ１は、アクティブコマンドＡＣＴの発行時から冗長判定時間Ｔｒが経過した時点に相当する。図５の例では、ロウアドレスＲＡＤＴは不良アドレスと一致せず、冗長判定信号ＲＤＳがミスヒット状態（非冗長）のローレベルに保たれる。

その後、時刻ｔ２において、冗長判定信号ＲＤＳの活性化を受けて、ビット線イコライズ信号ＢＬＥＱがローレベルに制御される。これにより、センスアンプＳＡのプリチャージイコライズ回路３１が非活性化され、グローバルビット線ＧＢＬのプリチャージ動作が解除される。同時に、冗長サブマットＳＭ（ｍ）のスイッチ制御信号ＳＷＣ（ｍ）が冗長判定信号ＲＤＳによってローレベルに非活性化され、冗長サブマットＳＭ（ｍ）のローカルビット線ＬＢＬがグローバルビット線ＧＢＬから切り離される。この時点で、冗長サブマットＳＭ（ｍ）のローカルビット線ＬＢＬのプリチャージ動作が解除されてフローティング状態になる、冗長サブマットＳＭ（ｍ）内のサブワード線ＳＷＬが非選択状態の負電圧ＶＫＫであるため、冗長サブマットＳＭ（ｍ）のメモリセルＭＣのデータは破壊されない。なお、ビット線イコライズ信号ＢＬＥＱのローレベルへの制御と、スイッチ制御信号ＳＷＣ（ｍ）のローレベルへの制御は、後述するサブワード線ＳＷＬの遷移までに終了すればよい。図５においては、それらの信号が同時に遷移しているが、例えばスイッチ制御信号ＳＷＣ（ｍ）の遷移の後、ビット線イコライズ信号ＢＬＥＱを遷移させてもよい。

次に時刻ｔ３において、通常サブマットＳＭ（０）のアクセス対象のサブワード線ＳＷＬが正電圧ＶＰＰに駆動される。これにより、アクセス対象のメモリセルＭＣの保持データがローカルビット線ＬＢＬに読み出され、ローカルビット線ＬＢＬの電位が所定のレベルまで上昇し、対応する階層スイッチＳＷを介してグローバルビット線ＧＢＬの電位も同様に上昇する。その後、時刻ｔ４において、センスアンプ駆動線ＳＡＰ、ＳＡＮをそれぞれローレベルとハイレベルに制御することで、センスアンプＳＡが活性化される。センスアンプＳＡの増幅動作の結果、例えばメモリセルＭＣのデータが「１」である場合には、アクセス対象のローカルビット線ＬＢＬ及びグローバルビット線ＧＢＬの電位がともに電源電圧ＶＤＬに上昇し、基準側である相補グローバルビット線ＧＢＬの電位がグランド電位ＶＳＳＳＡまで低下する。

次に時刻ｔ５において、アクセス対象のサブワード線ＳＷＬが負電圧ＶＫＫに戻される。

続いて、時刻ｔ６において、センスアンプ駆動線ＳＡＰ、ＳＡＮの電位をスタンバイ時のレベルであるハイレベルとローレベルに戻すことで、センスアンプＳＡが非活性化される。

次に時刻ｔ７において、ビット線イコライズ信号ＢＬＥＱがハイレベルに制御される。これにより、センスアンプＳＡのプリチャージイコライズ回路３１が活性化されるので、グローバルビット線ＧＢＬは再びプリチャージ電圧ＶＢＬＰにプリチャージされる。このとき、通常サブマットＳＭ（０）のスイッチ制御信号ＳＷＣ（０）がハイレベルであるため、グローバルビット線と階層スイッチＳＷを経由してローカルビット線ＬＢＬもプリチャージ電圧ＶＢＬＰにプリチャージされる。

その後、時刻ｔ８において、通常サブマットＳＭ（０）のスイッチ制御信号ＳＷＣ（０）がローレベルに非活性化され、通常サブマットＳＭ（０）のローカルビット線ＬＢＬがグローバルビット線ＧＢＬから切り離される。同時に、冗長サブマットＳＭ（ｍ）のスイッチ制御信号ＳＷＣ（ｍ）がハイレベルに活性化され、冗長サブマットＳＭ（ｍ）のローカルビット線ＬＢＬがグローバルビット線ＧＢＬに接続され、初期の状態（プリチャージ電圧ＶＢＬＰ）に戻る。これにより、アクティブコマンドＡＣＴによるアクティブ期間が終了し、再びスタンバイ状態に戻る。なお、時刻ｔ７及び時刻ｔ８は同時であってもよい。それらが同時である場合、例えばアクセス対象のローカルビット線ＬＢＬがメモリセルＭＣのデータ「０」をアクセスしていたときは、アクセス対象のローカルビット線ＬＢＬがローレベル（グランド電位ＶＳＳＳＡ）を保ったままフローティング状態に遷移する。つまり、スイッチ制御信号ＳＷＣ（０）〜ＳＷＣ（ｍ）の遷移の制御タイミングは、サブワード線ＳＷＬを非活性状態に制御する時刻ｔ５以降、またはセンスアンプＳＡを非活性状態に制御する時刻ｔ６以降であれば、それらの順序は問わない。

次に図６は、ロウアドレスＲＡＤＴにより図３のメモリマットＭのうちの通常サブマットＳＭ（０）がアクセス対象として選択され、冗長判定信号ＲＤＳがヒット状態（冗長）を示す場合の動作波形図である。図６に示す動作波形のうち多くは図５と同様であるため、以下では主に図５と異なる点を説明する。

図６では、冗長サブマットＳＭ（ｍ）のグローバルビット線ＧＢＬ及びローカルビット線ＬＢＬの各電位を示しているので、図５とは異なり、初期時点で、グローバルビット線ＧＢＬに加えて、ローカルビット線ＬＢＬの電位もプリチャージ電圧ＶＢＬＰに保たれている。これは、冗長サブマットＳＭ（ｍ）のスイッチ制御信号ＳＷＣ（ｍ）がハイレベルに活性化されていることにより、対応する階層スイッチＳＷがスタンバイ時において導通状態にあるためである。その後、図５と同様の動作を経て、時刻ｔ２において冗長判定信号ＲＤＳが活性化されたとき、ロウアドレスＲＡＤＴが不良アドレスと一致するので、冗長判定信号ＲＤＳがヒット状態のハイレベルに変化する。

その後、時刻ｔ２において、ヒット状態を示す冗長判定信号ＲＤＳを受けて、ビット線イコライズ信号ＢＬＥＱは図５と同様に変化するが、各スイッチ制御信号ＳＷＣ（０）、ＳＷＣ（ｍ）については図５と異なる変化をする。すなわち、通常サブマットＳＭ（０）のスイッチ制御信号ＳＷＣ（０）が再びローレベルに非活性化される一方、冗長サブマットＳＭ（ｍ）のスイッチ制御信号ＳＷＣ（ｍ）が活性状態のハイレベルに維持される。その結果、通常サブマットＳＭ（０）のローカルビット線ＬＢＬがグローバルビット線ＧＢＬから切り離され、冗長サブマットＳＭ（ｍ）のローカルビット線ＬＢＬがグローバルビット線ＧＢＬに接続される。

次に時刻ｔ３において、図５のサブワード線ＳＷＬの駆動に代わって、冗長サブマットＳＭ（ｍ）の冗長サブワード線ＳＷＬＲが正電圧ＶＰＰに駆動される。これにより、冗長サブマットＳＭ（ｍ）の冗長メモリセルＲＣの保持データが対応するローカルビット線ＬＢＬに読み出され、ローカルビット線ＬＢＬの電位が所定のレベルまで上昇し、対応する階層スイッチＳＷを介してグローバルビット線ＧＢＬの電位も同様に上昇する。これ以降の増幅動作については、図５と同様に行われる。なお、各スイッチ制御信号ＳＷＣ（０）、ＳＷＣ（ｍ）の電位は、図５とは異なり、時刻ｔ８以降も保持され、そのままスタンバイ状態に移行する。

次に図７は、ロウアドレスＲＡＤＴにより図３のメモリマットＭのうちの冗長サブマットＳＭ（ｍ）に含まれる通常メモリセルＭＣがアクセス対象として選択され、ミスヒット状態（非冗長）とヒット状態（冗長）の２通りの場合の動作波形図である。図６に示す動作波形のうち多くは図５又は図６と同様であるため、以下では主に図５又は図６と異なる点を説明する。なお、図７においては、図６と同様、冗長サブマットＳＭ（ｍ）のグローバルビット線ＧＢＬ及びローカルビット線ＬＢＬの各電位を示している。

図７においては、ロウアドレスＲＡＤＴにより指定されるアクセス対象が冗長サブマットＳＭ（ｍ）であるため、通常サブマットＳＭ（０）のスイッチ制御信号ＳＷＣ（０）が常時非活性状態のローレベルを保ち続ける。その他の通常サブマットＳＭ（１）〜ＳＭ（ｍ−１）も同様である。一方、時刻ｔ１においては、冗長判定回路１２の冗長判定信号ＲＤＳの活性状態に関し、ミスヒット状態（ローレベル）とヒット状態（ハイレベル）の２通りの変化を重ねて示している。

まず、冗長判定信号ＲＤＳがミスヒット状態となる場合は、時刻ｔ３において冗長サブマット（ｍ）のサブワード線ＳＷＬが駆動され、図５と同様の動作となる。一方、冗長判定信号ＲＤＳがヒット状態となる場合は、時刻ｔ３において冗長サブマット（ｍ）の冗長サブワード線ＳＷＬＲが駆動され、図６と同様の動作となる。その他の動作についても図５又は図６と同様であるため、説明を省略する。なお、図７では、各スイッチ制御信号ＳＷＣ（０）、ＳＷＣ（ｍ）がそれぞれの状態を維持し、そのままスタンバイ状態に移行する。

以上のように、本実施形態の構成及び制御を採用することにより、アレイ領域１０の回路規模を削減しつつ、アクティブ動作時のアクセス速度の低下を防止することが可能となる。すなわち、センスアンプＳＡ内に設けたプリチャージイコライズ回路３１は、グローバルビット線ＧＢＬのプリチャージ動作に加えて、階層スイッチＳＷを経由してローカルビット線ＬＢＬのプリチャージ動作にも利用される。１本のグローバルビット線ＧＢＬに関連する（グローバルビット線ＧＢＬより本数が多い）ローカルビット線ＬＢＬのそれぞれにプリチャージ回路を個別に設ける構成に比べると、回路規模を大幅に縮小することができる。また、プリチャージ動作時（スタンバイ時）に全てのサブマットＳＭの階層スイッチＳＷをオンにするのではなく、冗長サブマットＳＭ（ｍ）の階層スイッチＳＷのみをオン（導通）にするので、消費電流の抑制が可能である。さらに、アクティブ動作の開始後には、冗長サブマットＳＭ（ｍ）の階層スイッチＳＷに加えて、アクセス対象のサブマットＳＭの階層スイッチＳＷのみを追加的にオンにするので、消費電流の抑制が可能である。さらに、アクティブ動作の開始後には、冗長判定回路１２による判定結果を待つことなく、アクセス対象のサブマットＳＭの階層スイッチＳＷをオンにするので、冗長判定時間に相当する遅延を回避でき、アクセス速度の向上が可能となる。

次に、半導体装置を含む情報処理システムに対して本発明を適用する場合を説明する。図８は、上記各実施形態において開示された構成を備える半導体装置１００と、この半導体装置１００の動作を制御するコントローラ２００とを含む情報処理システムの構成例を示している。

半導体装置１００は、メモリセルアレイ部１０１と、バックエンド・インターフェース部１０２と、フロントエンド・インターフェース部１０３とを備えている。メモリセルアレイ部１０１には、本実施形態の電流値変化型メモリセルアレイＭＣからなるアレイ領域１０が配置されている。バックエンド・インターフェース部１０２には、アレイ領域１０の周辺の回路群が含まれる。フロントエンド・インターフェース部１０３は、コマンドバス及びＩ／Ｏバスを経由して、コントローラ２００との間で通信を行うための機能を有する。なお、図８では、１個の半導体装置１００のみを示しているが、複数の半導体装置１００を設けてもよい。

コントローラ２００は、コマンド発行回路２０１と、データ処理回路２０２とを備え、システム全体の動作及び半導体装置１００の動作を制御する。コントローラ２００は、システム内のコマンドバス及びＩ／Ｏバスに接続されることに加え、システム外部とのインターフェースをも備えている。コマンド発行回路２０１は、コマンドバスを経由して半導体装置１００に対してコマンドを送信する。データ処理回路２０２は、Ｉ／Ｏバスを経由して半導体装置１００との間でデータを送受信し、制御に必要な処理を実行する。なお、本実施形態の半導体装置１００が、図８のコントローラ２００自体に含まれる構成であってもよい。

図８の情報処理システムは、例えば、電子機器に搭載されるシステムであり、パーソナルコンピュータ、通信電子機器、自動車等の移動体の電子機器、その他産業で使用される電子機器、民生で使用される電子機器に搭載することができる。

以上、上記各実施形態に基づき説明した本発明の技術思想は、揮発性及び不揮発性の階層化ビット線構成を有する半導体装置に対して広く適用することができる。また、本発明を適用する場合の各種回路については、上記実施形態と添付図面で開示された回路形式に限られることなく、多様な回路形式を採用することができる。

また本発明は、上記各実施形態で開示した半導体装置に限られることなく、多様な半導体装置に適用することができる。本発明は、例えば、ＣＰＵ（Central Processing Unit）、ＭＣＵ（Micro Control Unit）、ＤＳＰ（Digital Signal Processor）、ＡＳＩＣ（Application Specific Integrated Circuit）、ＡＳＳＰ（Application Specific Standard Product）等の半導体装置全般に対して適用可能である。また、本発明を適用可能な半導体装置の製品形態としては、例えば、ＳＯＣ（System on Chip）、ＭＣＰ（Multi Chip Package）、ＰＯＰ（Package on Package）など、多様なパッケージ形態を有する半導体装置を挙げることができる。

本発明のトランジスタとしては、電界効果トランジスタ（Field Effect Transistor: FET）であればよく、ＭＯＳ（Metal Oxide Semiconductor）以外にもＭＩＳ（Metal-Insulator Semiconductor）、ＴＦＴ(Thin Film Transistor)等の様々なＦＥＴに適用できる。また、装置内に一部のバイポーラ型トランジスタを有してもよい。さらに、ＮＭＯＳトランジスタ（Ｎチャネル型ＭＯＳトランジスタ）は、第１導電型の電界効果トランジスタの代表例であり、ＰＭＯＳトランジスタ（Ｐチャネル型ＭＯＳトランジスタ）は、第２導電型の電界効果トランジスタの代表例である。なお、本発明の技術思想及び各実施形態で開示された第１導電型のトランジスタ（ＮＭＯＳトランジスタ）を第２導電型のトランジスタ（ＰＭＯＳトランジスタ）で置き換える場合は、電位関係の上下が逆になることに留意する必要がある。

本発明の適用対象には、種々の開示要素の多様な組み合わせ又は選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想に従って当業者であればなし得るであろう各種変形、修正を含むことは言うまでもない。

１０…アレイ領域
１１…ロウアドレスラッチ
１２…冗長判定回路
１３…ロウデコーダ
２０…制御回路
２１…ワードドライバ
２２…センスアンプ制御部
２３…メモリマット制御部
２４…階層スイッチ制御部
２５…ロウ制御部
３０…クロスカップル回路
３１…プリチャージイコライズ回路
３２…入出力ポート
ＢＬＥＱ…ビット線イコライズ信号
ＧＢＬ…グローバルビット線
ＬＢＬ…ローカルビット線
ＬＩＯＴ、ＬＩＯＢ…ローカル入出力線
Ｍ…メモリマット
ＭＣ…メモリセル
ＭＷＬ…メインワード線
Ｑ１０〜Ｑ１８…トランジスタ
ＲＡＤＴ…ロウアドレス
ＲＤＳ…冗長判定信号
ＳＡ…センスアンプ
ＳＡＡ…センスアンプ列
ＳＡＮ、ＳＡＰ…センスアンプ駆動線
ＳＭ…サブマット
ＳＷ…階層スイッチ
ＳＷＣ…スイッチ制御信号
ＳＷＬ…サブワード線
ＳＷＬＲ…冗長サブワード線
ＶＢＬＰ…プリチャージ電圧

Claims (20)

1. グローバルビット線と、
   前記グローバルビット線に関連し、通常メモリセルが接続する第１のローカルビット線と、
   前記グローバルビット線と前記第１のローカルビット線との間の電気的な接続を制御する第１の階層スイッチと、
   前記グローバルビット線に関連し、少なくとも前記通常メモリセルを置換する対象である冗長メモリセルが接続する第２のローカルビット線と、
   前記グローバルビット線と前記第２のローカルビット線との間の電気的な接続を制御する第２の階層スイッチと、
   前記グローバルビット線を所定の電圧にプリチャージするプリチャージ回路と、
   アクセス対象のメモリセルを指定するアドレスと不良アドレスとの一致又は不一致を判定する冗長判定回路と、
   前記通常メモリセル、前記冗長メモリセル、前記プリチャージ回路、及び前記冗長判定回路のそれぞれの動作を制御する制御回路と、
   を備え、
   前記制御回路は、
   スタンバイ時に、前記プリチャージ回路及び第２の階層スイッチを活性状態に制御することにより、前記グローバルビット線及び前記第２のローカルビット線を、前記所定の電圧にプリチャージするとともに、前記第１の階層スイッチを非活性状態に制御することにより前記第１のローカルビット線をフローティング状態に制御し、
   前記通常メモリセルをアクセス対象とするアクティブ動作時に、
   前記冗長判定回路の判定結果が到来するまでは前記第１の階層スイッチを活性化して前記第１のローカルビット線を前記所定の電圧にプリチャージし、更にその後に、前記冗長判定回路の判定結果が不一致判定であるときは前記第１の階層スイッチの活性状態に維持するとともに前記第２の階層スイッチを活性状態から非活性状態に制御するとともに、前記プリチャージ回路を非活性状態に制御して前記通常メモリセルへのアクセスを実行し、前記冗長判定回路の判定結果が一致判定であるときは前記第１の階層スイッチを活性状態から非活性状態に制御するとともに、前記プリチャージ回路を非活性状態に制御して前記冗長メモリセルへのアクセスを実行する、
   ことを特徴とする半導体装置。
2. 前記制御回路は、前記アクティブ動作時に、前記冗長判定回路の判定結果が到来するまでは前記第２の階層スイッチの活性状態に維持する、ことを特徴とする請求項１に記載の半導体装置。
3. 前記制御回路は、前記冗長判定回路の判定結果が一致判定であるときは前記第２の階層スイッチの活性状態に維持する、ことを特徴とする請求項２に記載の半導体装置。
4. 前記第２のローカルビット線は、前記冗長メモリセルに加えて、その他の通常メモリセルを含む、ことを特徴とする請求項３に記載の半導体装置。
5. 前記制御回路は、
   前記その他の通常メモリセルをアクセス対象とするアクティブ動作時に、
   前記冗長判定回路の判定結果によらず、前記第１の階層スイッチを非活性状態に維持するとともに前記第２の階層スイッチを活性状態に維持し、
   前記冗長判定の判定結果に対応して、前記通常メモリセルへのアクセスに代えて、前記その他の通常メモリセルまたは前記冗長メモリセルへのアクセスを実行する、ことを特徴とする請求項４に記載の半導体装置。
6. 前記第２のローカルビット線は、前記冗長メモリセルに加えて、その他の通常メモリセルを含み、
   前記制御回路は、
   前記その他の通常メモリセルをアクセス対象とするアクティブ動作時に、
   前記冗長判定回路の判定結果によらず、前記第１の階層スイッチを非活性状態に維持するとともに前記第２の階層スイッチの活性状態に維持し、
   前記冗長判定の判定結果に対応して、前記通常メモリセルへのアクセスに代えて、前記その他の通常メモリセルまたは前記冗長メモリセルへのアクセスを実行する、ことを特徴とする請求項１に記載の半導体装置。
7. 前記第１及び第２の階層スイッチのそれぞれは、それぞれ対応するゲートに印加されるスイッチ制御信号に応じて、前記グローバルビット線とそれぞれ対応する前記第１及び第２のローカルビット線との電気的な接続を制御するトランジスタを含む、ことを特徴とする請求項１乃至６のいずれか一項に記載の半導体装置。
8. 前記グローバルビット線に接続されたセンスアンプを更に備え、
   前記プリチャージ回路は前記センスアンプに含まれる、ことを特徴とする請求項１乃至７のいずれか一項に記載の半導体装置。
9. 前記通常メモリセルをアクセスするワード線、及び前記冗長メモリセルをアクセスする冗長ワード線を、更に備え、
   前記ワード線及び前記冗長ワード線のそれぞれは、それぞれ対応するメインワード線とサブワード線とからなる階層化ワード線である、ことを特徴とする請求項１乃至８のいずれか一項に記載の半導体装置。
10. 前記第１のローカルビット線には、前記通常メモリセルを置換する冗長メモリセルが接続されない、ことを特徴とする請求項１乃至９のいずれか一項に記載の半導体装置。
11. スタンバイ時、グローバルビット線及び通常メモリセルに関連する第１のローカルビット線を電気的に接続する第１のスイッチを非活性状態に制御し、且つ前記グローバルビット線及び少なくとも前記通常メモリセルを置換する対象である冗長メモリセルに関連する第２のローカルビット線を電気的に接続する第２のスイッチを活性状態に制御し、
    前記グローバルビット線を所定の電圧にプリチャージし、
    前記通常メモリセルへのアクセス時、前記置換の判定時間が到来するまで前記第１のスイッチを非活性状態から活性状態に制御し、
    前記置換の判定時間が到来したとき、
    置換する場合には、前記第１のスイッチを活性状態から非活性状態に制御し、
    置換しない場合には、前記第１のスイッチの活性状態に維持するとともに、前記第２のスイッチを活性状態から非活性状態に制御し、
    前記グローバルビット線のプリチャージ動作を非活性状態に制御し、
    前記通常メモリセルまたは前記冗長メモリセルをアクセスする、半導体装置の制御方法。
12. 前記置換の判定時間が到来するまで前記第２のスイッチを活性状態に維持する、請求項１１に記載の半導体装置の制御方法。
13. 前記置換を行う場合には前記第２のスイッチを活性状態に維持する、請求項１２に記載の半導体装置の制御方法。
14. 前記第２のローカルビット線に関連するその他の通常メモリセルへのアクセス時に、
    前記置換の判定時間によらず前記第１のスイッチを非活性状態に維持するとともに前記第２のスイッチの活性状態に維持し、
    前記通常メモリセルへのアクセスに代えて、前記その他の通常メモリセルまたは前記冗長メモリセルをアクセスする、請求項１３に記載の半導体装置の制御方法。
15. 前記第２のローカルビット線に関連するその他の通常メモリセルへのアクセス時に、
    前記置換の判定時間によらず前記第１のスイッチを非活性状態に維持するとともに前記第２のスイッチの活性状態に維持し、
    前記通常メモリセルへのアクセスに代えて、前記その他の通常メモリセルまたは前記冗長メモリセルをアクセスする、請求項１１に記載の半導体装置の制御方法。
16. 前記置換の判定時間が到来した後、前記その他の通常メモリセルまたは前記冗長メモリセルにそれぞれ関連するワード線を活性化し、
    前記ワード線を活性化する時間まで、前記グローバルビット線を所定の電圧にプリチャージする、請求項１４または１５に記載の半導体装置の制御方法。
17. 前記その他の通常メモリセルへのアクセスに対応して、前記その他の通常メモリセルを前記冗長メモリセルへ置換するか否かを判定する、請求項１６に記載の半導体装置の制御方法。
18. 前記置換の判定時間が到来した後、前記通常メモリセルまたは前記冗長メモリセルにそれぞれ関連するワード線を活性化し、
    前記ワード線を活性化する時間まで、前記グローバルビット線を所定の電圧にプリチャージする、請求項１１乃至１６のいずれか一項に記載の半導体装置の制御方法。
19. 前記通常メモリセルへのアクセスに対応して、前記通常メモリセルを前記冗長メモリセルへ置換するか否かを判定する、請求項１８に記載の半導体装置の制御方法。
20. 半導体装置と、
    前記半導体装置とバスを介して接続され、前記半導体装置の動作を制御するコントローラと、を備え、
    前記半導体装置は、
    グローバルビット線と、
    前記グローバルビット線に関連し、通常メモリセルが接続する第１のローカルビット線と、
    前記グローバルビット線と前記第１のローカルビット線との間の電気的な接続を制御する第１の階層スイッチと、
    前記グローバルビット線に関連し、少なくとも前記通常メモリセルを置換する冗長メモリセルが接続する第２のローカルビット線と、
    前記グローバルビット線と前記第２のローカルビット線との間の電気的な接続を制御する第２の階層スイッチと、
    前記グローバルビット線を所定の電圧にプリチャージするプリチャージ回路と、
    アクセス対象のメモリセルを指定するアドレスと不良アドレスとの一致又は不一致を判定する冗長判定回路と、
    前記プリチャージ回路及び前記冗長判定回路のそれぞれの動作を制御する制御回路と、
    を備え、
    前記制御回路は、
    スタンバイ時に、前記プリチャージ回路及び第２の階層スイッチを活性状態に制御することにより、前記グローバルビット線及び前記第２のローカルビット線を、前記所定の電圧にプリチャージするとともに、前記第１の階層スイッチを非活性状態に制御することにより前記第１のローカルビット線をフローティング状態に制御し、
    前記通常メモリセルをアクセス対象とするアクティブ動作時に、
    前記冗長判定回路の判定結果が到来するまでは前記第１の階層スイッチを活性化して前記第１のローカルビット線を前記所定の電圧にプリチャージし、更にその後に、前記冗長判定回路の判定結果が不一致判定であるときは前記第１の階層スイッチの活性状態に維持するとともに前記第２の階層スイッチを活性状態から非活性状態に制御して前記通常メモリセルへのアクセスを実行し、前記冗長判定回路の判定結果が一致判定であるときは前記第１の階層スイッチを活性状態から非活性状態に制御して前記冗長メモリセルへのアクセスを実行する、
    ことを特徴とする情報処理システム。

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