WO2014080756A1 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
WO2014080756A1
WO2014080756A1 PCT/JP2013/079873 JP2013079873W WO2014080756A1 WO 2014080756 A1 WO2014080756 A1 WO 2014080756A1 JP 2013079873 W JP2013079873 W JP 2013079873W WO 2014080756 A1 WO2014080756 A1 WO 2014080756A1
Authority
WO
WIPO (PCT)
Prior art keywords
local bit
bit line
hierarchical
semiconductor device
sense amplifier
Prior art date
Application number
PCT/JP2013/079873
Other languages
English (en)
French (fr)
Inventor
和泉 中居
永田　恭一
松本　康寛
Original Assignee
ピーエスフォー ルクスコ エスエイアールエル
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ピーエスフォー ルクスコ エスエイアールエル filed Critical ピーエスフォー ルクスコ エスエイアールエル
Priority to US14/438,739 priority Critical patent/US9520177B2/en
Publication of WO2014080756A1 publication Critical patent/WO2014080756A1/ja

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4094—Bit-line management or control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4097—Bit-line organisation, e.g. bit-line layout, folded bit lines

Definitions

  • connection signal TG1 and the selection signals SEL3 and SEL4 are activated.
  • the hierarchical switch HSW1 and the selection switches SELSW3 and SELSW4 are turned on, the data held in the global sense amplifier GSA is restored to the memory cell MC1 via the hierarchical switch HSW1 and held in the hierarchical sense amplifier HSA.
  • the stored data is restored to the memory cell MC3 via the selection switch SELSW3.
  • the write operation of the semiconductor device according to the present embodiment is basically the same as the read operation shown in FIG.
  • write data is input at time t16, which inverts the potentials of the global bit lines GBLT and GBLB. Therefore, in the restore operation performed during the period from time t171 to time t172, the write data held in the global sense amplifier GSA is written into the memory cell MC1 via the hierarchical switch HSW1.
  • the write operation for the memory cell MC1 and the restore operation for the memory cell MC3 are executed simultaneously, but it is not necessary to execute them simultaneously.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)

Abstract

【課題】階層ビット線構造を有する半導体装置において安定したセンス動作を行う。 【解決手段】ワード線ＷＬ１，ＷＬ２とローカルビット線ＬＢＬ１，ＬＢＬ２との交点に配置されたメモリセルＭＣ１，ＭＣ２と、ローカルビット線ＬＢＬ１，ＬＢＬ２とグローバルビット線ＧＢＬＴとの間にそれぞれ接続された階層スイッチＨＳＷ１，ＨＳＷ２と、信号ノードＮ１，Ｎ２間に生じている電位差を増幅する階層センスアンプＨＳＡとを備え、信号ノードＮ１，Ｎ２はそれぞれローカルビット線ＬＢＬ１，ＬＢＬ２に接続される。本発明によれば、階層センスアンプＨＳＡが差動形式の回路であることから、安定したセンス動作を行うことが可能となる。また、複数のローカルビット線に対して１個の階層センスアンプを割り当てることができることから、階層センスアンプの数を削減することも可能となる。

Description

半導体装置
　本発明は半導体装置に関し、特に、ビット線が階層化された半導体装置に関する。
　ＤＲＡＭ（Dynamic Random Access Memory）に代表される半導体装置の中には、ビット線がローカルビット線とグローバルビット線に階層化されたものが存在する（特許文献１参照）。ローカルビット線は下位のビット線であり、メモリセルに接続される。一方、グローバルビット線は上位のビット線であり、グローバルセンスアンプに接続される。ビット線を階層化すると、比較的電気抵抗の高いローカルビット線の配線長を短縮しつつ、１つのグローバルセンスアンプに割り当てられるメモリセル数を増やすことが可能となる。
　特許文献１に記載された半導体装置は、ローカルビット線に接続されたローカルセンスアンプ（ＬＳＡ）を備えている。
特開２００８－２６２６３２号公報
　しかしながら、特許文献１に記載されたローカルセンスアンプは、縦型ＭＯＳトランジスタからなる入力トランジスタのゲートにローカルビット線が接続された、いわゆるシングルエンド型のセンスアンプであることから、ローカルセンスアンプに含まれる入力トランジスタの特性ばらつきによってセンスマージンが変化するため、製造時におけるプロセスコントロールが難しいという問題があった。また、特許文献１においては、ローカルビット線ごとにローカルセンスアンプを割り当てる必要があるという問題もあった。
　本発明による半導体装置は、グローバルビット線と、前記グローバルビット線上の信号を増幅するグローバルセンスアンプと、第１及び第２のローカルビット線と、それぞれ前記第１及び第２のローカルビット線の少なくとも一方と交差する複数のワード線と、前記複数のワード線と前記第１及び第２のローカルビット線との交点に配置された複数のメモリセルと、前記第１及び第２のローカルビット線と前記グローバルビット線との間にそれぞれ接続された第１及び第２の階層スイッチと、第１及び第２の信号ノードを有し、前記第１及び第２の信号ノード間に生じている電位差を増幅する階層センスアンプと、を備え、前記第１の信号ノードは前記第１のローカルビット線に接続され、前記第２の信号ノードは前記第２のローカルビット線に接続されることを特徴とする。
　本発明によれば、ローカルビット線に接続された階層センスアンプが差動形式の回路であることから、安定したセンス動作を行うことが可能となる。また、複数のローカルビット線に対して１個の階層センスアンプを割り当てることができることから、階層センスアンプの数を削減することも可能となる。
本発明の好ましい実施形態による半導体装置の構成を示すブロック図である。 本発明の第１の実施形態によるメモリセルアレイ領域１０の回路構成を説明するための回路図である。 本発明の好ましい第１の実施形態による半導体装置のロウアクセス時における動作を説明するための動作波形図である。 本発明者が発明に至る過程で考えたプロトタイプによる階層センスアンプＨＳＡｘの回路構成を説明するための回路図である。 プロトタイプによる階層センスアンプＨＳＡｘを用いた場合におけるレイアウトを説明するための模式図である。 本発明の好ましい第１の実施形態による階層センスアンプＨＳＡを用いた場合におけるレイアウトの第１例を説明するための模式図である。 本発明の好ましい第１の実施形態による階層センスアンプＨＳＡを用いた場合におけるレイアウトの第２例を説明するための模式図である。 図２に示した階層センスアンプＨＳＡを一般化した図である。 本発明の第２の実施形態によるメモリセルアレイ領域１０の回路構成を説明するための回路図である。 本発明の第２の実施形態による半導体装置のリード動作時における動作を説明するための動作波形図である。 本発明の第２の実施形態による半導体装置のライト動作時における動作を説明するための動作波形図である。 本発明の第３の実施形態によるメモリセルアレイ領域１０の回路構成を説明するための回路図である。 本発明の第３の実施形態による半導体装置のリード動作時における動作を説明するための動作波形図である。 本発明の第３の実施形態による半導体装置のリード動作時における動作の変形例を説明するための動作波形図である。
　以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
　図１は、本発明の好ましい第１の実施形態による半導体装置の構成を示すブロック図である。
　図１に示すように、本実施形態による半導体装置はＤＲＡＭ（Dynamic Random Access Memory）であり、メモリセルアレイ領域１０を有している。詳細については後述するが、メモリセルアレイ領域１０内においては、階層化されたグローバルビット線及びローカルビット線が設けられており、ワード線とローカルビット線との交点にメモリセルが配置される。ワード線の選択はロウ系制御回路１１によって行われ、グローバルビット線及びローカルビット線の選択はカラム系制御回路１２によって行われる。また、グローバルビット線とローカルビット線との間には、後述する階層スイッチが接続されており、その制御についてもロウ系制御回路１１によって行われる。
　ロウ系制御回路１１には、ロウアドレスバッファ１３を介してロウアドレスＲＡが供給される。また、カラム系制御回路１２には、カラムアドレスバッファ１４を介してカラムアドレスＣＡが供給される。ロウアドレスＲＡ及びカラムアドレスＣＡはいずれも外部から供給されるアドレス信号ＡＤＤであり、ロウアドレスバッファ１３及びカラムアドレスバッファ１４のいずれに入力されるかは、制御回路１８によって制御される。制御回路１８は、外部コマンドＣＭＤをデコードするコマンドデコーダ１７の出力に基づいて、各種機能ブロックを制御する回路である。具体的には、外部コマンドＣＭＤがアクティブコマンドを示している場合、アドレス信号ＡＤＤはロウアドレスバッファ１３に供給される。また、外部コマンドＣＭＤがリードコマンド又はライトコマンドを示している場合、アドレス信号ＡＤＤはカラムアドレスバッファ１４に供給される。
　したがって、アクティブコマンド及びリードコマンドをこの順に発行するとともに、これらに同期してロウアドレスＲＡ及びカラムアドレスＣＡを入力すれば、これらアドレスによって指定されるメモリセルからデータＤＱを読み出すことができる。また、アクティブコマンド及びライトコマンドをこの順に発行するとともに、これらに同期してロウアドレスＲＡ及びカラムアドレスＣＡを入力すれば、これらアドレスによって指定されるメモリセルにデータＤＱを書き込むことができる。データＤＱの読み出し及び書き込みは、入出力制御回路１５及びデータバッファ１６を介して行われる。
　また、本実施形態による半導体装置にはモードレジスタ１９が設けられており、その設定値は制御回路１８に供給される。モードレジスタ１９には、本実施形態による半導体装置の動作モードを示すパラメータが設定される。
　図２は、本発明の第１の実施形態によるメモリセルアレイ領域１０の回路構成を説明するための回路図である。
　図２に示すように、メモリセルアレイ領域１０内には一対のグローバルビット線ＧＢＬＴ，ＧＢＬＢと、これらグローバルビット線ＧＢＬＴ，ＧＢＬＢ間に生じている電位差を増幅するグローバルセンスアンプＧＳＡが含まれている。図２には１つのグローバルセンスアンプＧＳＡのみを図示しているが、実際には多数のグローバルセンスアンプＧＳＡがメモリセルアレイ領域１０に含まれていることは言うまでもない。
　グローバルセンスアンプＧＳＡはいわゆるフリップフロップ構成を有しており、クロスカップルされたＰチャンネルＭＯＳトランジスタのソースにはトランジスタＴＳＡＰ１を介して電源電位ＶＡＲＹが供給され、クロスカップルされたＮチャンネルＭＯＳトランジスタのソースにはトランジスタＴＳＡＮ１を介して接地電位ＶＳＳが供給される。トランジスタＴＳＡＰ１，ＴＳＡＮ１のゲート電極にはそれぞれセンス活性化信号ＳＡＰ１，ＳＡＮ１が供給される。そして、一方の信号ノードＮ３がグローバルビット線ＧＢＬＴに接続され、他方の信号ノードＮ４がグローバルビット線ＧＢＬＢに接続されている。かかる構成により、センス活性化信号ＳＡＰ１，ＳＡＮ１が活性化されると、一対のグローバルビット線ＧＢＬＴ，ＧＢＬＢ間に生じている電位差に基づき、一方が電源電位ＶＡＲＹに駆動され、他方が接地電位ＶＳＳに駆動されることになる。
　信号ノードＮ３，Ｎ４は、カラムスイッチＹＳＷを介してローカルＩ／Ｏ線対ＬＩＯＴ，ＬＩＯＢに接続されている。カラムスイッチＹＳＷは、カラム選択信号ＹＳに応答してオンする。したがって、リード動作時においては、グローバルセンスアンプＧＳＡによって読み出されたリードデータがカラムスイッチＹＳＷを介してローカルＩ／Ｏ線対ＬＩＯＴ，ＬＩＯＢに転送される。また、ライト動作時においては、ローカルＩ／Ｏ線対ＬＩＯＴ，ＬＩＯＢを介して供給されるライトデータがカラムスイッチＹＳＷを介してグローバルビット線ＧＢＬＴ，ＧＢＬＢに転送される。さらに、信号ノードＮ３，Ｎ４間にはイコライズ回路ＥＱ１が接続されている。イコライズ回路ＥＱ１にはイコライズ信号ＢＬＥＱ１が供給されており、これが活性化するとグローバルビット線ＧＢＬＴ，ＧＢＬＢは中間電位ＶＢＬＰにプリチャージされる。中間電位ＶＢＬＰは、電源電位ＶＡＲＹと接地電位ＶＳＳとの間の電位（＝（ＶＡＲＹ＋ＶＳＳ）／２）である。
　グローバルビット線ＧＢＬＴには階層センスアンプＨＳＡが接続されている。図２にはグローバルビット線ＧＢＬＴに接続された階層センスアンプＨＳＡが１つだけ示されているが、実際には２又はそれ以上の階層センスアンプＨＳＡを接続することが可能である。また、図２には示していないが、グローバルビット線ＧＢＬＢにも階層センスアンプＨＳＡが接続されている。
　階層センスアンプＨＳＡは、グローバルセンスアンプＧＳＡと同様のフリップフロップ構成を有しており、クロスカップルされたＰチャンネルＭＯＳトランジスタのソースにはトランジスタＴＳＡＰ０を介して電源電位ＶＡＲＹが供給され、クロスカップルされたＮチャンネルＭＯＳトランジスタのソースにはトランジスタＴＳＡＮ０を介して接地電位ＶＳＳが供給される。トランジスタＴＳＡＰ０，ＴＳＡＮ０のゲート電極にはそれぞれセンス活性化信号ＳＡＰ０，ＳＡＮ０が供給される。かかる構成により、センス活性化信号ＳＡＰ０，ＳＡＮ０が活性化されると、信号ノードＮ１，Ｎ２間に生じている電位差に基づき、一方が電源電位ＶＡＲＹに駆動され、他方が接地電位ＶＳＳに駆動されることになる。
　信号ノードＮ１，Ｎ２間にはイコライズ回路ＥＱ０が接続されている。イコライズ回路ＥＱ０にはイコライズ信号ＢＬＥＱ０が供給されており、これが活性化すると信号ノードＮ１，Ｎ２が中間電位ＶＢＬＰにプリチャージされる。
　階層センスアンプＨＳＡの信号ノードＮ１は、選択スイッチＳＥＬＳＷ１，ＳＥＬＳＷ３を介してローカルビット線ＬＢＬ１，ＬＢＬ３に接続されている。同様に、階層センスアンプＨＳＡの信号ノードＮ２は、選択スイッチＳＥＬＳＷ２，ＳＥＬＳＷ４を介してローカルビット線ＬＢＬ２，ＬＢＬ４に接続されている。これらローカルビット線ＬＢＬ１～ＬＢＬ４は、それぞれ階層スイッチＨＳＷ１～ＨＳＷ４を介してグローバルビット線ＧＢＬＴに接続されている。階層スイッチＨＳＷ１～ＨＳＷ４はＮチャンネル型ＭＯＳトランジスタからなり、それぞれ接続信号ＴＧ１～ＴＧ４に応答して導通する。また、選択スイッチＳＥＬＳＷ１～ＳＥＬＳＷ４もＮチャンネル型ＭＯＳトランジスタからなり、それぞれ選択信号ＳＥＬ１～ＳＥＬ４に応答して導通する。
　図２に示すように、ローカルビット線ＬＢＬ１，ＬＢＬ３はサブマットＳＭＡＴ１に属し、ローカルビット線ＬＢＬ２，ＬＢＬ４はサブマットＳＭＡＴ２に属している。図２にはサブマットＳＭＡＴ１に割り当てられた１本のワード線ＷＬ１と、サブマットＳＭＡＴ２に割り当てられた１本のワード線ＷＬ２のみが図示されているが、実際には、各サブマットＳＭＡＴ１，ＳＭＡＴ２に複数のワード線が割り当てられている。サブマットＳＭＡＴ１に割り当てられたワード線ＷＬ１はローカルビット線ＬＢＬ１，ＬＢＬ３と交差し、サブマットＳＭＡＴ２に割り当てられたワード線ＷＬ２はローカルビット線ＬＢＬ２，ＬＢＬ４と交差する。
　ワード線とローカルビット線の各交点には、ＤＲＡＭのメモリセルが配置されている。図２には、ワード線ＷＬ１とローカルビット線ＬＢＬ１，ＬＢＬ３との交点にそれぞれ配置されたメモリセルＭＣ１，ＭＣ３と、ワード線ＷＬ２とローカルビット線ＬＢＬ２，ＬＢＬ４との交点にそれぞれ配置されたメモリセルＭＣ２，ＭＣ４のみが図示されているが、実際にはより多数のメモリセルＭＣが各サブマット内に設けられている。メモリセルＭＣ１～ＭＣ４は、対応するローカルビット線ＬＢＬとプレート配線ＶＰＬＴとの間にセルトランジスタＴＲとセルキャパシタＣが直列接続された構成を有しており、セルトランジスタＴＲのゲート電極は対応するワード線ＷＬに接続されている。
　以上がメモリセルアレイ領域１０の回路構成である。次に、本実施形態による半導体装置の動作について説明する。
　既に説明したとおり、本実施形態による半導体装置へのアクセスは、アクティブコマンド及びリードコマンド又はライトコマンドをこの順に発行するとともに、これらに同期してロウアドレスＲＡ及びカラムアドレスＣＡを入力することにより行う。ここで、アクティブコマンドに同期してロウアドレスＲＡを入力すると、ロウアクセス、つまりワード線の選択動作及びこれに伴うセンス動作が行われ、リードコマンド又はライトコマンドに同期してカラムアドレスＣＡを入力すると、カラムアクセス、つまりグローバルセンスアンプＧＳＡの選択動作及びこれに伴うリードデータ又はライトデータの入出力動作が行われる。このうち、本実施形態による半導体装置は、ロウアクセス時における動作に特徴があるため、以下、ロウアクセス時における動作について詳細に説明する。
　図３は、本実施形態による半導体装置のロウアクセス時における動作を説明するための動作波形図である。
　図３に示す時刻ｔ１０以前の期間Ｔ０は、ロウアクセスが行われる前のプリチャージ期間である。期間Ｔ０においては、選択信号ＳＥＬ１～ＳＥＬ４は全てハイレベル、接続信号ＴＧ１～ＴＧ４は全てローレベルである。つまり、グローバルビット線ＧＢＬＴとローカルビット線ＬＢＬ１～ＬＢＬ４は切断され、階層センスアンプＨＳＡとローカルビット線ＬＢＬ１～ＬＢＬ４は接続された状態である。また、イコライズ信号ＢＬＥＱ０，ＢＬＥＱ１はいずれもハイレベルであり、このため、グローバルビット線ＧＢＬＴ及びローカルビット線ＬＢＬ１～ＬＢＬ４はいずれも中間電位ＶＢＬＰにプリチャージされている。
　この状態でアクティブコマンドに同期してロウアドレスＲＡが入力されると、図１に示した制御回路１８及びロウ系制御回路１１は、以下に説明するロウアクセスを開始する。以下の説明においては、図２に示したメモリセルＭＣ１を示すロウアドレスＲＡが入力された場合を例に説明する。尚、以下の動作は、主に制御回路１８及びロウ系制御回路１１による制御のもとに実行される。
　メモリセルＭＣ１を示すロウアドレスＲＡが入力されると、時刻ｔ１０においてイコライズ信号ＢＬＥＱ０をローレベルに変化させるとともに、選択信号ＳＥＬ３，ＳＥＬ４をローレベルに変化させる。これにより、ローカルビット線ＬＢＬ１～ＬＢＬ４のプリチャージ状態が解除されるとともに、ローカルビット線ＬＢＬ３，ＬＢＬ４が階層センスアンプＨＳＡから切り離される。ローカルビット線ＬＢＬ１，ＬＢＬ２は階層センスアンプＨＳＡに接続されたままの状態である。この動作は、時刻ｔ１１まで継続される。時刻ｔ１０～ｔ１１の期間Ｔ１は、プリチャージ状態を解除するための期間である。
　時刻ｔ１１になると、ワード線ＷＬ１がＶＫＫレベルからＶＰＰレベルに変化する。ＶＰＰレベルとは、メモリセルＭＣに含まれるセルトランジスタＴＲをオンさせる電位であり、これによりメモリセルＭＣ１，ＭＣ３を構成するセルキャパシタＣがそれぞれ対応するローカルビット線ＬＢＬ１，ＬＢＬ３に接続される。
　ここで、図３における符号Ａは、メモリセルＭＣ１，ＭＣ３にそれぞれハイレベル及びローレベルのデータが保持されていた場合の動作を示しており、このうち、符号Ａ１は階層センスアンプＨＳＡの信号ノードＮ１，Ｎ２の電位変化を示し、符号Ａ２はメモリセルＭＣ１のストレージノードＳＮ１、ローカルビット線ＬＢＬ１及びグローバルビット線ＧＢＬＴ，ＧＢＬＢの電位変化を示し、符号Ａ３はメモリセルＭＣ３のストレージノードＳＮ３及びローカルビット線ＬＢＬ３の電位変化を示している。この点は、後述する図１０、図１１、図１３及び図１４においても同様である。一方、符号Ｂは、メモリセルＭＣ１，ＭＣ３にそれぞれローレベル及びハイレベルのデータが保持されていた場合の動作を示しており、このうち、符号Ｂ１～Ｂ３が示す波形は符号Ａ１～Ａ３が示す波形に対応している。
　図３の符号Ａに示すように、メモリセルＭＣ１，ＭＣ３にそれぞれハイレベル及びローレベルのデータが保持されていた場合には、ワード線ＷＬ１がＶＰＰレベルに活性化されると、チャージシェアによってローカルビット線ＬＢＬ１の電位が中間電位ＶＢＬＰから僅かに上昇し、ローカルビット線ＬＢＬ３の電位が中間電位ＶＢＬＰから僅かに低下する。逆に、符号Ｂに示すように、メモリセルＭＣ１，ＭＣ３にそれぞれローレベル及びハイレベルのデータが保持されていた場合には、ワード線ＷＬ１がＶＰＰレベルに活性化されると、チャージシェアによってローカルビット線ＬＢＬ１の電位が中間電位ＶＢＬＰから僅かに低下し、ローカルビット線ＬＢＬ３の電位が中間電位ＶＢＬＰから僅かに上昇する。当該期間Ｔ２においては、選択スイッチＳＥＬＳＷ１はオン、選択スイッチＳＥＬＳＷ３はオフしていることから、前者のケースでは符号Ａ１に示すように信号ノードＮ１の電位が上昇し、後者のケースでは符号Ｂ１に示すように信号ノードＮ１の電位が低下する。尚、いずれのケースにおいても、信号ノードＮ２の電位は中間電位ＶＢＬＰのままである。
　そして、時刻ｔ１２になると、センス活性化信号ＳＡＰ０，ＳＡＮ０が活性化され、信号ノードＮ１，Ｎ２間に生じている電位差が増幅される。したがって、符号Ａ１に示すケースの場合、ローカルビット線ＬＢＬ１が電源電位ＶＡＲＹに駆動され、ローカルビット線ＬＢＬ２が接地電位ＶＳＳに駆動される。逆に、符号Ｂ１に示すケースの場合、ローカルビット線ＬＢＬ１が接地電位ＶＳＳに駆動され、ローカルビット線ＬＢＬ２が電源電位ＶＡＲＹに駆動される。いずれのケースにおいても、選択スイッチＳＥＬＳＷ３はオフしていることから、ローカルビット線ＬＢＬ３の電位はセンス活性化信号ＳＡＰ０，ＳＡＮ０が活性化されても変化しない。
　また、上記のセンス動作と並行して、イコライズ信号ＢＬＥＱ１をローレベルに変化させることにより、グローバルビット線ＧＢＬＴ，ＧＢＬＢのプリチャージ状態を解除する。これらの動作は、時刻ｔ１３まで継続される。時刻ｔ１２～ｔ１３の期間Ｔ３は、ローカルビット線ＬＢＬ１の電位を増幅するための期間である。
　そして、時刻ｔ１３になると接続信号ＴＧ１がＶＰＰレベルに活性化し、階層スイッチＨＳＷ１がオンする。他の接続信号ＴＧ２～ＴＧ４は非活性状態に保たれる。これにより、ローカルビット線ＬＢＬ１がグローバルビット線ＧＢＬＴに接続され、両者間においてチャージシェアが行われる。したがって、符号Ａ２に示すケースにおいてはグローバルビット線ＧＢＬＴの電位が上昇し、符号Ｂ２に示すケースにおいてはグローバルビット線ＧＢＬＴの電位が低下することになる。いずれの場合も、他方のグローバルビット線ＧＢＬＢの電位は中間電位ＶＢＬＰに保たれていることから、グローバルセンスアンプＧＳＡの信号ノードＮ３，Ｎ４間には電位差が生じることになる。
　時刻ｔ１４になるとセンス活性化信号ＳＡＰ１，ＳＡＮ１が活性化され、信号ノードＮ３，Ｎ４間に生じている電位差が増幅される。したがって、符号Ａ２に示すケースの場合、グローバルビット線ＧＢＬＴが電源電位ＶＡＲＹに駆動され、グローバルビット線ＧＢＬＢが接地電位ＶＳＳに駆動される。逆に、符号Ｂ２に示すケースの場合、グローバルビット線ＧＢＬＴが接地電位ＶＳＳに駆動され、グローバルビット線ＧＢＬＢが電源電位ＶＡＲＹに駆動される。その結果、メモリセルＭＣ１から読み出されたデータは、グローバルセンスアンプＧＳＡ及び階層センスアンプＨＳＡによって直ちにリストアされる。
　その後は、プリチャージコマンドが発行されるまで（時刻ｔ１８まで）、センス状態が維持される。したがって、リードコマンド又はライトコマンドに同期してカラムアドレスＣＡを入力すれば、カラムアクセスを実行することが可能となる。
　カラムアクセスを実行している間、メモリセルＭＣ３から読み出されたデータのリストアを行う。まず、時刻ｔ１５において選択信号ＳＥＬ１，ＳＥＬ２をローレベルに変化させるとともに、イコライズ信号ＢＬＥＱ０を活性化させる。これにより、全ての選択スイッチＳＥＬＳＷ１～ＳＥＬＳＷ４がオフ状態となるとともに、階層センスアンプＨＳＡ内の信号ノードＮ１，Ｎ２が再び中間電位ＶＢＬＰにプリチャージされる。この動作は、時刻ｔ１６まで継続される。時刻ｔ１５～ｔ１６の期間Ｔ６は、メモリセルＭＣ３に対するデータのリストアを行うための再プリチャージ期間である。
　次に、時刻ｔ１６において選択信号ＳＥＬ３，ＳＥＬ４をハイレベルに変化させる。これにより、選択スイッチＳＥＬＳＷ３，ＳＥＬＳＷ４がオンするため、階層センスアンプＨＳＡの信号ノードＮ１，Ｎ２にそれぞれローカルビット線ＬＢＬ３，ＬＢＬ４が接続されることになる。したがって、図３の符号Ａ１で示すケースでは信号ノードＮ１の電位が中間電位ＶＢＬＰから僅かに低下し、符号Ｂ１で示すケースでは信号ノードＮ１の電位が中間電位ＶＢＬＰから僅かに上昇する。
　そして、時刻ｔ１７になると、センス活性化信号ＳＡＰ０，ＳＡＮ０が再び活性化され、信号ノードＮ１，Ｎ２間に生じている電位差が増幅される。したがって、符号Ａ１に示すケースの場合、ローカルビット線ＬＢＬ３が接地電位ＶＳＳに駆動され、ローカルビット線ＬＢＬ４が電源電位ＶＡＲＹに駆動される。逆に、符号Ｂ１に示すケースの場合、ローカルビット線ＬＢＬ３が電源電位ＶＡＲＹに駆動され、ローカルビット線ＬＢＬ４が接地電位ＶＳＳに駆動される。これによりメモリセルＭＣ３から読み出されたデータが正しくリストアされる。
　その後、プリチャージコマンドが発行されると、時刻ｔ１８においてワード線ＷＬ１を非活性化するとともに、選択信号ＳＥＬ１～ＳＥＬ４を全てハイレベル、接続信号ＴＧ１～ＴＧ４を全てローレベルとする。また、イコライズ信号ＢＬＥＱ０，ＢＬＥＱ１をいずれもハイレベルとする。つまり、時刻ｔ１０以前と同じ状態に戻り、次のロウアクセスを実行可能な状態となる。
　以上が本実施形態による半導体装置の動作である。このように、本実施形態による半導体装置は、階層センスアンプＨＳＡが差動形式であるフリップフロップ回路構成を有していることから、安定したセンス動作を行うことが可能となる。
　また、階層センスアンプＨＳＡ自体がリストア動作を行うことができるため、アクセス対象となるメモリセルＭＣ（図３の例ではＭＣ１）の読み出し動作と並行して、アクセス対象とならないメモリセルＭＣ（図３の例ではＭＣ３）のリストア動作を行うことが可能となる。このことは、メモリセルＭＣ１に対応するワード線とメモリセルＭＣ３に対応するワード線を分離する必要がないことを意味するため、アレイ構成を簡素化することが可能となる。しかも、アクセス対象となるメモリセルＭＣ１へのカラムアクセスに並行して、アクセス対象とならないメモリセルＭＣ３へのリストア動作を実行することができるため、かかるリストア動作によってアクセス効率が低下することもない。
　さらに、１個の階層センスアンプＨＳＡに２対またはそれ以上のローカルビット線を割り当てることができるため、階層センスアンプＨＳＡの配列ピッチを拡大することも可能となる。さらに、１本のグローバルビット線ＧＢＬにより多くのローカルビット線ＬＢＬを割り当てることができるため、グローバルセンスアンプＧＳＡの数を削減することも可能となる。
　図４は、本発明者が発明に至る過程で考えたプロトタイプによる階層センスアンプＨＳＡｘの回路構成を説明するための回路図である。
　図４に示す階層センスアンプＨＳＡｘは、信号ノードＮｘとローカルビット線ＬＢＬ１，ＬＢＬ２との間にそれぞれ接続されたコントロールトランジスタＣＴ１，ＣＴ２と、グローバルビット線ＧＢＬｘと信号ノードＮｘとの間に接続されたライトトランジスタＷＴと、グローバルビット線ＧＢＬｘとセンストランジスタＳＴとの間に接続されたリードトランジスタＲＴとを備える。センストランジスタＳＴのゲート電極は信号ノードＮｘに接続されており、このため、信号ノードＮｘの電位がセンストランジスタＳＴのしきい値を超えている場合、グローバルビット線ＧＢＬｘはリードトランジスタＲＴを介して低電位ＶＳＮＬにディスチャージされる。
　階層センスアンプＨＳＡｘの動作は次の通りである。まず、プリチャージトランジスタＰＣ１，ＰＣ２をオンさせることによって、ローカルビット線ＬＢＬ１，ＬＢＬ２を低電位ＶＳＮＬにプリチャージした後、プリチャージ状態を解除する。次に、例えばワード線ＷＬ１を活性化させることによって、メモリセルＭＣ１に保持されているデータをローカルビット線ＬＢＬ１に読み出す。
　ここで、メモリセルＭＣ１に保持されているデータがローレベルである場合、ローカルビット線ＬＢＬ１の電位は低電位ＶＳＮＬに保たれるため、ローカルビット線ＬＢＬ１をソース側とするコントロールトランジスタＣＴ１がしきい値を超えた状態となり、オンする。これにより、信号ノードＮｘの電位が低下するため、センストランジスタＳＴはオフする。この場合、リードトランジスタＲＴがオンしてもグローバルビット線ＧＢＬＴｘの電位は変化しない。
　一方、メモリセルＭＣ１に保持されているデータがハイレベルである場合、ローカルビット線ＬＢＬ１の電位は低電位ＶＳＮＬから僅かに上昇する。このため、ローカルビット線ＬＢＬ１をソース側とするコントロールトランジスタＣＴ１がしきい値を超えない状態となり、オフする。これにより、信号ノードＮｘの電位はプリチャージ状態に維持されるため、センストランジスタＳＴはオンする。この場合、リードトランジスタＲＴがオンするとグローバルビット線ＧＢＬＴｘの電位が低電位ＶＳＮＬにディスチャージされる。
　このような構成を有する階層センスアンプＨＳＡｘは、読み出されたデータがハイレベルであるかローレベルであるかの判定をコントロールトランジスタＣＴ１，ＣＴ２のしきい値電圧に基づいて行っているため、コントロールトランジスタＣＴ１，ＣＴ２の特性ばらつきによってセンスマージンが変化する。このため、製造時におけるプロセスコントロールが難しいという問題が生じる。
　また、図４に示した階層センスアンプＨＳＡｘを用いる場合、図５に示すように、その配列ピッチはローカルビット線ＬＢＬの配列ピッチの２倍となり、かなり高密度に配置する必要が生じる。例えば、ローカルビット線ＬＢＬの配列ピッチが２Ｆ（Ｆは最小加工寸法）である場合、階層センスアンプＨＳＡｘの配列ピッチは４Ｆとなる。これに対し、図２に示した階層センスアンプＨＳＡを用いる場合、図６に示すように、その配列ピッチはローカルビット線ＬＢＬの配列ピッチの４倍（８Ｆ）に拡大することができる。これにより階層センスアンプＨＳＡのレイアウトに余裕が生じることから、階層センスアンプＨＳＡのローカルビット線ＬＢＬ方向における幅を縮小することも可能である。これは、メモリセルアレイ領域１０の縮小をもたらすことになる。また、階層センスアンプＨＳＡの幅を縮小しない場合であっても、プロセスルールの緩和が可能となる。
　尚、図６に示すレイアウトは、階層センスアンプＨＳＡを分散して配置した例であり、各ローカルビット線ＬＢＬは、左右に位置する階層センスアンプＨＳＡに交互に接続される。換言すれば、ある階層センスアンプＨＳＡに接続された２本のローカルビット線ＬＢＬ間に、別の階層センスアンプＨＳＡに接続された１本のローカルビット線ＬＢＬが配置されている。これによって、階層センスアンプＨＳＡ内のＦ値を緩和することができるため、今後、階層センスアンプＨＳＡ内の特にビット線（タングステン配線）の配線が困難となったときに、このＦ値を緩和することで一世代先まで階層センスアンプＨＳＡをレイアウトできるメリットがある。
　これに対し、図７に示すレイアウトは、階層センスアンプＨＳＡを集中して配置した例であり、各階層センスアンプＨＳＡに接続された２本のローカルビット線ＬＢＬ間に他の配線は配置されない。このようなレイアウトの場合、メモリセルアレイ領域の端部に階層センスアンプＨＳＡを設ける必要がなく、且つ、階層センスアンプＨＳＡの合計数も少なくなることから、メモリセルアレイ領域１０をより縮小することが可能となる。尚、図６に示したレイアウトの場合、端部に位置する階層センスアンプＨＳＡについては、リファレンス側となるローカルビット線ＬＢＬが存在しないため、センス動作が困難となる場合がある。このような問題を防止するためは、センス開始直前に選択スイッチＳＥＬＳＷ１～ＳＥＬＳＷ４をオフすることにより信号ノードＮ１，Ｎ２間におけるバランスを取るなどの対策が必要となるため、端部に位置する階層センスアンプＨＳＡだけ異なるシーケンスで制御しなければならないと言った別の問題が生じる可能性がある。これに対し、図７に示すレイアウトを用いればこのような問題が生じることはない。
　なお、図７に示すレイアウトでは、階層センスアンプＨＳＡ自体は従来と同様なＦ値となっているが、階層センスアンプＨＳＡを集中でレイアウトすることにより、アレイと階層センスアンプＨＳＡの分離領域を最小限にでき、また、一部のロジックを共通化することで従来と比較して面積を小さくできるというメリットがある。
　次に、本発明の第２の実施形態について説明する。
　図９は、本発明の第２の実施形態によるメモリセルアレイ領域１０の回路構成を説明するための回路図である。
　図９に示すように、本実施形態によるメモリセルアレイ領域１０は、階層スイッチＨＳＷ５，ＨＳＷ６が追加されている点において、図２に示したメモリセルアレイ領域１０と相違している。また、図９では、階層センスアンプＨＳＡに階層スイッチＨＳＷ５，６を配置する領域を設けるために、階層スイッチＨＳＷ１，３をサブマットＳＭＡＴ１に配置し、かつ、階層スイッチＨＳＷ２，４をサブマットＭＡＴ２に配置した例を示したが、本実施形態がこの構成に限定されるものではない。階層センスアンプＨＳＡを配置する領域に余裕があれば、階層スイッチＨＳＷ１～４を図２に示すように階層センスアンプＨＳＷ側に配置してもよい。その他の点については図２に示したメモリセルアレイ領域１０と同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。
　階層スイッチＨＳＷ５は、階層センスアンプＨＳＡの信号ノードＮ１とグローバルビット線ＧＢＬＴとの間に接続されたＮチャンネル型ＭＯＳトランジスタからなり、そのゲート電極には接続信号ＴＧ５が供給される。また、階層スイッチＨＳＷ６は、階層センスアンプＨＳＡの信号ノードＮ２とグローバルビット線ＧＢＬＴとの間に接続されたＮチャンネル型ＭＯＳトランジスタからなり、そのゲート電極には接続信号ＴＧ６が供給される。このように、階層スイッチＨＳＷ５，ＨＳＷ６は、階層センスアンプＨＳＡの信号ノードＮ１，Ｎ２に直接接続されていることから、選択スイッチＳＥＬＳＷ１～ＳＥＬＳＷ４が全てオフした状態であっても、階層センスアンプＨＳＡとグローバルビット線ＧＢＬＴとを接続することができる。
　図１０は、本実施形態による半導体装置のリード動作時における動作を説明するための動作波形図である。図１０において、図３に示したタイミング及び期間と対応するタイミング及び期間には、同じ符号が付されている。この点は、後述する図１１、図１３及び図１４においても同様である。
　図１０に示す時刻ｔ１０以前の期間Ｔ０は、ロウアクセスが行われる前のプリチャージ期間である。期間Ｔ０においては、選択信号ＳＥＬ１～ＳＥＬ４は全てハイレベル、接続信号ＴＧ１～ＴＧ６は全てローレベルである。つまり、グローバルビット線ＧＢＬＴとローカルビット線ＬＢＬ１～ＬＢＬ４は切断され、階層センスアンプＨＳＡとローカルビット線ＬＢＬ１～ＬＢＬ４は接続された状態である。また、イコライズ信号ＢＬＥＱ０，ＢＬＥＱ１はいずれもハイレベルであり、このため、グローバルビット線ＧＢＬＴ及びローカルビット線ＬＢＬ１～ＬＢＬ４はいずれも中間電位ＶＢＬＰにプリチャージされている。
　この状態でアクティブコマンドに同期してロウアドレスＲＡが入力されると、図１に示した制御回路１８及びロウ系制御回路１１は、以下に説明するロウアクセスを開始する。以下の説明においては、図９に示したメモリセルＭＣ１を示すロウアドレスＲＡが入力された場合を例に説明する。尚、以下の動作は、主に制御回路１８及びロウ系制御回路１１による制御のもとに実行される。
　メモリセルＭＣ１を示すロウアドレスＲＡが入力されると、時刻ｔ１０においてイコライズ信号ＢＬＥＱ０をローレベルに変化させるとともに、選択信号ＳＥＬ３，ＳＥＬ４をローレベルに変化させる。これにより、ローカルビット線ＬＢＬ１～ＬＢＬ４のプリチャージ状態が解除されるとともに、ローカルビット線ＬＢＬ３，ＬＢＬ４が階層センスアンプＨＳＡから切り離される。ローカルビット線ＬＢＬ１，ＬＢＬ２は階層センスアンプＨＳＡに接続されたままの状態である。この動作は、時刻ｔ１１まで継続される。時刻ｔ１０～ｔ１１の期間Ｔ１は、プリチャージ状態を解除するための期間である。
　時刻ｔ１１になると、ワード線ＷＬ１がＶＫＫレベルからＶＰＰレベルに変化する。これにより、メモリセルＭＣ１，ＭＣ３を構成するセルキャパシタＣがそれぞれ対応するローカルビット線ＬＢＬ１，ＬＢＬ３に接続される。そして、メモリセルＭＣ１，ＭＣ３にそれぞれハイレベル及びローレベルのデータが保持されていた場合、チャージシェアによってローカルビット線ＬＢＬ１の電位が中間電位ＶＢＬＰから僅かに上昇し、ローカルビット線ＬＢＬ３の電位が中間電位ＶＢＬＰから僅かに低下する。当該期間Ｔ２においては、選択スイッチＳＥＬＳＷ１はオン、選択スイッチＳＥＬＳＷ３はオフしていることから、符号Ａ１に示すように信号ノードＮ１の電位が上昇する。尚、信号ノードＮ２の電位は中間電位ＶＢＬＰのままである。
　次に、時刻ｔ１２においてセンス活性化信号ＳＡＰ０，ＳＡＮ０を活性化させる前に、時刻ｔ１１１において選択信号ＳＥＬ１，ＳＥＬ２をローレベルに戻す。これにより、信号ノードＮ１，Ｎ２間に電位差が生じている状態で、選択スイッチＳＥＬＳＷ１～ＳＥＬＳＷ４が全てオフ状態となる。
　そして、時刻ｔ１２になると、センス活性化信号ＳＡＰ０，ＳＡＮ０が活性化され、信号ノードＮ１，Ｎ２間に生じている電位差が増幅される。したがって、信号ノードＮ１が電源電位ＶＡＲＹに駆動され、信号ノードＮ２が接地電位ＶＳＳに駆動される。しかしながら、この時点では選択スイッチＳＥＬＳＷ１～ＳＥＬＳＷ４が全てオフしていることから、ローカルビット線ＬＢＬ１～ＬＢＬ４の電位は変化せず、読み出し直後の初期電位のまま維持される。つまり、この時点ではローカルビット線ＬＢＬ１，ＬＢＬ２が駆動されないことから、ローカルビット線ＬＢＬ１，ＬＢＬ２の電位変化によるノイズが隣接するローカルビット線ＬＢＬ３，ＬＢＬ４に影響を与えることがない。
　また、上記のセンス動作と並行して、イコライズ信号ＢＬＥＱ１をローレベルに変化させることにより、グローバルビット線ＧＢＬＴ，ＧＢＬＢのプリチャージ状態を解除する。これらの動作は、時刻ｔ１３まで継続される。時刻ｔ１２～ｔ１３の期間Ｔ３は、信号ノードＮ１，Ｎ２の電位を増幅するための期間である。
　そして、時刻ｔ１３になると接続信号ＴＧ５がＶＰＰレベルに活性化し、階層スイッチＨＳＷ５がオンする。他の接続信号ＴＧ１～ＴＧ４，ＴＧ６は非活性状態に保たれる。これにより、信号ノードＮ１がグローバルビット線ＧＢＬＴに接続され、両者間においてチャージシェアが行われる。したがって、符号Ａ２に示すようにグローバルビット線ＧＢＬＴの電位が上昇することになる。他方のグローバルビット線ＧＢＬＢの電位は中間電位ＶＢＬＰに保たれていることから、グローバルセンスアンプＧＳＡの信号ノードＮ３，Ｎ４間には電位差が生じることになる。
　時刻ｔ１４になるとセンス活性化信号ＳＡＰ１，ＳＡＮ１が活性化され、信号ノードＮ３，Ｎ４間に生じている電位差が増幅される。したがって、符号Ａ２に示すようにグローバルビット線ＧＢＬＴが電源電位ＶＡＲＹに駆動され、グローバルビット線ＧＢＬＢが接地電位ＶＳＳに駆動される。但し、この時点ではローカルビット線ＬＢＬ１～ＬＢＬ４は読み出し直後の初期電位を維持しており、したがって、メモリセルＭＣ１，ＭＣ３から読み出されたデータはリストアされていない。データのリストアは、以下の手順により行われる。
　まず、時刻ｔ１４１において接続信号ＴＧ５をＶＳＳレベルに戻し、これにより階層スイッチＨＳＷ５をオフさせる。次に、時刻ｔ１５においてイコライズ信号ＢＬＥＱ０を活性化させる。これにより、階層センスアンプＨＳＡ内の信号ノードＮ１，Ｎ２が再び中間電位ＶＢＬＰにプリチャージされる。この動作は、時刻ｔ１６まで継続される。時刻ｔ１５～ｔ１６の期間Ｔ６は、メモリセルＭＣ３に対するデータのリストアを行うための再プリチャージ期間である。
　次に、時刻ｔ１６においてイコライズ信号ＢＬＥＱ０を非活性化させるとともに、選択信号ＳＥＬ３，ＳＥＬ４をハイレベルに変化させる。これにより、選択スイッチＳＥＬＳＷ３，ＳＥＬＳＷ４がオンするため、階層センスアンプＨＳＡの信号ノードＮ１，Ｎ２にそれぞれローカルビット線ＬＢＬ３，ＬＢＬ４が接続されることになる。したがって、符号Ａ１で示すように、信号ノードＮ１の電位が中間電位ＶＢＬＰから僅かに低下する。
　次に、時刻ｔ１７においてセンス活性化信号ＳＡＰ０，ＳＡＮ０を活性化させる前に、時刻ｔ１６１において選択信号ＳＥＬ３，ＳＥＬ４をローレベルに戻す。これにより、信号ノードＮ１，Ｎ２間に電位差が生じている状態で、選択スイッチＳＥＬＳＷ１～ＳＥＬＳＷ４が再び全てオフ状態となる。
　そして、時刻ｔ１７になると、センス活性化信号ＳＡＰ０，ＳＡＮ０が活性化され、信号ノードＮ１，Ｎ２間に生じている電位差が増幅される。したがって、信号ノードＮ１が接地電位ＶＳＳに駆動され、信号ノードＮ２が電源電位ＶＡＲＹに駆動される。しかしながら、この時点では選択スイッチＳＥＬＳＷ１～ＳＥＬＳＷ４が全てオフしていることから、ローカルビット線ＬＢＬ１～ＬＢＬ４の電位は変化せず、読み出し直後の初期電位のまま維持される。
　以上の動作により、メモリセルＭＣ１から読み出されたデータはグローバルセンスアンプＧＳＡに保持され、メモリセルＭＣ３から読み出されたデータは階層センスアンプＨＳＡに保持された状態となる。但し、これらのデータのリストアはこの時点ではまだ行われていない。この間、リードコマンドに同期してカラムアドレスＣＡを入力すれば、カラムアクセスを実行することが可能となる。
　そして、時刻ｔ１７１～時刻ｔ１７２の期間において、接続信号ＴＧ１及び選択信号ＳＥＬ３，ＳＥＬ４を活性化させる。これにより、階層スイッチＨＳＷ１及び選択スイッチＳＥＬＳＷ３，ＳＥＬＳＷ４がオンすることから、グローバルセンスアンプＧＳＡに保持されているデータは階層スイッチＨＳＷ１を介してメモリセルＭＣ１にリストアされ、階層センスアンプＨＳＡに保持されているデータは選択スイッチＳＥＬＳＷ３を介してメモリセルＭＣ３にリストアされることになる。
　その後、プリチャージコマンドが発行されると、時刻ｔ１８においてワード線ＷＬ１を非活性化するとともに、選択信号ＳＥＬ１～ＳＥＬ４を全てハイレベル、接続信号ＴＧ１～ＴＧ６を全てローレベルとする。また、イコライズ信号ＢＬＥＱ０，ＢＬＥＱ１をいずれもハイレベルとする。つまり、時刻ｔ１０以前と同じ状態に戻り、次のロウアクセスを実行可能な状態となる。
　以上が本実施形態による半導体装置のリード動作である。このように、本実施形態においては、選択スイッチＳＥＬＳＷ１～ＳＥＬＳＷ４を全てオフさせた状態で階層センスアンプＨＳＡを活性化させていることから、ローカルビット線間における信号ノイズの影響を無くすことが可能となる。尚、図１０に示す例では、メモリセルＭＣ１に対するリストア動作とメモリセルＭＣ３に対するリストア動作を同時に実行しているが、これらを同時に実行する必要はない。
　図１１は、本実施形態による半導体装置のライト動作時における動作を説明するための動作波形図である。
　図１１に示すように、本実施形態による半導体装置のライト動作は、図１０に示したリード動作と基本的に同様である。図１１に示す例では、時刻ｔ１６にライトデータが入力されており、これによりグローバルビット線ＧＢＬＴ，ＧＢＬＢの電位が反転している。このため、時刻ｔ１７１～時刻ｔ１７２の期間に行われるリストア動作では、グローバルセンスアンプＧＳＡに保持されたライトデータが階層スイッチＨＳＷ１を介してメモリセルＭＣ１に書き込まれることになる。尚、図１１に示す例では、メモリセルＭＣ１に対するライト動作とメモリセルＭＣ３に対するリストア動作を同時に実行しているが、これらを同時に実行する必要はない。
　次に、本発明の第３の実施形態について説明する。
　図１２は、本発明の第３の実施形態によるメモリセルアレイ領域１０の回路構成を説明するための回路図である。
　図１２に示すように、本実施形態によるメモリセルアレイ領域１０は、プリチャージトランジスタＰＴＲ１～ＰＴＲ４が追加されている点において、図９に示したメモリセルアレイ領域１０と相違している。その他の点については図９に示したメモリセルアレイ領域１０と同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。
　プリチャージトランジスタＰＴＲ１～ＰＴＲ４は、それぞれローカルビット線ＬＢＬ１～ＬＢＬ４と中間電位ＶＢＬＰが供給される配線との間に接続されたＮチャンネル型ＭＯＳトランジスタからなり、そのゲート電極にはプリチャージ信号ＬＰＲ１～ＬＰＲ４が供給される。プリチャージトランジスタＰＴＲ１～ＰＴＲ４は、ローカルビット線ＬＢＬ１～ＬＢＬ４を直接プリチャージするためのトランジスタであり、これを備える点が本実施形態の特徴である。
　図１３は、本実施形態による半導体装置のリード動作時における動作を説明するための動作波形図である。
　本実施形態におけるリード動作は、図１０を用いて説明した動作と基本的に同じであるが、図１３に示すように、時刻ｔ１４２～時刻ｔ１７３の期間に接続信号ＴＧ１が活性化し、時刻ｔ１７３～時刻ｔ１７４の期間に選択信号ＳＥＬ３，ＳＥＬ４が活性化し、時刻ｔ１７５～時刻ｔ１７６の期間にプリチャージ信号ＰＴＲ１～ＰＴＲ４が活性化する点において、図１０に示した動作と異なっている。その他の動作は、図１０を用いて説明した動作と同じであることから、重複する説明は省略する。
　本実施形態では、時刻ｔ１４２～時刻ｔ１７３の期間に接続信号ＴＧ１が活性化するため、この期間において階層スイッチＨＳＷ１がオンする。これにより、この時点でメモリセルＭＣ１へのリストアが実行される。さらに、時刻ｔ１７３～時刻ｔ１７４の期間に選択信号ＳＥＬ３，ＳＥＬ４が活性化するため、この期間において選択信号ＳＥＬ３，ＳＥＬ４がオンする。これにより、この時点でメモリセルＭＣ３へのリストアが実行される。尚、図１３に示す例では、メモリセルＭＣ１へのリストアを終了するタイミング（時刻ｔ１７３）と、メモリセルＭＣ３へのリストアを開始するタイミング（時刻ｔ１７３）を一致させているが、この点は必須ではない。
　そして、時刻ｔ１７５～時刻ｔ１７６の期間にプリチャージ信号ＰＴＲ１～ＰＴＲ４が活性化すると、プリチャージトランジスタＰＴＲ１～ＰＴＲ４がオンし、ローカルビット線ＬＢＬ１～ＬＢＬ４が中間電位ＶＢＬＰに直接プリチャージされる。これにより、プリチャージコマンドが発行されるまでの期間、ローカルビット線ＬＢＬ１～ＬＢＬ４が中間電位ＶＢＬＰに維持されるため、いわゆるフローティングボディ効果によるデータの消失を防止することができる。
　フローティングボディ効果とは、例えばＳＯＩ（Silicon on Insulator）構造を有するフローティングボディ型のトランジスタにおいてリーク電流が増大する現象であり、メモリセルトランジスタにおいてこれが発生すると、セルキャパシタに蓄積された電荷が消失するおそれが生じる。フローティングボディ効果は、ローカルビット線の電位が中間電位ＶＢＬＰとは異なる電位である場合に顕著となるため、ローカルビット線を中間電位ＶＢＬＰに維持しておけば、電荷の消失を最小限に抑えることができる。
　つまり、上述した第２の実施形態においては、メモリセルＭＣ１，ＭＣ３に対するデータのリストアが行われるまでの期間、メモリセルＭＣ１，ＭＣ３から読み出されたデータによってローカルビット線ＬＢＬ１，ＬＢＬ３の電位は、中間電位ＶＢＬＰから変化している。この状態を長時間維持すると、フローティングボディ効果によって、ローカルビット線ＬＢＬ１，ＬＢＬ３に繋がる他のメモリセルのデータが消失するおそれが生じるが、本実施形態においては、プリチャージコマンドが発行される前に、プリチャージトランジスタＰＴＲ１～ＰＴＲ４を用いてローカルビット線ＬＢＬ１～ＬＢＬ４を中間電位ＶＢＬＰに直接プリチャージしていることから、フローティングボディ効果によるデータの消失を防止することが可能となる。
　尚、プリチャージトランジスタＰＴＲ１～ＰＴＲ４を同時にオンさせることは必須でなく、これらプリチャージトランジスタＰＴＲ１～ＰＴＲ４を個別に制御しても構わない。例えば、プリチャージトランジスタＰＴＲ１，ＰＴＲ２と、プリチャージトランジスタＰＴＲ３，ＰＴＲ４を異なるタイミングでオン又はオフさせても構わない。
　本実施形態におけるライト動作については図示しないが、時刻ｔ１４２～時刻ｔ１７３の期間に、グローバルセンスアンプＧＳＡにライトデータを書き込めばよい。
　図１４は、本実施形態による半導体装置のリード動作時における動作の変形例を説明するための動作波形図である。
　図１４に示す動作は、図１３に示す時刻ｔ１４２～時刻ｔ１７３の期間に接続信号ＴＧ１を活性化させる動作と、時刻ｔ１７３～時刻ｔ１７４の期間に選択信号ＳＥＬ３，ＳＥＬ４を活性化させる動作を省略している点において、図１３に示した動作と異なっている。その他の動作は、図１３を用いて説明した動作と同じであることから、重複する説明は省略する。
　図１４に示す動作では、ローカルビット線ＬＢＬ１～ＬＢＬ４を直接プリチャージする前のリストア動作を省略していることから、当該動作によって生じる消費電流を削減することが可能となる。尚、ローカルビット線ＬＢＬ１～ＬＢＬ４を直接プリチャージする前のリストア動作については、図１４に示すようにメモリセルＭＣ１，ＭＣ３へのリストア動作の両方を省略しても構わないし、一方のみを省略しても構わない。
　以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
　例えば、上記第１乃至第３の実施形態では、本発明をＤＲＡＭに適用した場合を例に説明したが、本発明の適用対象がこれに限定されるものではなく、他の種類のメモリ系デバイスに適用することも可能であるし、メモリセルアレイ領域を含むロジック系デバイスに適用することも可能である。
　また、上記第１乃至第３の実施形態では１つの階層センスアンプＨＳＡに２対のローカルビット線ＬＢＬを割り当てているが、本発明がこれに限定されるものではない。したがって、１つの階層センスアンプＨＳＡに１対のローカルビット線ＬＢＬを割り当てても構わない。また、上記実施形態では対を成すローカルビット線ＬＢＬが互いに異なるサブマットに属しているが、対を成すローカルビット線ＬＢＬが互いに同じサブマットに属していても構わない。
　さらに、本発明において階層センスアンプＨＳＡの具体的な回路構成については特に限定されず、図８に一般化して示すように任意の回路構成を採用することが可能である。なお、図８においては、第１の実施形態と同じ参照番号の要素については、同一のものであるため説明を省略している。
　たとえば、階層センスアンプＨＳＡとしては、それ自体がリストア動作可能なセンスアンプ、すなわち、選択されたローカルビット線ＬＢＬ上の読み出し信号を増幅して増幅後の信号を当該選択されたローカルビット線ＬＢＬにフィードバックできるタイプの回路であれば、適宜適用することが可能である。
　また、階層スイッチＨＳＷ１、ＨＳＷ２として、選択スイッチＳＥＬＳＷ１、ＳＥＬＳＷ２の外側、すなわち、ローカルビット線ＬＢＬ１及びＬＢＬ２側に設けたものについて説明したが、階層スイッチＨＳＷ１、ＨＳＷ２を選択スイッチＳＥＬＳＷ１、ＳＥＬＳＷ２と階層センスアンプＨＳＡとの間に設けても良い。さらに、上記第１乃至第３の実施形態では、階層スイッチＨＳＷ１、ＨＳＷ２をデータのリード・ライト時に共通使用するものについて説明したが、階層スイッチＨＳＷ１及びＨＳＷ２をそれぞれリード用の階層スイッチと、ライト用階層スイッチとで構成しても良い。その際、リード用及びライト用の階層スイッチとして、選択スイッチＳＥＬＳＷ１の両側にＨＳＷ１－Ｒｅａｄ、ＨＳＷ１－Ｗｒｉｔｅを、選択スイッチのＳＥＬＳＷ２の両側にＨＳＷ２－Ｒｅａｄ、ＨＳＷ２－Ｗｒｉｔｅをそれぞれ設ける構成としても良い。
１０　　　メモリセルアレイ領域
１１　　　ロウ系制御回路
１２　　　カラム系制御回路
１３　　　ロウアドレスバッファ
１４　　　カラムアドレスバッファ
１５　　　入出力制御回路
１６　　　データバッファ
１７　　　コマンドデコーダ
１８　　　制御回路
１９　　　モードレジスタ
Ｃ　　　　セルキャパシタ
ＥＱ０，ＥＱ１　　イコライズ回路
ＧＢＬＴ，ＧＢＬＢ　　グローバルビット線
ＧＳＡ　　グローバルセンスアンプ
ＨＳＡ　　階層センスアンプ
ＨＳＷ１～ＨＳＷ６　　階層スイッチ
ＬＢＬ１～ＬＢＬ４　　ローカルビット線
ＬＩＯＴ，ＬＩＯＢ　　ローカルＩ／Ｏ線対
ＭＣ１～ＭＣ４　　メモリセル
Ｎ１～Ｎ４　　信号ノード
ＰＴＲ１～ＰＴＲ４　　プリチャージトランジスタ
ＳＥＬＳＷ１～ＳＥＬＳＷ４　　選択スイッチ
ＳＭＡＴ１，ＳＭＡＴ２　　サブマット
ＳＮ１，ＳＮ３　　ストレージノード
ＴＲ　　　セルトランジスタ
ＷＬ１，ＷＬ２　　ワード線
ＹＳＷ　　カラムスイッチ

Claims (23)

  1. 　グローバルビット線と、
    　前記グローバルビット線上の信号を増幅するグローバルセンスアンプと、
    　第１及び第２のローカルビット線と、
    　それぞれ前記第１及び第２のローカルビット線の少なくとも一方と交差する複数のワード線と、
    　前記複数のワード線と前記第１及び第２のローカルビット線との交点に配置された複数のメモリセルと、
    　前記第１及び第２のローカルビット線と前記グローバルビット線との間にそれぞれ接続された第１及び第２の階層スイッチと、
    　第１及び第２の信号ノードを有し、前記第１及び第２の信号ノード間に生じている電位差を増幅する階層センスアンプと、を備え、
    　前記第１の信号ノードは前記第１のローカルビット線に接続され、前記第２の信号ノードは前記第２のローカルビット線に接続されることを特徴とする半導体装置。
  2. 　第３及び第４のローカルビット線と、
    　前記第３及び第４のローカルビット線と前記グローバルビット線との間にそれぞれ接続された第３及び第４の階層スイッチと、
    　前記第１及び第３のローカルビット線と前記第１の信号ノードとの間にそれぞれ接続された第１及び第３の選択スイッチと、
    　前記第２及び第４のローカルビット線と前記第２の信号ノードとの間にそれぞれ接続された第２及び第４の選択スイッチと、をさらに備えることを特徴とする請求項１に記載の半導体装置。
  3. 　前記複数のワード線は、前記第１及び第３のローカルビット線と交差する第１のワード線と、前記第２及び第４のローカルビット線と交差する第２のワード線とを含み、
    　前記複数のメモリセルは第１乃至第４のメモリセルを含み、
    　前記第１のメモリセルは、前記第１のワード線と前記第１のローカルビット線との交点に配置され、
    　前記第２のメモリセルは、前記第１のワード線と前記第３のローカルビット線との交点に配置され、
    　前記第３のメモリセルは、前記第２のワード線と前記第２のローカルビット線との交点に配置され、
    　前記第４のメモリセルは、前記第２のワード線と前記第４のローカルビット線との交点に配置されていることを特徴とする請求項２に記載の半導体装置。
  4. 　前記第１及び第２の選択スイッチをオンし、前記第３及び第４の選択スイッチをオフした状態で前記階層センスアンプを活性化させた後、前記第１及び第２の階層スイッチのいずれか一方をオンさせる第１の動作を行う制御回路をさらに備えることを特徴とする請求項２に記載の半導体装置。
  5. 　前記制御回路は、前記第１の動作を行った後、前記第１及び第２の選択スイッチをオフさせるとともに前記階層センスアンプを非活性化させた後、前記第３及び第４の選択スイッチをオンさせるとともに前記階層センスアンプを再度活性化させる第２の動作を行うことを特徴とする請求項４に記載の半導体装置。
  6. 　前記グローバルビット線と前記第１の信号ノードとの間に接続された第５の階層スイッチと、
    　前記グローバルビット線と前記第２の信号ノードとの間に接続された第６の階層スイッチと、をさらに備えることを特徴とする請求項２に記載の半導体装置。
  7. 　前記第３及び第４の選択スイッチがオフした状態で、前記第１及び第２の選択スイッチを一時的にオンすることによって前記第１及び第２の信号ノードに電位差が生じた後、前記第１及び第２の選択スイッチがオフした状態で前記階層センスアンプを活性化させ、さらに、前記第５及び第６の階層スイッチのいずれか一方をオンさせる第１の動作を行う制御回路をさらに備えることを特徴とする請求項６に記載の半導体装置。
  8. 　前記制御回路は、前記第１の動作を行った後、前記第１及び第２の選択スイッチがオフした状態で、前記第３及び第４の選択スイッチを一時的にオンすることによって前記第１及び第２の信号ノードに電位差が生じた後、前記第３及び第４の選択スイッチがオフした状態で前記階層センスアンプを活性化させ、さらに、前記第１及び第２の階層スイッチのいずれか一方、並びに、前記第３及び第４の選択スイッチをオンさせる第２の動作を行うことを特徴とする請求項７に記載の半導体装置。
  9. 　前記第１のローカルビット線と前記第３のローカルビット線との間には、別の階層センスアンプに接続された第５のローカルビット線が配置され、
    　前記第２のローカルビット線と前記第４のローカルビット線との間には、さらに別の階層センスアンプに接続された第６のローカルビット線が配置されていることを特徴とする請求項２に記載の半導体装置。
  10. 　前記第１のローカルビット線と前記第３のローカルビット線との間には他の配線が介在することなく、互いに隣接して配置され、
    　前記第２のローカルビット線と前記第４のローカルビット線との間には他の配線が介在することなく、互いに隣接して配置されていることを特徴とする請求項２に記載の半導体装置。
  11. 　前記第１乃至第４のローカルビット線に所定の電位をそれぞれ供給する第１乃至第４のプリチャージ回路をさらに備えることを特徴とする請求項２に記載の半導体装置。
  12. 　前記階層センスアンプは、フリップフロップ構成を有していることを特徴とする請求項１に記載の半導体装置。
  13. 　前記第１及び第２の信号ノードに所定の電位を供給する第１のイコライズ回路をさらに備えることを特徴とする請求項１２に記載の半導体装置。
  14. 　前記グローバルセンスアンプは、第３及び第４の信号ノード間に生じている電位差を増幅し、
    　前記第３の信号ノードは前記グローバルビット線に接続され、前記第４の信号ノードは別のグローバルビット線に接続されることを特徴とする請求項１に記載の半導体装置。
  15. 　前記グローバルセンスアンプは、フリップフロップ構成を有していることを特徴とする請求項１４に記載の半導体装置。
  16. 　前記第３及び第４の信号ノードに所定の電位を供給する第２のイコライズ回路をさらに備えることを特徴とする請求項１５に記載の半導体装置。
  17. 　前記第１のローカルビット線と前記第１の信号ノードとの間に接続された第１の選択スイッチと、
    　前記第２のローカルビット線と前記第２の信号ノードとの間に接続された第２の選択スイッチと、
    　前記第１及び第２の選択スイッチをオンした状態で前記階層センスアンプを活性化させた後、前記第１及び第２の階層スイッチのいずれか一方をオンさせる制御回路と、をさらに備えることを特徴とする請求項１に記載の半導体装置。
  18. 　グローバルビット線と、
    　前記グローバルビット線上の信号を増幅するグローバルセンスアンプと、
    　第１及び第２のローカルビット線と、
    　それぞれ前記第１及び第２のローカルビット線の双方と交差する複数のワード線と、
    　前記複数のワード線と前記第１及び第２のローカルビット線との交点に配置された複数のメモリセルと、
    　前記第１及び第２のローカルビット線と前記グローバルビット線との間にそれぞれ接続された第１及び第２の階層スイッチと、
    　第１の信号ノードを有し、前記第１の信号ノードに供給された信号を第１または第２のレベルのいずれか一方のレベルまで増幅する増幅回路と、
    　前記第１の信号ノードと前記第１のローカルビット線との間に設けられた第１の選択トランジスタと、
    　前記第１の信号ノードと前記第２のローカルビット線との間に設けられた第２の選択トランジスタとを備えることを特徴とする半導体装置。
  19. 　前記グローバルビット線と前記第１の信号ノードとの間に接続された第３の階層スイッチをさらに備えることを特徴とする請求項１８に記載の半導体装置。
  20. 　前記第１のローカルビット線と前記第２のローカルビット線は、隣り合って配置されたローカルビット線であることを特徴とする請求項１８に記載の半導体装置。
  21. 　前記階層センスアンプは第２の信号ノードを備え、前記第２の信号ノードに第３の選択トランジスタを介して接続された第３のローカルビット線と、前記第２の信号ノードに第４の選択トランジスタを介して接続された第４のローカルビット線とを備えることを特徴とする請求項１８に記載の半導体装置。
  22. 　前記増幅回路は、前記第１のノードの電位を前記第１又は第２の選択トランジスタによって接続された第１又は第２のローカルビット線の電位に基づき前記第１又は第２のレベルのいずれか一方のレベルまで増幅することを特徴とする請求項１８に記載の半導体装置。
  23. 　前記第１及び第２のローカルビット線に所定の電位をそれぞれ供給する第１及び第２のプリチャージ回路をさらに備えることを特徴とする請求項１８に記載の半導体装置。
PCT/JP2013/079873 2012-11-22 2013-11-05 半導体装置 WO2014080756A1 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
US14/438,739 US9520177B2 (en) 2012-11-22 2013-11-05 Semiconductor device having hierarchical sense amplifiers assigned to multiple local bit lines

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2012255943 2012-11-22
JP2012-255943 2012-11-22
JP2013048770 2013-03-12
JP2013-048770 2013-03-12

Publications (1)

Publication Number Publication Date
WO2014080756A1 true WO2014080756A1 (ja) 2014-05-30

Family

ID=50775941

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2013/079873 WO2014080756A1 (ja) 2012-11-22 2013-11-05 半導体装置

Country Status (3)

Country Link
US (1) US9520177B2 (ja)
KR (1) KR20150087202A (ja)
WO (1) WO2014080756A1 (ja)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
ITUA20161478A1 (it) * 2016-03-09 2017-09-09 St Microelectronics Srl Circuito e metodo di lettura di una cella di memoria di un dispositivo di memoria non volatile
US11289151B2 (en) 2019-11-08 2022-03-29 Micron Technology, Inc. Cross-coupled transistor threshold voltage mismatch compensation and related devices, systems, and methods
US11211101B2 (en) * 2019-12-03 2021-12-28 Micron Technology, Inc. Differential amplifier schemes for sensing memory cells
US11495284B2 (en) 2020-07-17 2022-11-08 Samsung Electronics Co., Ltd. Memory device including bitline sense amplifier and operating method thereof
US12094516B2 (en) * 2022-02-24 2024-09-17 Changxin Memory Technologies, Inc. Method and apparatus for intensifying current leakage between adjacent memory cells, and method and apparatus for current leakage detection
US12106820B2 (en) * 2022-10-27 2024-10-01 Micron Technology, Inc. Single column select architecture for sense amplifier circuity

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01184787A (ja) * 1988-01-19 1989-07-24 Toshiba Corp 半導体メモリ
JPH02143982A (ja) * 1988-11-24 1990-06-01 Toshiba Corp ダイナミック型半導体記憶装置
JPH06119774A (ja) * 1992-10-06 1994-04-28 Hitachi Ltd 半導体メモリ
JPH1145564A (ja) * 1997-07-24 1999-02-16 Nec Corp 半導体記憶装置
JPH11232871A (ja) * 1997-12-10 1999-08-27 Fujitsu Ltd 半導体記憶装置、半導体記憶装置のデータ読み出し方法、及びデータ記憶装置

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11162174A (ja) * 1997-11-25 1999-06-18 Mitsubishi Electric Corp 同期型半導体記憶装置
JP2000090659A (ja) * 1998-09-10 2000-03-31 Nec Corp 半導体記憶装置
JP2008294310A (ja) * 2007-05-25 2008-12-04 Elpida Memory Inc 半導体記憶装置
US8693236B2 (en) * 2011-12-09 2014-04-08 Gsi Technology, Inc. Systems and methods of sectioned bit line memory arrays, including hierarchical and/or other features

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01184787A (ja) * 1988-01-19 1989-07-24 Toshiba Corp 半導体メモリ
JPH02143982A (ja) * 1988-11-24 1990-06-01 Toshiba Corp ダイナミック型半導体記憶装置
JPH06119774A (ja) * 1992-10-06 1994-04-28 Hitachi Ltd 半導体メモリ
JPH1145564A (ja) * 1997-07-24 1999-02-16 Nec Corp 半導体記憶装置
JPH11232871A (ja) * 1997-12-10 1999-08-27 Fujitsu Ltd 半導体記憶装置、半導体記憶装置のデータ読み出し方法、及びデータ記憶装置

Also Published As

Publication number Publication date
US20150302914A1 (en) 2015-10-22
US9520177B2 (en) 2016-12-13
KR20150087202A (ko) 2015-07-29

Similar Documents

Publication Publication Date Title
WO2014080756A1 (ja) 半導体装置
JP2005322380A (ja) 半導体記憶装置
KR20100071153A (ko) 개선된 로컬 입출력라인 프리차아지 스킴을 갖는 반도체 메모리 장치
US20070183234A1 (en) Semiconductor memory device having reduced voltage coupling between bit lines
US7180817B2 (en) Semiconductor memory device with column selecting switches in hierarchical structure
JPH07111083A (ja) 半導体記憶装置
JP5127435B2 (ja) 半導体記憶装置
US20150213847A1 (en) Retention optimized memory device using predictive data inversion
JP2013157044A (ja) 半導体装置
US8472272B2 (en) Semiconductor device having hierarchical bit line structure
JP2013239222A (ja) 半導体装置
US8279692B2 (en) Semiconductor device having hierarchical data line structure and control method thereof
US7952946B2 (en) No-disturb bit line write for improving speed of eDRAM
US8675437B2 (en) Semiconductor memory device
US7215595B2 (en) Memory device and method using a sense amplifier as a cache
KR20100049192A (ko) 비트라인 디스터브 방지부를 갖는 반도체 메모리 장치
US6728122B2 (en) Semiconductor memory device capable of rewriting data signal
JP2010108549A (ja) 半導体記憶装置
KR20100091769A (ko) 개선된 글로벌 입출력라인 프리차아지 스킴을 갖는 반도체 메모리 장치
US11043255B2 (en) Memory device with improved writing features
WO2022108752A1 (en) Apparatuses and methods for faster memory access regions
JP2010102808A (ja) 半導体記憶装置
KR20080045018A (ko) 반도체 메모리 장치 및 이 장치의 동작 방법
JPH08111093A (ja) 半導体記憶装置
US20130294137A1 (en) Semiconductor device having bit line hierarchically structured

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 13857148

Country of ref document: EP

Kind code of ref document: A1

WWE Wipo information: entry into national phase

Ref document number: 14438739

Country of ref document: US

ENP Entry into the national phase

Ref document number: 20157011083

Country of ref document: KR

Kind code of ref document: A

NENP Non-entry into the national phase

Ref country code: DE

NENP Non-entry into the national phase

Ref country code: JP

122 Ep: pct application non-entry in european phase

Ref document number: 13857148

Country of ref document: EP

Kind code of ref document: A1