KR20100049192A - 비트라인 디스터브 방지부를 갖는 반도체 메모리 장치 - Google Patents

비트라인 디스터브 방지부를 갖는 반도체 메모리 장치 Download PDF

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KR20100049192A
KR20100049192A KR1020080108257A KR20080108257A KR20100049192A KR 20100049192 A KR20100049192 A KR 20100049192A KR 1020080108257 A KR1020080108257 A KR 1020080108257A KR 20080108257 A KR20080108257 A KR 20080108257A KR 20100049192 A KR20100049192 A KR 20100049192A
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local
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삼성전자주식회사
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Abstract

리드 동작 시 비트라인 디스터브를 방지할 수 있는 반도체 메모리 장치가 개시된다. 그러한 반도체 메모리 장치의 리드 데이터 패쓰회로는, 비트라인 센스 앰프와; 로컬 입출력라인 센스앰프와; 상기 비트라인 센스 앰프에 연결된 비트라인 페어와 상기 로컬 입출력라인 센스앰프에 연결된 로컬 입출력 라인 페어 사이를 컬럼선택신호에 응답하여 동작적으로 서로 연결하는 컬럼 선택부와; 상기 컬럼선택신호가 활성화되기 이전에는 상기 로컬 입출력 라인 페어를 이퀄라이즈하고 상기 컬럼선택신호가 활성화된 후에는 상기 로컬 입출력 라인 페어에 전달된 비트라인 데이터의 신호레벨들을 센싱 및 증폭하여 상기 로컬 입출력라인 센스앰프의 입력으로 제공하는 비트라인 디스터브 방지부를 구비함에 의해, 리드 동작시 로컬 입출력 라인에서 비트라인으로의 차아지 전달 현상이 발생되지 않아 비트라인 디스터브가 방지된다.
Figure P1020080108257
반도체 메모리 장치, 디램, 비트라인 디스터브, 이퀄라이즈, 센스앰프

Description

비트라인 디스터브 방지부를 갖는 반도체 메모리 장치{Semiconductor memory device having bit line disturbance prevention part}
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 다이나믹 랜덤 억세스 메모리 등과 같은 반도체 메모리 장치의 리드 데이터 패쓰회로에 관한 것이다.
통상적으로, 다이나믹 랜덤 억세스 메모리와 같은 반도체 메모리 장치는 사용자들의 요구에 따라 나날이 고속 및 고집적화 되는 추세이다. 하나의 억세스 트랜지스터와 하나의 스토리지 커패시터를 단위 메모리 셀로서 갖는 다이나믹 랜덤 억세스 메모리 장치는 전자적 시스템의 메인 메모리로서 흔히 채용되고 있다.
도 1에서 보여지는 바와 같이 통상적인 데이터 처리 시스템에 채용되는 다이나믹 랜덤 억세스 메모리 장치(10:이하 DRAM)는 시스템 버스(B1)를 통해 마이크로 프로세싱 유닛(2)과 연결되어 메인 메모리로서 기능한다. 즉, 데이터 처리 시스템의 마이크로 프로세싱 유닛(2)은 시스템 버스(B5)를 통해 플래시 메모리(4)와 연결되어 상기 플래시 메모리(4)에 저장된 프로그램에 따라 설정된 프로세싱 동작을 행하여 제어버스(B2)를 통하여 구동부(6)를 제어한다. 상기 구동부(6)의 제어시 상기 마이크로 프로세싱 유닛(2)은 프로세싱 동작을 위해 상기 DRAM(10)의 메모리 셀에 데이터를 라이트하고 라이트된 데이터를 메모리 셀로부터 리드하는 데이터 억세싱 동작을 수행한다.
DRAM(10)에서의 리드(Read) 동작시 메모리 셀에 저장된 데이터(data)는 비트라인 센스앰프(Bit Line Sense Amplifier: 이하 BLSA)에 의해 비트라인 페어상에서 센싱(sensing) 및 증폭된 후, 컬럼선택라인(이하 CSL)신호가 활성화되면 로컬 입출력라인 페어에 전달된다. 이 경우에, 비트라인 데이터를 로컬 입출력 라인에 전달하는 하나의 방법으로서 로컬 입출력 라인에 대하여 프리차아지 동작을 수행하고 전위 차 디벨롭을 행하는 방법이 알려져 있다.
그러한 경우에, CSL이 활성화되기 전까지 상기 로컬 입출력 라인 페어는 일정한 전압 레벨(Level)로 프리 차아지(Pre-charge)된다. 이 상태에서 상기 CSL이 활성화되면 상기 프리차아지된 차아지(charge)는 로컬 입출력 라인 페어 중의 한 라인에서 비트라인 페어 중의 한 비트라인으로 빠져 나가게 된다. 이에 따라, 로컬 입출력 라인 페어를 구성하는 로컬 입출력 라인과 상보(컴플리멘터리) 로컬 입출력 라인 간의 전위 차(difference)는 디벨롭(develop)되고 시간의 경과에 따라 전위 차의 진폭은 점점 커진다.
리드 동작 시 메모리 셀로부터 나온 데이터를 출력퍼버로 인가하는 동작을 수행하는 DRAM의 리드 데이터 패쓰회로에서, 로컬 입출력 라인을 프리차아지 하는 방식을 취하는 경우에, 비트라인 디스터브가 흔히 발생될 수 있으므로, 이를 방지하기 위한 대책이 필요한 실정이다.
따라서, 본 발명의 목적은 로컬 입출력 라인에서의 프리차아지 동작을 배제하여 비트라인 디스터브를 원천적으로 방지할 수 있는 반도체 메모리 장치를 제공함에 있다.
본 발명의 다른 목적은 보다 리드 동작시 비트라인 데이터의 신호레벨들을 로컬 입출력 라인 페어에 보다 빠르게 전달할 수 있는 반도체 메모리 장치의 리드 데이터 패쓰회로를 제공함에 있다.
본 발명의 또 다른 목적은 리드 동작 시 로컬 입출력 라인 페어 중의 하나에서 비트라인 페어 중의 하나로 차아지 전달이 되지 않도록 할 수 있는 반도체 메모리 장치의 리드 데이터 패쓰회로를 제공함에 있다.
본 발명의 또 다른 목적은 리드 동작시 넓은 영역에서의 공통 모드, 미스매치 내구성, 및 고속 동작을 개선하고 로컬 입출력라인 센스앰프의 설계마진을 보다 프리하게 할 수 있는 다이나믹 랜덤 억세스 메모리를 제공함에 있다.
본 발명의 실시예적 일 양상(an aspect)에 따른 반도체 메모리 장치의 리드 데이터 패쓰회로는, 비트라인 센스 앰프와; 로컬 입출력라인 센스앰프와; 상기 비트라인 센스 앰프에 연결된 비트라인 페어와 상기 로컬 입출력라인 센스앰프에 연 결된 로컬 입출력 라인 페어 사이를 컬럼선택신호에 응답하여 동작적으로 서로 연결하는 컬럼 선택부와; 상기 컬럼선택신호가 활성화되기 이전에는 상기 로컬 입출력 라인 페어를 이퀄라이즈하고 상기 컬럼선택신호가 활성화된 후에는 상기 로컬 입출력 라인 페어에 전달된 비트라인 데이터의 신호레벨들을 센싱 및 증폭하여 상기 로컬 입출력라인 센스앰프의 입력으로 제공하는 비트라인 디스터브 방지부를 구비한다.
본 발명의 실시예에서, 상기 비트라인 디스터브 방지부는,
로컬 입출력 라인 이퀄라이징 신호에 응답하여 상기 로컬 입출력 라인 페어의 신호 레벨들을 동일한 레벨로 만들기 위한 이퀄라이징부와; 상기 로컬 입출력 라인 페어에 전달된 비트라인 데이터의 신호레벨들을, 상기 컬럼선택신호의 활성화 후에 인가되는 로컬 입출력 라인 센싱 인에이블 신호에 응답하여 센싱 및 증폭하기 위한 보조 센스앰프부를 구비할 수 있다.
본 발명의 실시예에서, 상기 이퀄라이징부는, 피형 모오스 트랜지스터와 엔형 모오스 트랜지스터로 구성된 트랜스미션 게이트를 구비할 수 있다.
바람직하기로, 상기 보조 센스앰프부는, 비트라인 센스앰프와 동일한 피형 센스앰프와 엔형 센스앰프를 구비할 수 있다.
본 발명의 다른 실시예적 양상에 따른 반도체 메모리 장치는,
하나의 억세스 트랜지스터와 스토리지 커패시터로 이루어진 메모리 셀을 행과 열의 매트릭스 형태로 복수로 가지는 메모리 셀 어레이와;
상기 메모리 셀들이 접속된 비트라인 페어에 연결된 비트라인 센스 앰프와;
글로벌 입출력 라인페어를 통하여 글로벌 입출력라인 센스앰프에 연결된 로컬 입출력라인 센스앰프와;
컬럼선택신호에 응답하여 상기 비트라인 센스 앰프에 연결된 비트라인 페어와 상기 로컬 입출력라인 센스앰프에 연결된 로컬 입출력 라인 페어 사이를 동작적으로 서로 연결하는 컬럼 선택부와;
상기 컬럼선택신호가 활성화되기 이전에 상기 로컬 입출력 라인 페어를 프리차아지 함이 없이 이퀄라이즈하여 상기 로컬 입출력라인 센스앰프의 입력으로 제공하는 비트라인 디스터브 방지부를 구비한다.
본 발명의 실시예에서, 상기 비트라인 디스터브 방지부는,
상기 로컬 입출력 라인 페어에 전달된 비트라인 데이터의 신호레벨들을, 상기 컬럼선택신호의 활성화 후에 인가되는 로컬 입출력 라인 센싱 인에이블 신호에 응답하여 센싱 및 증폭하기 위한 보조 센스앰프부를 더 구비할 수 있다.
바람직하기로, 상기 비트라인 디스터브 방지부는, 피형 모오스 트랜지스터와 엔형 모오스 트랜지스터로 구성된 트랜스미션 게이트를 포함할 수 있다.
또한, 상기 보조 센스앰프부는, 비트라인 센스앰프와 동일하게 구성된 센스앰프를 구비할 수 있다.
본 발명의 또 다른 실시예적 양상에 따라, 반도체 메모리 장치의 리드 데이터 패쓰회로는,
비트라인 센스 앰프와;
로컬 입출력라인 센스앰프와;
상기 비트라인 센스 앰프에 연결된 비트라인 페어와 상기 로컬 입출력라인 센스앰프에 연결된 로컬 입출력 라인 페어 사이를 컬럼선택신호에 응답하여 동작적으로 서로 연결하는 컬럼 선택부와;
로컬 입출력 라인 이퀄라이징 신호를 게이트로 수신하고 소오스가 상기 로컬 입출력 라인 페어 중의 로컬 입출력 라인에 연결되며 드레인이 상기 로컬 입출력 라인 페어 중의 다른 로컬 입출력 라인에 연결되어 상기 컬럼선택신호가 활성화되기 이전에 상기 로컬 입출력 라인 페어상의 전위를 동일한 레벨로 이퀄라이즈 하는 제1 피형 모오스 트랜지스터와, 상기 로컬 입출력 라인 이퀄라이징 신호를 게이트로 수신하고 드레인이 상기 로컬 입출력 라인 페어 중의 로컬 입출력 라인에 연결되며 소오스가 상기 로컬 입출력 라인 페어 중의 다른 로컬 입출력 라인에 연결되어 상기 컬럼선택신호가 활성화되기 이전에 상기 로컬 입출력 라인 페어상의 전위를 동일한 레벨로 이퀄라이즈 하는 제1 엔형 모오스 트랜지스터로 구성된 트랜스미션 게이트를 구비한다.
바람직하기로, 상기 리드 데이터 패쓰회로는,
상기 로컬 입출력라인 센스앰프의 활성화에 응답하여 턴온되는 제2 피형 모오스 트랜지스터와, 상기 제2 피형 모오스 트랜지스터의 드레인에 소오스가 연결되고 드레인이 상기 로컬 입출력 라인 페어 중의 로컬 입출력 라인에 연결되며 게이트가 상기 로컬 입출력 라인 페어 중의 다른 로컬 입출력 라인에 연결된 제3 피형 모오스 트랜지스터와, 상기 제2 피형 모오스 트랜지스터의 드레인에 소오스가 연결되고 드레인이 상기 다른 로컬 입출력 라인에 연결되며 게이트가 상기 로컬 입출력 라인에 연결된 제4 피형 모오스 트랜지스터로 구성된 제1 증폭부와;
상기 로컬 입출력라인 센스앰프의 활성화에 응답하여 턴온되는 제2 엔형 모오스 트랜지스터와, 상기 제2 엔형 모오스 트랜지스터의 드레인에 드레인이 연결되고 소오스가 상기 로컬 입출력 라인 페어 중의 로컬 입출력 라인에 연결되며 게이트가 상기 로컬 입출력 라인 페어 중의 다른 로컬 입출력 라인에 연결된 제3 엔형 모오스 트랜지스터와, 상기 제2 엔형 모오스 트랜지스터의 드레인에 드레인이 연결되고 소오스가 상기 다른 로컬 입출력 라인에 연결되며 게이트가 상기 로컬 입출력 라인에 연결된 제4 엔형 모오스 트랜지스터로 구성된 제2 증폭부를 포함하는,
보조 센스앰프를 더 구비할 수 있다.
상기한 바와 같은 본 발명의 실시예적 구성에 따르면, 리드 동작시 로컬 입출력 라인에서 비트라인으로의 차아지 전달 현상이 발생되지 않아 비트라인 디스터브가 방지된다. 그러므로, 넓은 영역에서의 공통 모드(common mode), 미스매치 내구성, 및 고속 동작이 개선되며, 로컬 입출력라인 센스앰프의 설계마진이 여유롭게 되는 이점이 있다.
이하에서는 본 발명의 실시예에 따라, 리드 동작 시 비트라인 디스터브를 방지할 수 있는 반도체 메모리 장치에 관한 실시예가 첨부된 도면들을 참조로 설명될 것이다.
이하의 실시예에서 많은 특정 상세들이 도면을 따라 예를 들어 설명되고 있지만, 이는 본 분야의 통상의 지식을 가진 자에게 본 발명의 보다 철저한 이해를 돕기 위한 의도 이외에는 다른 의도 없이 설명되었음을 주목(note)하여야 한다. 그렇지만, 본 발명이 이들 특정한 상세들 없이도 실시될 수 있을 것임은 본 분야의 숙련된 자들에 의해 이해될 수 있을 것이다. 공지의 반도체 제조 공정 및 다이나믹 랜덤 억세스 메모리의 기본적 데이터 억세스 동작 및 그와 관련된 통상적 내부 회로들은 본 발명을 모호하지 않도록 하기 위해 상세히 설명되지 않는다.
후술되는 본 발명의 실시예와의 보다 철저한 구별을 위한 의도만으로서, 도 2를 통하여 컨벤셔날 기술이 간략히 설명될 것이다.
도 2는 컨벤셔날 기술에 따른 로컬 입출력라인 프리차아지를 갖는 리드 데이터 패쓰회로이다.
도 2에서, 메모리 셀 어레이(11), 비트라인 센스앰프(13), 컬럼 선택부(15), 로컬 입출력 라인 프리차아지 및 이퀄라이징부(17), 로컬 입출력라인 센스앰프(19), 글로벌 입출력라인 센스앰프(21), 및 출력버퍼(23)는 DRAM의 리드 데이터 패쓰회로에 포함된다.
상기 메모리 셀 어레이(11)내에서 메모리 셀은 하나의 억세스 트랜지스터(AT)와 하나의 스토리지 커패시터(SC)로 구성된다. 워드라인들(WL1,WL2)은 상기 메모리 셀의 억세스 트랜지스터(AT)의 게이트와 연결되고, 비트라인(BL)과 상보(컴플리멘타리)비트라인(BLB)으로 구성된 비트라인 페어는 상기 억세스 트랜지스 터(AT)의 드레인/소오스에 연결된다. 상기 비트라인 센스 앰프(13)는 상기 비트라인 페어에 연결되어 리드동작 시 메모리 셀 어레이(11)내의 선택된 메모리 셀에 저장된 데이터가 상기 비트라인 페어에 전위차로서 나타나면 이를 센싱 및 증폭한다.
컬럼 선택부(15)는 컬럼선택신호(CSL)에 응답하여 비트라인 페어(BL,BLB)와 상기 로컬 입출력라인 센스앰프(19)에 연결된 로컬 입출력 라인 페어(LIO,LIOB) 사이를 동작적으로 서로 연결한다. 이에 따라, 리드동작 시 비트라인 페어(BL,BLB)에 센싱 및 증폭된 데이터는 상기 로컬 입출력 라인 페어(LIO,LIOB)로 전달된다.
상기 컬럼선택신호(CSL)가 활성화되기 이전에, 상기 로컬 입출력 라인 프리차아지 및 이퀄라이징부(17)는 내부전원전압(AV)의 레벨로 상기 로컬 입출력 라인 페어(LIO,LIOB)를 프리차아지 하고 이퀄라이즈 한다. 이에 따라, 로컬 입출력 라인 페어(LIO,LIOB)는 리드동작 이전에는 일정 전압의 레벨로 프리차아지되어 있는 상태를 유지한다. 상기 로컬 입출력 라인 프리차아지 및 이퀄라이징부(17)내에서, 피형 트랜지스터들(PM1,PM2)과 엔형 트랜지스터들(NM1.NM2)는 프리차아지 동작에 관련된 트랜지스터들이고, 피형 트랜지스터(PM3)는 이퀄라이즈 동작에 관련된 트랜지스터이다.
리드동작 시 상기 로컬 입출력라인 센스앰프(19)는 상기 로컬 입출력 라인 페어(LIO,LIOB)에 전달된 상기 메모리 셀의 데이터를 센싱 및 증폭하여 글로벌 입출력 라인(GIO,GIOB)에 출력한다. 글로벌 입출력라인 센스앰프(21)는 상기 글로벌 입출력 라인(GIO,GIOB)에 전달된 상기 메모리 셀의 데이터를 최종적으로 센싱 및 증폭하여 출력버퍼(23)로 인가한다.
도 2에서와 같은 DRAM의 리드 데이터 패쓰회로의 경우에, 로컬 입출력 라인 프리차아지 및 이퀄라이징부(17)의 프리차아지 동작에 기인하여 비트라인 디스터브가 일어나게 되는 문제가 있다.
예를 들어, 메모리 셀에 차아지가 저장되어 있지 않은 상태를 데이터 "0"이라고 하고 차아지가 저장된 상태를 데이터"1"이라 하고, 선택된 메모리 셀의 데이터가 "0" 인 경우라고 하면, 상기 비트라인 페어중 비트라인(BL)의 전위는 상보 비트라인(BLB)의 전위보다 낮은 상태로 상기 비트라인 센스앰프(13)에 의해 센싱 및 증폭된 후 상기 컬럼선택부(15)의 컬럼 선택 트랜지스터(Q2)를 통해 상기 로컬 입출력 라인 페어중 로컬 입출력 라인(LIO)에 전달된다. 상기 컬럼선택신호(CSL)가 활성화되고 상기 로컬 입출력라인 센스앰프(19)가 동작을 시작하는 센싱 초기에는 상기 비트라인 페어(BL,BLB)간의 전위차가 충분하지 않기 때문에, 상기 로컬 입출력 라인(LIO)에 프리 차아지(Pre-charge)된 차아지(charge)가 상기 컬럼선택 트랜지스터(Q2)를 통해 상기 비트라인(BL)의 전위를 상승시킨다. 비트라인(BL)의 전위가 상승되면 결과적으로 상기 비트라인 페어(BL,BLB)간의 전위 차 진폭이 작아지게 된다. 이러한 현상을 우리는 비트라인 교란(Bit Line Disturbance)이라고 한다.
이와 같이, 로컬 입출력 라인 페어중의 한 라인에서 비트라인 페어중 전위가 낮은 비트라인으로 프리 차아지된 차아지가 전달되는 비트라인 디스터브 현상은 센싱 초기에 BLSA의 미스매치(mismatch)가 발생하였을 경우에 리버스 센싱(reverse sensing)을 유발될 수 있다.
위와 같은 비트라인 디스터브를 완화하기 위해 로컬 입출력 라인 페어의 프 리차아지 레벨(Pre-charge Level)을 낮게 유지하려는 몇몇 시도가 있어왔다.
한편, 도 2의 회로구조에서는 PMOS 프리 차아지 트랜지스터들(PM1,PM2)과 NMOS 프리차아지 트랜지스터들(NM1,NM2)중 하나를 선택적으로 채용할 수도 있다. 선택적 채용의 경우에 상기 PMOS 프리차아지 트랜지스터들(PM1,PM2)을 선택하면, 상대적으로 로컬 입출력 라인 페어의 프리 차아지 전위가 보다 높게 유지되기 때문에 NMOS 프리차아지 트랜지스터들(NM1,NM2)을 선택하는 경우에 비해, 비트라인 디스터브에 더 취약하게 된다.
비트라인 디스터브에 보다 더 강한 내성을 보장하기 위해 NMOS 프리차아지 트랜지스터들(NM1,NM2)을 선택하는 경우에는, 상대적으로 데이터가 실린(get loaded) 후의 로컬 입출력라인 페어간의 전위 차가 작아지면서 글로벌 입출력라인 페어에 전달되는 데이터가 미스매치(mismatch)에 취약해진다. 이를 개선하고자 도 2에서 보여지는 바와 같이 LSA(19)를 채용할 수도 있지만, PMOS 프리 차아지와 NMOS 프리 차아지의 선택은 비트라인 디스터브와 리드 스피드(Read speed) 사이에서의 트레이드 오프(trade off)관계를 갖게 한다. 그러나 만약, NMOS 프리 차아지를 사용하더라도, 프리 차아지라는 본질 상 로컬 입출력 라인에서 비트라인으로 흘러들어가는 차아지 자체를 방지하기 어렵기 때문에, 필연적으로 비트라인 디스터브는 발생됨을 알 수 있다.
본 발명의 실시예의 경우에는 이러한 프리차아지 방식을 아예 배제하고, 프리차아지 방식을 사용함이 없이 도 3과 같이 이퀄라이즈 동작을 기본적으로 채용하는 새로운 스키마를 마련하였다.
먼저, 도 3은 본 발명의 실시예에 따른 디스터브 방지부를 갖는 리드 데이터 패쓰회로도 이고, 도 4는 도 3의 리드 데이터 패쓰 회로의 상세회로도이다.
또한, 도 5는 도 3의 디스터브 방지부가 위치된 반도체 메모리 장치의 컨정션 영역을 보여주며, 도 6은 도 3중 로컬 입출력라인 센스앰프의 일 구현예를 보여주는 도면이다.
그리고, 도 7 및 도 8은 도 4의 회로를 채용한 경우를 보여주는 비교 시뮬레이션 파형도들이다.
도 3을 참조하면, 비트라인 센스 앰프(13)와, 로컬 입출력라인 센스앰프(19)와, 컬럼 선택부(15:Q1,Q2)와, 비트라인 디스터브 방지부(18)를 포함하는 리드 데이터 패쓰회로의 연결구성이 보여진다.
상기 컬럼 선택부를 구성하는 컬럼선택 트랜지스터들(Q1,Q2)은, 상기 비트라인 센스앰프(13)에 연결된 비트라인 페어(BL,BLB)와 상기 로컬 입출력라인 센스앰프(19)에 연결된 로컬 입출력 라인 페어(LIO,LIOB) 사이를 컬럼선택신호(CSL)에 응답하여 동작적으로 서로 연결하는 역할을 한다.
제1,2 증폭부(18a,18c) 및 등화부(18b)를 포함하는 상기 디스터브 방지부(18)는 상기 컬럼선택신호(CSL)가 활성화되기 이전에는 상기 로컬 입출력 라인 페어(LIO,LIOB)를 이퀄라이즈하고 상기 컬럼선택신호(CSL)가 활성화된 후에는 상기 로컬 입출력 라인 페어(LIO,LIOB)에 전달된 비트라인 데이터의 신호레벨들을 센싱 및 증폭하여 상기 로컬 입출력라인 센스앰프(19)의 입력(L11,L13)으로 제공한다.
도 3의 리드 데이터 패쓰 회로의 상세회로를 보여주는 도 4를 참조하면, 상 기 디스터브 방지부(18)내의 제1,2 증폭부(18a,18c) 및 등화부(18b)의 구체가 보여진다.
상기 등화부(18b)는 도 4에서, 로컬 입출력 라인 이퀄라이징 신호(PLIOEQ)를 게이트로 수신하고 소오스가 상기 로컬 입출력 라인 페어 중의 로컬 입출력 라인(LIOB)에 연결되며 드레인이 상기 로컬 입출력 라인 페어 중의 다른 로컬 입출력 라인(LIO)에 연결되어 상기 컬럼선택신호(CSL)가 활성화되기 이전에 상기 로컬 입출력 라인 페어상의 전위를 동일한 레벨로 이퀄라이즈 하는 제1 피형 모오스 트랜지스터(PM4)와, 상기 로컬 입출력 라인 이퀄라이징 신호(PLIOEQ)를 게이트로 수신하고 드레인이 상기 로컬 입출력 라인 페어 중의 로컬 입출력 라인(LIOB)에 연결되며 소오스가 상기 로컬 입출력 라인 페어 중의 다른 로컬 입출력 라인(LIO)에 연결되어 상기 컬럼선택신호(CSL)가 활성화되기 이전에 상기 로컬 입출력 라인 페어상의 전위를 동일한 레벨로 이퀄라이즈 하는 제1 엔형 모오스 트랜지스터(NM4)로 구성된다.
상기 제1 피형 및 엔형 모오스 트랜지스터들(PM4,NM4)은 트랜스미션 게이트를 구성한다.
한편, 상기 보조 센스앰프를 구성하는 상기 제1,2 증폭부(18a,18c)중에서, 상기 제1 증폭부(18a)는,
상기 로컬 입출력라인 센스앰프의 활성화에 응답하여 턴온되는 제2 피형 모오스 트랜지스터(PM1)와, 상기 제2 피형 모오스 트랜지스터(PM1)의 드레인에 소오스가 연결되고 드레인이 상기 로컬 입출력 라인 페어 중의 로컬 입출력 라인(LIOB) 에 연결되며 게이트가 상기 로컬 입출력 라인 페어 중의 다른 로컬 입출력 라인(LIO)에 연결된 제3 피형 모오스 트랜지스터(PM2)와, 상기 제2 피형 모오스 트랜지스터(PM2)의 드레인에 소오스가 연결되고 드레인이 상기 다른 로컬 입출력 라인(LIOB)에 연결되며 게이트가 상기 로컬 입출력 라인(LIO)에 연결된 제4 피형 모오스 트랜지스터(PM3)로 구성된다.
또한, 상기 제2 증폭부(18c)는,
상기 로컬 입출력라인 센스앰프의 활성화에 응답하여 턴온되는 제2 엔형 모오스 트랜지스터(NM3)와, 상기 제2 엔형 모오스 트랜지스터의 드레인에 드레인이 연결되고 소오스가 상기 로컬 입출력 라인 페어 중의 로컬 입출력 라인(LIOB)에 연결되며 게이트가 상기 로컬 입출력 라인 페어 중의 다른 로컬 입출력 라인(LIO)에 연결된 제3 엔형 모오스 트랜지스터(NM1)와, 상기 제2 엔형 모오스 트랜지스터의 드레인에 드레인이 연결되고 소오스가 상기 다른 로컬 입출력 라인(LIO)에 연결되며 게이트가 상기 로컬 입출력 라인(LIOB)에 연결된 제4 엔형 모오스 트랜지스터(NM2)로 구성된다.
도 4의 회로 구조는, 도 2에서 채용하는 LIO 프리차아지와는 달리, LIO 이퀄라이제이션(Equalization) 및 비트라인 센스앰프 타입(Bit Line Sense Amplifier type)의 보조 센스앰프를 로컬 입출력라인 페어사이에 채용한 형태를 취함을 알 수 있다. 이와 같이 LIO 프리차아지를 하지 않으면, 초기 센싱동작 시 로컬 입출력 라인 페어 중의 한 라인에서 비트라인 페어 중의 낮은 전위를 갖는 비트라인으로 프리 차아지된 차아지(charge)가 흘러드는 현상이 원천적으로 방지되어, 비트라인 디 스터브가 방지된다. 따라서 본 구조를 사용할 때, LIO 프리차아지 회로에 비해 약 30% 이상의 비트라인 디스터브 현상을 개선할 수 있게 된다.
도 4에서, 상기 보조 센스앰프를 구성하는 상기 제1,2 증폭부(18a,18c)는 도 5에서 보여지는 컨졍션 (conjunction) 영역(AR1,AR3)내에 제조되어, 부족한 진폭을 보충하기 위해 채용된다. 여기서, 상기 제1,2 증폭부(18a,18c)는 비트라인 타입 센스 앰프(Sense-Amplifier)를 구성하는 피형 센스앰프(PSA)와 엔형 센스앰프(NSA)와 동일한 형태로 구성될 수 있다.
결국, 도 4에서 제1 피형 및 엔형 모오스 트랜지스터들(PM4,NM4)로 이루어진 트랜스미션 게이트를 채용하는 이퀄라이징부(18b)는, 넓은 영역의 코먼 모드(Common mode)를 확보함과 동시에 반도체의 특성상 발생할 수 밖에 없는 미스매치(mismatch)에 대한 내구성 향상 및 센싱 속도 증진에 기여한다.
또한, BLSA 타입의 상기 제1,2 증폭부(18a,18c)는, 비트라인 페어에 비해 상대적으로 로딩(loading)이 큰 로컬 입출력라인 페어에 로컬 입출력 라인 이퀄라이징 신호(PLIOEQ)를 사용하여 비트라인 데이터를 전달할 경우 전위차 진폭이 줄어들기 때문에, 이를 방지하기 위해 채용된다. 여기서, 보조 센스앰프를 BLSA 타입으로 구성한 이유는, BLSA 타입의 센스앰프가 전류 소모를 적게 하면서도 높은 게인(gain)을 얻을 수 있는 래치타입(Latch type)의 증폭기의 역할을 충실히 행하기 때문이다.
구체적으로, 로컬 입출력 라인 이퀄라이징 신호(PLIOEQ)는 상기 컬럼선택신호(CSL)이 활성화되기 전에 하이레벨로 인가되는 신호이다. 상기 신호(PLIOEQ)가 활성화되면 트랜스미션 게이트(PM4,NM4)가 턴온되어 로컬 입출력라인 페어(LIO,LIOB)간의 전위레벨은 동일하게 된다. 여기서, 인버터(IN1)는 상기 로컬 입출력 라인 이퀄라이징 신호(PLIOEQ)의 논리 레벨을 반전하는 기능을 한다. 상기 전위레벨이 동일하게 될 경우에 그 전위 레벨은 내부전원전압의 하프 레벨정도를 유지하게 된다. 즉, 내부전원전압이 1.2V인 경우에 0.6V 정도로 된다. 상기 컬럼선택신호(CSL)가 활성화되면 상기 로컬 입출력 라인 이퀄라이징 신호(PLIOEQ)는 로우레벨로 비활성화되어, 상기 트랜스미션 게이트(PM4,NM4)는 턴오프된다.
상기 컬럼선택신호(CSL)가 활성화되고, 로컬 입출력라인 센스앰프(19)가 센싱동작을 시작하기 위해 센스앰프 인에이블 신호(PLSAE)를 받을 때에, 상기 BLSA 타입의 상기 제1,2 증폭부(18a,18c)는 하이 레벨로서 인가되는 보조 센스앰프 인에이블 신호(PLSAEF)를 받아 센싱 및 증폭동작을 하기 시작한다. 여기서, 인버터(INV2)는 보조 센스앰프 인에이블 신호(PLSAEF)의 논리 레벨을 반전하기 위해 채용되었다. 상기 제1,2 증폭부(18a,18c)의 동작은 비트라인 센스앰프의 동작과 실질적으로 같다.
도 5는 도 3의 디스터브 방지부(18)가 위치된 반도체 메모리 장치의 컨정션 영역을 보여준다. 도 5에서 메모리 셀 어레이의 주위에는 서브워드라인 드라이버들(SWD:AR4)과 비트라인 센스앰프들(S/A:AR2)이 배치되며, 컨졍션 영역들(AR1,AR3)은 상기 서브워드라인 드라이버(SWD:AR4)와 비트라인 센스앰프(S/A:AR2)가 교차하는 지점에 배치된다. 상기 컨졍션 영역들(AR1,AR3)에는 비트라인 센스앰프를 구동하기 위한 드라이버들이 배치될 수 있다. 본 발명의 실시예에서는 컨졍션 영역 들(AR1,AR3)에 상기 디스터브 방지부(18)를 설계하기 때문에 레이아웃 마진이 충분하다.
도 3중 로컬 입출력라인 센스앰프(19)의 일 구현예를 보여주는 도 6을 참조하면, 엔형 모오스 트랜지스터들(201-205)을 포함한다. 도 6에서 인가되는 신호 PLSAE는 센스앰프 인에이블 신호로서, 하이 레벨이 인가될 때 활성화되어 로컬 입출력라인 페어(LIO,LIOB)에 나타나는 데이터가 센싱 및 증폭되어 글로벌 입출력라인 페어(GIO,GIOB)로 인가된다. 도 6에서 보여지는 로컬 입출력라인 센스앰프 활성화 신호(PLSAE)와 도 4에서 보여지는 보조 센스앰프 인에이블 신호(PLSAEF)의 타이밍과 신호 논리레벨은 실질적으로 동일하다.
도 7 및 도 8을 참조하면, 도 4의 회로를 채용한 경우를 보여주는 비교 시뮬레이션 파형도들이 보여진다.
먼저, 도 7의 경우에는 메모리 셀을 구성하는 스토리지 커패시터(SC)의 커패시턴스가 25 팸토 패럿(fF)인 경우이다. 이 경우에 외부전원전압은 1.25V이고, 내부 전원전압은 1.15V이고, 더블 데이터 레이트(DDR)의 클럭주파수는 2133 MHz이다. 도면에서 가로축은 타임(나노초)이고, 세로축은 전압(V)을 가리킨다.
도 7에서, 가장 상부의 그래프는 비트라인 페어 간의 전위 디벨롭을 나타내고, 중간의 그래프는 로컬 입출력라인 페어 간의 전위 디벨롭을 가리키며, 맨 하단의 그래프는 글로벌 입출력라인 페어 간의 전위 디벨롭을 나타낸다. 중간의 그래프와 맨 하부의 그래프에서 6개의 연속 파형이 보여지는 것은 버스트 리드동작을 취함을 의미한다.
본 발명의 실시 예의 효과를 가리키는 그래프 부호는 NEW로서 표기된다. 또한, NPRE는 프리차아지 방식을 갖는 컨벤셔날 기술의 경우를 보여주고, PPRE는 프리차아지 방식을 갖는 통상적인 기술의 경우를 보여준다.
도 7의 가장 상부의 NEW에서 보여지는 바와 같이, 프리 차아지를 배제한 새로운 방식에 의해 260mV 전위 차를 갖는 진폭이 얻어진 것은, 200mV의 전위 차를 갖는 진폭을 얻는 컨벤셔날 기술에 비해 주목할 만한 효과가 있음을 보여준다.
유사하게 도 8의 경우에는 메모리 셀을 구성하는 스토리지 커패시터(SC)의 커패시턴스가 17 팸토 패럿(fF)인 경우이다. 이 경우에 도 7의 경우와 동일하게 외부전원전압은 1.25V이고, 내부 전원전압은 1.15V이고, 더블 데이터 레이트(DDR)의 클럭주파수는 2133 MHz이다. 도면에서 가로축은 타임(나노초)이고, 세로축은 전압(V)을 가리킨다.
도 8에서도, 가장 상부의 그래프는 비트라인 페어 간의 전위 디벨롭을 나타내고, 중간의 그래프는 로컬 입출력라인 페어 간의 전위 디벨롭을 가리키며, 맨 하단의 그래프는 글로벌 입출력라인 페어 간의 전위 디벨롭을 나타낸다. 중간의 그래프와 맨 하부의 그래프에서 6개의 연속 파형이 보여지는 것은 버스트 리드동작을 취함을 의미한다.
본 발명의 실시 예의 효과를 가리키는 그래프 부호는 NEW로서 표기된다. 또한, NPRE는 프리차아지 방식을 갖는 컨벤셔날 기술의 경우를 보여주고, PPRE는 프리차아지 방식을 갖는 통상적인 기술의 경우를 보여준다.
도 8의 가장 상부의 NEW에서 보여지는 바와 같이, 190mV 전위 차를 갖는 진 폭이 얻어진 것은, 130mV의 전위 차를 갖는 진폭을 얻는 컨벤셔날 기술에 비해 주목할 만한 효과가 있음을 보여준다.
도 7 및 도 8에서 보여지는 바와 같이, 동일한 CSL 인에이블 타임(enable time)일 때 비트라인 디스터브를 보다 효율적으로 차단하는 것을 확인할 수 있다. 또한, 비트라인 디스터브 현상이 보다 자주 발생되는 작은 용량의 메모리 셀 커패시턴스의 경우에도 비교적 우수하게 디스터브를 방지함을 알 수 있다.
컨정션 영역에 보조 센스앰프를 더 설치하는 경우에도 전체 전류 소모량은 프리 차아지를 수행하는 컨벤셔날 구조에 비해 그다지 크지 않았다. 그리고 오히려 LIO - LIOB의 커몬 모드(common mode)가 상대적으로 낮아짐으로서 로컬 입출력라인 센스앰프의 게인은 더 커지고, 전류 소모량은 줄어드는 것이 확인되었다.
본 발명의 실시예에서는 로컬 입출력라인에서 비트라인으로 흘러드는 차아지가 차단되어지는 구조를 가지므로, 비트라인 디스터브가 효과적으로 방지되고, DRAM 전체의 리드 성능 및 리드 속도가 증가된다. 또한 본 실시예에서는 프리 차아지를 위해 사용되던 트랜지스터를 보조 센스앰프용으로 활용할 수 있기 때문에 코어-컨졍선(CORE - Conjunction)의 레이아웃에 큰 영향을 주지 않는 장점이 있다.
상기한 설명에서는 본 발명의 실시예들을 위주로 도면을 따라 예를 들어 설명하였지만, 본 발명의 기술적 사상의 범위 내에서 본 발명을 다양하게 변형 또는 변경할 수 있음은 본 발명이 속하는 분야의 당업자에게는 명백한 것이다. 예를 들어, 사안이 다른 경우에 본 발명의 기술적 사상을 벗어남이 없이 이퀄라이징부와 보조 센스앰프부의 내부적 연결 구성을 다르게 할 수 있을 것이다.
또한, DRAM에서의 경우를 예로 들었으나, 의사(Pseudo) SRAM 등과 같은 타의 휘발성 메모리 등에서도 본 발명의 기술적 사상이 확장적으로 적용가능할 것이다.
도 1은 통상적인 데이터 처리 시스템의 구성블록도
도 2는 종래기술에 따른 로컬입출력라인 프리차아지를 갖는 리드 데이터 패쓰회로도
도 3은 본 발명의 실시예에 따른 디스터브 방지부를 갖는 리드 데이터 패쓰회로도
도 4는 도 3의 리드 데이터 패쓰 회로의 상세회로도
도 5는 도 3의 디스터브 방지부가 위치된 반도체 메모리 장치의 컨정션 영역을 보여주는 도면
도 6은 도 3중 로컬 입출력라인 센스앰프의 일 구현예를 보여주는 도면
도 7 및 도 8은 도 4의 회로를 채용한 경우를 보여주는 비교 시뮬레이션 파형도들

Claims (10)

  1. 비트라인 센스 앰프와;
    로컬 입출력라인 센스앰프와;
    상기 비트라인 센스 앰프에 연결된 비트라인 페어와 상기 로컬 입출력라인 센스앰프에 연결된 로컬 입출력 라인 페어 사이를 컬럼선택신호에 응답하여 동작적으로 서로 연결하는 컬럼 선택부와;
    상기 컬럼선택신호가 활성화되기 이전에는 상기 로컬 입출력 라인 페어를 이퀄라이즈하고 상기 컬럼선택신호가 활성화된 후에는 상기 로컬 입출력 라인 페어에 전달된 비트라인 데이터의 신호레벨들을 센싱 및 증폭하여 상기 로컬 입출력라인 센스앰프의 입력으로 제공하는 비트라인 디스터브 방지부를 구비함을 특징으로 하는 반도체 메모리 장치의 리드 데이터 패쓰회로.
  2. 제1항에 있어서, 상기 비트라인 디스터브 방지부는
    로컬 입출력 라인 이퀄라이징 신호에 응답하여 상기 로컬 입출력 라인 페어의 신호 레벨들을 동일한 레벨로 만들기 위한 이퀄라이징부와;
    상기 로컬 입출력 라인 페어에 전달된 비트라인 데이터의 신호레벨들을, 상기 컬럼선택신호의 활성화 후에 인가되는 로컬 입출력 라인 센싱 인에이블 신호에 응답하여 센싱 및 증폭하기 위한 보조 센스앰프부를 구비함을 특징으로 하는 반도 체 메모리 장치의 리드 데이터 패쓰회로.
  3. 제2항에 있어서, 상기 이퀄라이징부는, 피형 모오스 트랜지스터와 엔형 모오스 트랜지스터로 구성된 트랜스미션 게이트를 구비함을 특징으로 하는 반도체 메모리 장치의 리드 데이터 패쓰회로.
  4. 제3항에 있어서, 상기 보조 센스앰프부는, 비트라인 센스앰프와 동일한 피형 센스앰프와 엔형 센스앰프를 구비함을 특징으로 하는 반도체 메모리 장치의 리드 데이터 패쓰회로.
  5. 하나의 억세스 트랜지스터와 스토리지 커패시터로 이루어진 메모리 셀을 행과 열의 매트릭스 형태로 복수로 가지는 메모리 셀 어레이와;
    상기 메모리 셀들이 접속된 비트라인 페어에 연결된 비트라인 센스 앰프와;
    글로벌 입출력 라인페어를 통하여 글로벌 입출력라인 센스앰프에 연결된 로컬 입출력라인 센스앰프와;
    컬럼선택신호에 응답하여 상기 비트라인 센스 앰프에 연결된 비트라인 페어와 상기 로컬 입출력라인 센스앰프에 연결된 로컬 입출력 라인 페어 사이를 동작적 으로 서로 연결하는 컬럼 선택부와;
    상기 컬럼선택신호가 활성화되기 이전에 상기 로컬 입출력 라인 페어를 프리차아지 함이 없이 이퀄라이즈하여 상기 로컬 입출력라인 센스앰프의 입력으로 제공하는 비트라인 디스터브 방지부를 구비함을 특징으로 하는 반도체 메모리 장치.
  6. 제5항에 있어서, 상기 비트라인 디스터브 방지부는,
    상기 로컬 입출력 라인 페어에 전달된 비트라인 데이터의 신호레벨들을, 상기 컬럼선택신호의 활성화 후에 인가되는 로컬 입출력 라인 센싱 인에이블 신호에 응답하여 센싱 및 증폭하기 위한 보조 센스앰프부를 더 구비함을 특징으로 하는 반도체 메모리 장치.
  7. 제6항에 있어서, 상기 비트라인 디스터브 방지부는, 피형 모오스 트랜지스터와 엔형 모오스 트랜지스터로 구성된 트랜스미션 게이트를 포함함을 특징으로 하는 반도체 메모리 장치.
  8. 제6항에 있어서, 상기 보조 센스앰프부는, 비트라인 센스앰프와 동일하게 구성된 센스앰프를 구비함을 특징으로 하는 반도체 메모리 장치.
  9. 비트라인 센스 앰프와;
    로컬 입출력라인 센스앰프와;
    상기 비트라인 센스 앰프에 연결된 비트라인 페어와 상기 로컬 입출력라인 센스앰프에 연결된 로컬 입출력 라인 페어 사이를 컬럼선택신호에 응답하여 동작적으로 서로 연결하는 컬럼 선택부와;
    로컬 입출력 라인 이퀄라이징 신호를 게이트로 수신하고 소오스가 상기 로컬 입출력 라인 페어 중의 로컬 입출력 라인에 연결되며 드레인이 상기 로컬 입출력 라인 페어 중의 다른 로컬 입출력 라인에 연결되어 상기 컬럼선택신호가 활성화되기 이전에 상기 로컬 입출력 라인 페어상의 전위를 동일한 레벨로 이퀄라이즈 하는 제1 피형 모오스 트랜지스터와, 상기 로컬 입출력 라인 이퀄라이징 신호를 게이트로 수신하고 드레인이 상기 로컬 입출력 라인 페어 중의 로컬 입출력 라인에 연결되며 소오스가 상기 로컬 입출력 라인 페어 중의 다른 로컬 입출력 라인에 연결되어 상기 컬럼선택신호가 활성화되기 이전에 상기 로컬 입출력 라인 페어상의 전위를 동일한 레벨로 이퀄라이즈 하는 제1 엔형 모오스 트랜지스터로 구성된 트랜스미션 게이트를 구비함을 특징으로 하는 반도체 메모리 장치의 리드 데이터 패쓰회로.
  10. 제9항에 있어서,
    상기 로컬 입출력라인 센스앰프의 활성화에 응답하여 턴온되는 제2 피형 모오스 트랜지스터와, 상기 제2 피형 모오스 트랜지스터의 드레인에 소오스가 연결되고 드레인이 상기 로컬 입출력 라인 페어 중의 로컬 입출력 라인에 연결되며 게이트가 상기 로컬 입출력 라인 페어 중의 다른 로컬 입출력 라인에 연결된 제3 피형 모오스 트랜지스터와, 상기 제2 피형 모오스 트랜지스터의 드레인에 소오스가 연결되고 드레인이 상기 다른 로컬 입출력 라인에 연결되며 게이트가 상기 로컬 입출력 라인에 연결된 제4 피형 모오스 트랜지스터로 구성된 제1 증폭부와;
    상기 로컬 입출력라인 센스앰프의 활성화에 응답하여 턴온되는 제2 엔형 모오스 트랜지스터와, 상기 제2 엔형 모오스 트랜지스터의 드레인에 드레인이 연결되고 소오스가 상기 로컬 입출력 라인 페어 중의 로컬 입출력 라인에 연결되며 게이트가 상기 로컬 입출력 라인 페어 중의 다른 로컬 입출력 라인에 연결된 제3 엔형 모오스 트랜지스터와, 상기 제2 엔형 모오스 트랜지스터의 드레인에 드레인이 연결되고 소오스가 상기 다른 로컬 입출력 라인에 연결되며 게이트가 상기 로컬 입출력 라인에 연결된 제4 엔형 모오스 트랜지스터로 구성된 제2 증폭부를 포함하는,
    보조 센스앰프를 더 구비함을 특징으로 하는 반도체 메모리 장치의 리드 데이터 패쓰회로.
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