KR102381341B1 - 반도체 메모리 장치에서의 비트라인 센스 앰프의 레이아웃 구조 - Google Patents

반도체 메모리 장치에서의 비트라인 센스 앰프의 레이아웃 구조 Download PDF

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Abstract

본 개시의 기술적 사상에 따른 반도체 메모리 장치에서의 비트라인 센스 앰프의 레이아웃 구조는, 제1 비트라인 및 제1 상보 비트라인과 연결되고, 제1 제어라인 및 제2 제어라인을 통해 제어되는 제1 비트라인 센스 앰프가 배치되고, 상기 제1 제어라인은, 상기 제1 비트라인 센스 앰프의 제1 노드와 연결되고, 상기 제2 제어라인은, 상기 제1 비트라인 센스 앰프의 제2 노드와 연결되며, 상기 제1 비트라인 센스 앰프는 상기 제1 노드에 대응하는 제1 액티브 영역 및 상기 제2 노드에 대응하는 제2 액티브 영역 중 어느 하나를 공유하는 적어도 하나의 트랜지스터 쌍을 포함하도록 배치된 것을 특징으로 한다.

Description

반도체 메모리 장치에서의 비트라인 센스 앰프의 레이아웃 구조{A LAYOUT STRUCTURE OF BIT-LINE SENSE AMPLIFIER IN SEMICONDUCTOR MEMORY DEVICE}
본 개시의 기술적 사상은 반도체 메모리 장치에 관한 것으로서, 구체적으로는 센싱 및 증폭 동작시에 노이즈를 감소시켜 센싱 마진을 향상시키기 위한 비트라인 센스 앰프의 레이아웃 구조에 관한 것이다.
반도체 메모리 장치들 중 DRAM (Dynamic Random Access Memory)은 메모리 셀의 셀 커패시터에 저장된 전하에 의하여 데이터를 기록하는 방식으로 동작한다. 메모리 셀들은 비트라인(BL)과 상보 비트라인(BLB)에 연결된다. DRAM에서, 읽기 동작 또는 리프레쉬 동작이 수행되는 경우, 비트라인 센스 앰프(Bit-line sense amplifier)는 비트라인과 상보 비트라인의 전압차를 증폭한다. 한편, 실제 공정 기술의 한계로 인하여, 설계된 비트라인 센스 앰프의 레이아웃의 구조에서 센싱 및 증폭 동작시에 노이즈가 발생하여, 넓은 센싱 마진을 확보하지 못하고, 더 나아가, 전체적인 반도체 메모리 장치의 성능을 저하시키는 문제가 발생한다. 이에 따라, 비트라인 센스 앰프의 레이아웃의 구조를 다르게 하여, 센싱 및 증폭 동작시에 발생하는 노이즈를 줄이기 위한 연구가 진행되고 있는 실정이다.
본 개시의 기술적 사상이 해결하려는 과제는 비트라인 센스 앰프의 센싱 및 증폭 동작시에 발생하는 노이즈의 원인을 제거하기 위한 비트라인 센스 앰프의 트랜지스터들에 대한 배치를 통해 센싱 마진을 향상시키는 비트라인 센스 앰프의 레이아웃 구조를 제공하는 데에 있다.
상기와 같은 목적을 달성하기 위하여, 본 개시의 기술적 사상의 일측면에 따른 반도체 메모리 장치에서의 비트라인 센스 앰프의 레이아웃 구조는, 제1 비트라인 및 제1 상보 비트라인과 연결되고, 제1 제어라인 및 제2 제어라인을 통해 제어되는 제1 비트라인 센스 앰프가 배치되고, 상기 제1 제어라인은, 상기 제1 비트라인 센스 앰프의 제1 노드와 연결되고, 상기 제2 제어라인은, 상기 제1 비트라인 센스 앰프의 제2 노드와 연결되며, 상기 제1 비트라인 센스 앰프는 상기 제1 노드에 대응하는 제1 액티브 영역 및 상기 제2 노드에 대응하는 제2 액티브 영역 중 어느 하나를 공유하는 적어도 하나의 트랜지스터 쌍을 포함하도록 배치된 것을 특징으로 한다.
본 개시의 기술적 사상의 일측면에 따른 반도체 메모리 장치에서의 비트라인 센스 앰프의 레이아웃 구조는, 비트라인 및 상보 비트라인과 연결되고, 제1 제어라인 및 제2 제어라인을 통해 제어되는 비트라인 센스 앰프가 배치되고, 상기 비트라인 센스 앰프는, 상기 제1 제어라인과 연결된 제1 노드에 대응하는 제1 액티브 영역을 공유하는 제1 트랜지스터 및 제2 트랜지스터를 포함하도록 배치된 것을 특징으로 한다.
본 개시의 기술적 사상의 일측면에 따른 복수의 워드라인들과 복수의 비트라인들 사이에 연결된 메모리 셀들에 대한 메모리 동작을 위한 신호 증폭 동작을 수행하는 비트라인 센스 앰프의 레이아웃 구조는, 제1 비트라인 및 제1 상보 비트라인과 연결되고, 제1 제어라인 및 제2 제어라인을 통해 제어되며, 제1 트랜지스터, 제2 트랜지스터 및 상기 제1 제어라인과 연결된 제1 노드에 대응하는 제1 액티브 영역을 포함하는 제1 비트라인 센스 앰프가 배치되고, 상기 제1 상보 비트라인과 게이트를 통해 연결되는 상기 제1 트랜지스터와 상기 제1 비트라인과 게이트를 통해 연결되는 상기 제2 트랜지스터가 상기 제1 액티브 영역을 공유하고, 상기 제2 트랜지스터는 상기 제1 트랜지스터와 상기 워드라인의 방향으로 인접하게 배치되는 것을 특징으로 한다.
본 개시의 기술적 사상에 따른 비트라인 센스 앰프의 레이아웃 구조는, 비트라인 센스 앰프의 센싱 및 증폭 동작시에 반도체 메모리 장치의 내부 전원 또는 접지 단자와 연결된 제어라인들에 의하여 발생할 수 있는 노이즈를 줄임으로써, 비트라인 센스 앰프의 센싱 마진을 향상시킬 수 있는 효과가 있다.
도 1은 본 개시의 일 실시예에 따른 반도체 메모리 장치를 개략적으로 나타내는 블록도이다.
도 2는 도 1의 비트라인 센스 증폭부의 비트라인 전압 센싱 동작을 설명하는 도면이다.
도 3은 도 1의 비트라인 센스 앰프부를 구체적으로 나타내는 블록도이고, 도 4는 도 3의 제1 비트라인 센스 앰프를 구체적으로 나타내는 회로도이다.
도 5a는 비트라인 센스 앰프의 레이아웃 구조를 나타내는 도면이고, 도 5b는 도 5a의 비트라인 센스 앰프의 레이아웃 구조에 따른 비트라인 센스 앰프들(150_1, 150_2)을 나타내는 회로도이다.
도 6은 본 개시의 일 실시예에 따른 비트라인 센스 앰프의 레이아웃 구조를 나타내는 도면이다.
도 7은 도 6의 제1 비트라인 센스 앰프 영역에 대한 레이아웃 구조를 구체적으로 설명하기 위한 도면이다.
도 8a는 본 개시의 일 실시예에 따른 비트라인 센스 앰프의 레이아웃 구조를 나타내는 도면이고, 도 8b는 도 8a의 제1 비트라인 센스 앰프 영역에 대한 레이아웃 구조를 구체적으로 설명하기 위한 도면이다. 도 8c는 본 개시의 일 실시예에 따른 비트라인 센스 앰프의 레이아웃 구조를 나타내는 도면이다.
도 9는 본 개시의 일 실시예에 따른 비트라인 센스 앰프의 레이아웃 구조를 나타내는 도면이다.
도 10a 내지 도 10d 및 도 11은 비트라인 센싱 앰프의 동작을 설명하기 위한 도면이다.
도 12a 및 도 12b는 본 발명의 실시예들에 따른 비트라인 센스 앰프의 레이아웃 구조가 적용된 비트라인 센스 앰프부를 예시적으로 보여주는 도면들이다.
도 13은 본 개시의 일 실시예에 따른 메모리 시스템을 나타내는 블록도이다.
도 14는 본 개시의 일시예에 따른 복수의 레이어들을 구비하는 적층 구조의 반도체 패키지를 나타내는 블록도이다.
도 15는 본 발명의 일 실시예에 따른 스택 반도체 칩을 포함하는 반도체 패키지를 나타내는 도면이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명한다.
도 1은 본 개시의 일 실시예에 따른 반도체 메모리 장치(100)를 개략적으로 나타내는 블록도이다 .
도 1을 참조하면, 반도체 메모리 장치(100)는 반도체 소자로 구성된 저장 장치일 수 있다. 예시적으로, 반도체 메모리 장치(100)는 DRAM, SDRAM (Synchronous DRAM), DDR SDRAM (Double Data Rate SDRAM), LPDDR SDRAM (Low Power Double Data Rate SDRAM), GDDR SDRAM (Graphics Double Data Rate SDRAM), DDR2 SDRAM, DDR3 SDRAM, DDR4 SDRAM 등과 같은 동적 랜덤 억세스 메모리 또는 PRAM(Phase change Random Access Memory), MRAM(Magnetic Random Access Memory), RRAM(Resistive Random Access Memory) 등의 저항성 메모리일 수 있다.
반도체 메모리 장치(100)는 외부 장치, 예를 들어, 메모리 컨트롤러로부터 수신되는 커맨드(CMD), 어드레스(ADDR) 및 제어 신호들에 응답하여 데이터 라인들(DQ)을 통해 데이터를 출력할 수 있다. 반도체 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 버퍼(120), 로우 디코더(130), 커맨드 디코더(112), 제어 로직(114), 비트라인 센스 앰프부(150) 및 데이터 입출력 회로(160)를 포함할 수 있다.
메모리 셀 어레이(110)는 행들 및 열들로 배열되는 매트릭스 형태로 제공되는 복수의 메모리 셀들을 포함한다. 메모리 셀 어레이(110)는 메모리 셀들과 연결되는 복수개의 워드라인들과 복수개의 비트라인들(BL)을 포함할 수 있다. 복수의 워드라인들은 메모리 셀들의 행들과 연결되고, 복수의 비트라인들(BL)은 메모리 셀들의 열들과 연결될 수 있다.
커맨드 디코더(112)는 외부 장치, 예를 들어, 메모리 콘트롤러로부터 수신되는 기입 인에이블 신호(/WE), 로우 어드레스 스트로브 신호(/RAS), 칼럼 어드레스 스트로브 신호(/CAS), 칩 선택 신호(/CS) 등을 디코딩하여 커맨드(CMD)에 상응하는 제어 신호들이 제어 로직(114)에서 생성되도록 할 수 있다. 커맨드(CMD)에는 액티브(Active) 커맨드, 리드(Read) 커맨드, 라이트(Write) 커맨드, 프리차지(Precharge) 커맨드 등을 포함할 수 있다.
어드레스 버퍼(120)는 외부 장치인 메모리 콘트롤러로부터 어드레스(ADDR)를 수신한다. 어드레스(ADDR)는 메모리 셀 어레이(110)의 행을 어드레싱하는 로우 어드레스(RA)와 메모리 셀 어레이(110)의 열을 어드레싱하는 칼럼 어드레스(CA)를 포함한다. 어드레스 버퍼(120)는 로우 어드레스(RA)를 로우 디코더(130)로 전송하고, 칼럼 어드레스(CA)를 칼럼 디코더(140)로 전송할 수 있다.
로우 디코더(130)는 메모리 셀 어레이(110)와 연결된 복수의 워드라인들 중 어느 하나를 선택할 수 있다. 로우 디코더(130)는 어드레스 버퍼(120)로부터 수신된 로우 어드레스(RA)를 디코딩하여, 로우 어드레스(RA)에 상응하는 어느 하나의 워드라인을 선택하고, 선택된 워드라인을 활성화시킬 수 있다.
칼럼 디코더(140)는 메모리 셀 어레이(110)의 복수의 비트라인들(BL) 중 소정의 비트라인을 선택할 수 있다. 칼럼 디코더(140)는 어드레스 버퍼(120)로부터 수신된 칼럼 어드레스(CA)를 디코딩하여, 칼럼 어드레스(CA)에 상응하는 소정의 비트라인(BL)을 선택할 수 있다.
비트라인 센스 앰프부(150)는 메모리 셀 어레이(110)의 비트라인들(BL) 각각에 연결된 복수의 비트라인 센스 앰프들을 포함할 수 있다. 비트라인 센스 앰프는 연결된 비트라인의 전압 변화를 센싱하고, 이를 증폭하여 출력할 수 있다. 데이터 입출력 회로(160)는 비트라인 센스 앰프부(150)로부터 센싱 증폭된 전압을 기반으로 생성된 데이터를 데이터 라인들(DQ)을 통해 외부로 출력할 수 있다.
비트라인 센스 앰프는 하나의 비트라인(BL) 및 하나의 상보 비트라인과 연결되고, 제1 제어라인 및 제2 제어라인을 통해 센싱 및 증폭 동작이 제어될 수 있다. 예를 들어, 제1 제어라인은 반도체 메모리 장치(100)의 내부 전원과 연결되어 비트라인 센스 앰프의 소정의 노드에 내부 전원 전압을 선택적으로 제공하기 위한 라인이고, 제2 제어라인은 반도체 메모리 장치(100)의 접지 단자와 연결되어 비트라인 센스 앰프의 소정의 노드를 접지시키기 위한 라인일 수 있다. 구체적으로, 제1 제어라인은 비트라인 센스 앰프의 제1 노드와 연결되고, 제2 제어라인은 비트라인 센스 앰프의 제2 노드와 연결될 수 있다.
일 실시예에 따른 비트라인 센스 앰프의 레이아웃 구조는, 위와 같은 비트라인 센스 앰프가 배치될 수 있으며, 더 나아가, 제1 노드에 대응하는 제1 액티브 영역 및 제2 노드에 대응하는 제2 액티브 영역 중 어느 하나를 공유하는 적어도 하나의 트랜지스터 쌍을 포함하도록 비트라인 센스 앰프가 배치될 수 있다. 비트라인 센스 앰프의 레이아웃 구조의 다양한 실시예들 및 구체적인 내용에 대하여 후술하도록 한다.
도 2는 도 1의 비트라인 센스 증폭부(150)의 비트라인 전압 센싱 동작을 설명하는 도면이다.
도 1 및 도 2를 참조하면, 메모리 셀 어레이(110)에 포함된 메모리 셀(MC)은 셀 트랜지스터(21)와 셀 커패시터(22)로 구성된다. 반도체 메모리 장치(100)는 메모리 셀(MC)에 포함된 셀 커패시터(22)의 전하량을 기반으로 리드 동작 또는 리프레쉬 동작을 수행할 수 있다. 이 때, 메모리 셀(MC)과 연결된 비트라인(BL)은 프리차지 전압(Vpre)으로 프리차지(Precharge) 될 수 있다. 이 후, 워드라인(WL)이 활성화됨에 따라, 프리차지 전압(Vpre)으로 충전된 비트라인(BL)의 전하 및 메모리 셀(MC)의 셀 커패시터(22)의 전하 간 차지 쉐어링(Sharing) 동작이 일어날 수 있다. 차지 쉐어링 동작에 의해 비트라인(BL)의 전압은 프리차지 전압(Vpre)에서 전압 변화량(V) 만큼 감소 또는 증가할 것이다.
비트라인 센스 앰프부(150) 또는 비트라인(BL)에 연결된 비트라인 센스 앰프는 전압 변화량(V)을 감지하고, 이를 증폭할 수 있다. 이 때, 종래의 비트라인 센스 앰프의 레이아웃 구조로 인하여 센싱 및 증폭 동작시 발생하는 노이즈로 인하여, 비트라인 센스 앰프부(150)의 개략적인 유효 센싱 마진은 감소될 수 있다. 만약 전압 변화량(V)이 일정 수준 이하인 경우, 비트라인 센스 앰프부(150)는 비트라인(BL)의 전압 변화량(V)을 감지하지 못할 수도 있다. 즉, 비트라인 센스 앰프부(150)에 적용되는 종래의 비트라인 센스 앰프의 레이아웃 구조로 인하여, 유효 센싱 마진이 감소되고, 그 결과, 비트라인 센스 앰프부(150)를 포함하는 반도체 메모리 장치의 성능이 나빠질 수 있다.
도 3은 도 1의 비트라인 센스 앰프부(150)를 구체적으로 나타내는 블록도이고 , 도 4는 도 3의 제1 비트라인 센스 앰프(150_1)를 구체적으로 나타내는 회로도이다.
도 3을 참조하면, 비트라인 센스 앰프부(150)는 제1 메모리 셀 어레이 블록(110a) 및 제2 메모리 셀 어레이 블록(110b) 사이에 연결될 수 있다. 비트라인 센스 앰프부(150)는 복수의 비트라인 센스 앰프들(150_1~150_n)을 포함할 수 있다. 일 예로, 제1 비트라인 센스 앰프(150_1)는 제1 비트라인(BL_1)과 제1 상보 비트라인(BLB_1)에 연결되어 제1 비트라인(BL_1)의 전압을 센싱하고 증폭하는 동작을 수행할 수 있다.
비트라인 센스 앰프들(150_1~150_n)은 제1 제어라인(LA) 및 제2 제어라인(LAB)과 연결되고, 비트라인 센스 앰프들(150_1~150_n)은 제1 제어라인(LA) 및 제2 제어라인(LAB)을 통해 센싱 및 증폭 동작이 제어될 수 있다. 이하, 제1 비트라인 센스 앰프(150_1)의 회로 구성을 설명하도록 한다.
도 4를 더 참조하면, 제1 비트라인 센스 앰프(150_1)는 복수의 트랜지스터들(P1_a, P1_b, N1_a, N1_b)을 포함할 수 있다. 일 실시예로, 트랜지스터들(P1_a, P1_b, N1_a, N1_b)은 P채널 트랜지스터인 P1_a 트랜지스터 및 P1_b 트랜지스터, N채널 트랜지스터인 N1_a 트랜지스터 및 N1_b 트랜지스터로 분류될 수 있다. P1_a 트랜지스터 및 P1_b 트랜지스터는 P채널 트랜지스터 쌍으로 지칭될 수 있으며, N1_a 트랜지스터 및 N1_b 트랜지스터는 N채널 트랜지스터 쌍으로 지칭될 수 있다. P1_a 트랜지스터의 소스(Source)와 P1_b 트랜지스터의 소스는 제1 노드(ND1_a)를 통해 제1 제어라인(LA)과 연결될 수 있다. N1_a 트랜지스터의 소스와 N1_b 트랜지스터의 소스는 제2 노드(ND1_b)를 통해 제2 제어라인(LAB)과 연결될 수 있다. 제1 노드(ND1_a) 및 제2 노드(ND1_b)는 각각 제1 비트라인 센스 앰프(150_1)의 제1 소스 노드 및 제2 소스 노드로 지칭될 수 있다. 또한, P1_a 트랜지스터의 드레인(Drain)과 N1_a 트랜지스터의 드레인은 제1 드레인 노드(ND1_c)를 통해 제1 비트라인(BL_1)과 연결될 수 있다. P1_b 트랜지스터의 드레인과 N1_b 트랜지스터의 드레인은 제2 드레인 노드(ND1_d)를 통해 연결될 수 있다.
제1 비트라인 센스 앰프(150_1)는 제1 비트라인(BL_1)의 전압 변화량을 센싱하고, 이를 증폭할 수 있다. 제1 비트라인 센스 앰프(150_1)는 센싱 및 증폭 동작을 수행할 때에, 제1 노드(ND1_a)에 제1 제어라인(LA)을 통해 반도체 메모리 장치의 내부 전원 전압이 인가될 수 있으며, 제2 노드(ND1_b)는 제2 제어라인(LAB)을 통해 접지 단자와 연결될 수 있다. 도 4에 도시된 제1 비트라인 센스 앰프(150_1)의 회로 구성은 도3의 제2 내지 제n 비트라인 센스 앰프(150_2~150_n)에 적용될 수 있다. 비트라인 센싱 앰프는 내부 노드 공유 비트라인 센싱 앰프로 정의될 수 있다. 다만, 도 4의 제1 비트라인 센스 앰프(150_1)는 P채널 트랜지스터 쌍 및 N채널 트랜지스터 쌍을 포함하고, 트랜지스터들간에 크로스 커플(Cross coupled)된 회로 구성으로 구현되나, 이는 예시적 실시예에 불과한 바, 이에 국한되지 않고, 다양한 회로 구성으로 제1 비트라인 센스 앰프(150_1)가 구현될 수 있으며, 다양한 회로 구성에 본 개시의 사상이 적용될 수 있음은 분명하다.
한편, 도 4에서는 제1 비트라인 센스 앰프(150_1)에 대한 등가 회로도가 도시된 것으로, 비트라인 센스 앰프의 레이아웃 구조에 따라 제1 비트라인 센스 앰프(150_1)의 실제 회로 구성은 도 4와는 상이할 수 있다. 이하에서는, 종래 비트라인 센스 앰프의 레이아웃 구조 및 이에 따른 제1 비트라인 센스 앰프(150_1)의 실제 회로 구성에 대해서 서술한다.
도 5a는 비트라인 센스 앰프의 레이아웃 구조(LO_a)를 나타내는 도면이고, 도 5b는 도 5a의 비트라인 센스 앰프의 레이아웃(LO_a) 구조에 따른 비트라인 센스 앰프들(150_1, 150_ 2)을 나타내는 회로도이다.
도 5a를 참조하면, 비트라인 센스 앰프의 레이아웃 구조(LO_a)는 제1 비트라인 센스 앰프 영역(R_SA1) 및 제2 비트라인 센스 앰프 영역(R_SA2)을 포함할 수 있다. 제1 비트라인 센스 앰프 영역(R_SA1)은 제1 비트라인 센스 앰프가 배치되는 영역이고, 제2 비트라인 센스 앰프 영역(R_SA2)은 제2 비트라인 센스 앰프가 배치되는 영역이다. 제1 비트라인 센스 앰프 영역(R_SA1)은 N1_a 트랜지스터가 배치되는 영역(R1_a), N1_b 트랜지스터가 배치되는 영역(R1_b), P1_a 트랜지스터가 배치되는 영역(R1_c) 및 P1_b 트랜지스터가 배치되는 영역(R1_d)을 포함할 수 있다.
제1 비트라인 센스 앰프 영역(R_SA1)에는 N1_a 트랜지스터, P1_a 트랜지스터, P1_b 트랜지스터 및 N1_b 트랜지스터가 제1 비트라인(BL_1) 또는 제1 상보 비트라인(BLB_1)과 수평하게 배치될 수 있다. 또한, 제2 비트라인 센스 앰프 영역(R_SA2)에는 N2_a 트랜지스터, P2_a 트랜지스터, P2_b 트랜지스터, N2_b 트랜지스터가 제2 비트라인(BL_2) 또는 제2 상보 비트라인(BLB_2)과 수평하게 배치 될 수 있다. 도 4와 같이, P1_a 트랜지스터의 소스와 P1_b의 트랜지스터의 소스는 제1 노드(ND1_a)를 통해 같은 제1 제어라인(LA)과 연결되고, N1_a 트랜지스터의 소스와 N1_b의 트랜지스터의 소스는 제2 노드(ND1_b)를 통해 같은 제2 제어라인(LAB)과 연결되는 등가 회로도가 도시되어 있으나, 비트라인 센스 앰프의 레이아웃 구조(LO_a) 상 같은 제1 제어라인(LA)를 통해 P1_a 트랜지스터의 소스와 P1_b의 트랜지스터의 소스를 연결하고, 같은 제2 제어라인(LAB)을 통해 N1_a 트랜지스터의 소스와 N1_b의 트랜지스터 소스를 연결하기 어렵다.
이에 따라, 비트라인 센스 앰프의 레이아웃 구조(LO_a)에서 제1 제어라인(LA)의 역할을 수행하는 LA_a 제어라인 및 LA_b 제어라인을 형성한 후에, LA_a 제어라인은 P1_a 트랜지스터의 소스 및 P2_a 트랜지스터의 소스와 연결되고, LA_b 제어라인은 P1_b 트랜지스터의 소스 및 P2_b 트랜지스터의 소스와 연결되도록 할 수 있다. 또한, 비트라인 센스 앰프의 레이아웃 구조(LO_a)에서 제2 제어라인(LAB)의 역할을 수행하는 LAB_a 제어라인 및 LAB_b 제어라인을 형성한 후에, LAB_a 제어라인은 N1_a 트랜지스터의 소스 및 N2_a 트랜지스터의 소스와 연결되고, LAB_b 제어라인은 N1_b 트랜지스터의 소스 및 N2_b 트랜지스터의 소스와 연결되도록 할 수 있다.
도 5b를 더 참조하면, 제1 비트라인 센스 앰프(150_1)는 P1_a 트랜지스터, P1_b 트랜지스터, N1_a 트랜지스터 및 N1_b 트랜지스터를 포함할 수 있다. P1_a 트랜지스터의 소스는 ND1_a1 노드(또는, ND2_a1 노드)를 통해 LA_a 제어라인과 연결되고, P1_b 트랜지스터의 소스는 ND1_a2 노드(또는, ND2_a2 노드)를 통해 LA_b 제어라인과 연결될 수 있다. N1_a 트랜지스터의 소스는 ND1_b1 노드(또는, ND2_b1 노드)를 통해 LAB_a 제어라인과 연결되고, N1_b 트랜지스터의 소스는 ND1_b2 노드(또는, ND2_b2 노드)를 통해 LAB_b 제어라인과 연결될 수 있다. 또한, 제2 비트라인 센스 앰프(150_2)는 P2_a 트랜지스터, P2_b 트랜지스터, N2_a 트랜지스터 및 N2_b 트랜지스터를 포함할 수 있다. P2_a 트랜지스터의 소스는 ND2_a1 노드(또는, ND1_a1 노드)를 통해 LA_a 제어라인과 연결되고, P2_b 트랜지스터의 소스는 ND2_a2 노드(또는, ND1_a2 노드)를 통해 LA_b 제어라인과 연결될 수 있다. N2_a 트랜지스터의 소스는 ND2_b1 노드(또는, ND1_b1 노드)를 통해 LAB_a 제어라인과 연결되고, N2_b 트랜지스터의 소스는 ND2_b2 노드(또는, ND1_b2 노드)를 통해 LAB_b 제어라인과 연결될 수 있다. 즉, 실제 회로 구성에서 P1_a 트랜지스터의 소스와 P1_b 트랜지스터의 소스, P2_a 트랜지스터의 소스와 P2_b 트랜지스터의 소스는 각각 서로 다른 제어라인(LA_a, LA_b)에 연결되고, N1_a 트랜지스터의 소스와 N1_b 트랜지스터의 소스, N2_a 트랜지스터의 소스와 N2_b 트랜지스터의 소스는 각각 서로 다른 제어라인(LAB_a, LAB_b)에 연결될 수 있다.
다시 도 5a로 돌아오면, 제1 비트라인 센스 앰프 영역(R_SA1)에 배치된 트랜지스터들(N1_a, N1_b, P1_a, P1_b), 제2 비트라인 센스 앰프 영역(R_SA2)에 배치된 트랜지스터들(N2_a, N2_b, P2_a, P2_b)에 연결되는 LAB_a 제어라인, LAB_b 제어라인, LA_a 제어라인 및 LA_b 제어라인의 소정의 거리 차이가 발생할 수 있다. 구체적으로, LA_a 제어라인과 LA_b 제어라인은 제1 제어라인(LA)과 동일한 역할을 수행하기 위해, 반도체 메모리 장치의 내부 전원과 연결될 수 있다. 이 때에, LA_a 제어라인과 LA_b 제어라인 사이의 저항 성분(R1) 또는, LA_a 제어라인과 LA_b 제어라인 간의 특성 차이 등으로 인하여, LA_a 제어라인 및 LA_b 제어라인을 통한 센싱 및 증폭 동작 제어시에 노이즈가 발생할 수 있다. 또한, LAB_a 제어라인과 LAB_b 제어라인은 제2 제어라인(LAB)과 동일한 역할을 수행하기 위해, 반도체 메모리 장치의 접지 단자와 연결될 수 있다. 이 때에, LAB_a 제어라인과 LAB_b 제어라인 사이의 저항 성분(R2) 또는, LAB_a 제어라인과 LAB_b 제어라인 간의 특성 차이 등으로 인하여, LAB_a 제어라인 및 LAB_b 제어라인에 의한 센싱 및 증폭 동작 시에 노이즈가 발생할 수 있다.
이와 같이, 비트라인 센스 앰프의 레이아웃 구조(LO_a)에 의하여 센싱 및 증폭 동작시에 노이즈가 발생할 수 있으며, 이러한 노이즈는 센싱 마진을 감소시키는 문제가 있다. 이하에서는, 이러한 노이즈를 줄이고 센싱 마진을 향상시키기 위한 본 개시에 따른 비트라인 센스 앰프의 레이아웃 구조에 대하여 서술한다.
도 6은 본 개시의 일 실시예에 따른 비트라인 센스 앰프의 레이아웃 구조(LO_b)를 나타내는 도면이다.
도 6을 참조하면, 비트라인 센스 앰프의 레이아웃 구조(LO_b)는 제1 비트라인 센스 앰프 영역(R_SA1) 및 제2 비트라인 센스 앰프 영역(R_SA2)을 포함할 수 있다. 이하에서는, X 방향으로 비트라인들(BL_1, BL_2) 및 상보 비트라인들(BLB_1, BLB_2)이 형성되고, X 방향과 직교하는 Y 방향으로 워드라인(WL)이 형성된 것을 가정한다. 제1 비트라인 센스 앰프 영역(R_SA1')은 N1_a 트랜지스터가 배치되는 영역(R1_a'), N1_b 트랜지스터가 배치되는 영역(R1_b'), P1_a 트랜지스터가 배치되는 영역(R1_c') 및 P1_b 트랜지스터가 배치되는 영역(R1_d')을 포함할 수 있다.
일 실시예에 따른 제1 비트라인 센스 앰프 영역(R_SA1)의 트랜지스터 배치 예를 설명하면, N1_a 트랜지스터는 N1_b 트랜지스터와 워드라인 방향(Y)으로 인접하게 배치될 수 있고, P1_a 트랜지스터는 P1_b 트랜지스터와 워드라인 방향(Y)으로 인접하게 배치될 수 있다. P1_a 트랜지스터는 N1_a 트랜지스터와 비트라인 방향(X)으로 인접하게 배치될 수 있다. 이에 따라, 비트라인 센스 앰프의 레이아웃 구조(LO_b)에서 P1_a 트랜지스터의 소스와 P1_b 트랜지스터의 소스는 같은 LA_a 제어라인과 연결될 수 있고, N1_a 트랜지스터의 소스와 N1_b 트랜지스터의 소스는 같은 LAB_a 제어라인과 연결될 수 있다.
제2 비트라인 센스 앰프 영역(R_SA2)의 트랜지스터 배치 예를 설명하면, N2_a 트랜지스터는 N2_b 트랜지스터와 워드라인 방향(Y)으로 인접하게 배치될 수 있고, P2_a 트랜지스터는 P2_b 트랜지스터와 워드라인 방향(Y)으로 인접하게 배치될 수 있다. N2_a 트랜지스터는 P2_a 트랜지스터와 비트라인 방향(X)으로 인접하게 배치될 수 있다. 이에 따라, 비트라인 센스 앰프의 레이아웃 구조(LO_b)에서 P2_a 트랜지스터의 소스와 P2_b 트랜지스터의 소스는 같은 LA_b 제어라인과 연결될 수 있고, N2_a 트랜지스터의 소스와 N2_b 트랜지스터의 소스는 같은 LAB_b 제어라인과 연결될 수 있다.
일 실시예로, 비트라인 센스 앰프의 레이아웃 구조(LO_b)에서 제2 비트라인 센스 앰프 영역(R_SA2')은 제1 비트라인 센스 앰프 영역(R_SA1')과 비트라인 방향(X)으로 인접할 수 있다. 즉, 제2 비트라인 센스 앰프는 제1 비트라인 센스 앰프와 비트라인 방향(X)으로 인접하게 배치될 수 있다.
본 개시에 따른 비트라인 센스 앰프의 레이아웃 구조(LO_b)는, 제어라인들(LA_a, LA_b, LAB_a, LAB_b)에 의하여 발생할 수 있는 노이즈를 줄임으로써, 비트라인 센스 앰프의 센싱 마진을 향상시킬 수 있는 효과가 있다.
도 7은 도 6의 제1 비트라인 센스 앰프 영역(R_SA1')에 대한 레이아웃 구조를 구체적으로 설명하기 위한 도면이다.
도 7을 참조하면, 제1 비트라인 센스 앰프 영역(R_SA1')에는 N1_a 트랜지스터, N1_b 트랜지스터, P1_a 트랜지스터 및 P1_b 트랜지스터가 배치될 수 있다. N1_a 트랜지스터는 일정 크기의 액티브 영역(AR)을 비트라인 방향(X)으로 형성된 게이트(또는, 게이트 라인, 제어 단자로 지칭 가능)(N1a_G)와 게이트(N1a_G)에 의해 액티브 영역(AR)이 분할되는 도전형 영역들(N1a_DR, N1_CSR)을 포함할 수 있다. 일 예로, 트랜지스터들(N1_a, N1_b, P1_a, P1_b)의 게이트들은 게이트 폴리(GP)로서 형성될 수 있다. N1_a 트랜지스터는 비트라인 방향(X)과 직교하는 방향(Y)으로 형성되는 채널을 포함할 수 있다. 도전형 영역들은 트랜지스터의 소스 또는 드레인이 형성되는 영역을 지칭할 수 있다. 일 예로, N1a_DR 영역에는 N1_a 트랜지스터의 드레인이 형성될 수 있다. N1_a 트랜지스터와 도전형 영역(N1_CSR)을 공유하는 N1_b 트랜지스터는 N1_a 트랜지스터와 워드라인 방향(-Y)으로 인접하게 배치될 수 있다. N1_b 트랜지스터는 N1_a 트랜지스터와 유사한 구조를 가질 수 있다. 즉, N1_b 트랜지스터는 일정 크기의 액티브 영역(AR)을 비트라인 방향(X)으로 형성된 게이트(N1b_G)와 게이트(N1b_G)에 의해 액티브 영역(AR)이 분할되는 도전형 영역들(N1b_DR, N1_CSR)을 포함할 수 있다.
이와 같이, N1_a 트랜지스터와 N1_b 트랜지스터는 N1_CSR 영역과 같은 액티브 영역(AR)의 일정 영역을 공유할 수 있으며, N1_CSR 영역은 도 4의 제2 노드(ND1_b)와 대응할 수 있다. 또한, N1_CSR 영역에는 N1_a 트랜지스터와 N1_b 트랜지스터에서 공유되는 소스(또는, 제1 단자로 지칭 가능)가 형성될 수 있다.
제1 상보 비트라인(BLB1)은 다이렉트 컨택(DC)을 통해 N1_a 트랜지스터의 게이트(N1a_G)와 연결될 수 있으며, 제1 상보 비트라인(BLB1)으로부터 형성된 제1 연장 라인(EX_BLB1a)은 다이렉트 컨택(DC)을 통해 N1b_DR 영역에 형성된 N1_b 트랜지스터의 드레인(또는, 제2 단자로 지칭 가능)과 연결될 수 있다. 제1 비트라인(BL1)은 다이렉트 컨택(DC)을 통해 N1_b 트랜지스터의 게이트(N1b_G)와 연결될 수 있으며, 제1 비트라인(BL1)으로부터 형성된 제2 연장 라인(EX_BL1a)은 다이렉트 컨택(DC)을 통해 N1a_DR 영역에 형성된 N1_a 트랜지스터의 드레인과 연결될 수 있다. N1_a 트랜지스터, N1_b 트랜지스터의 공유 소스는 도 4의 제2 노드(ND1_b)를 통해 LAB_a 제어라인과 연결될 수 있다. 구체적으로, LAB_a 제어라인은 메탈 라인으로써, 다이렉트 컨택(DC) 및 메탈 컨택(MC)을 통해 N1_CSR 영역의 공유 소스와 연결될 수 있다.
P1_a 트랜지스터는 일정 크기의 액티브 영역(AR)을 비트라인 방향(X)으로 형성된 게이트(P1a_G)와 게이트(P1a_G)에 의해 액티브 영역(AR)이 분할되는 도전형 영역들(P1a_DR, P1_CSR)을 포함할 수 있다. P1_a 트랜지스터는 비트라인 방향(X)과 직교하는 방향(Y)으로 형성되는 채널을 포함할 수 있다. 일 예로, P1a_DR 영역에는 P1_a 트랜지스터의 드레인이 형성될 수 있다. P1_a 트랜지스터와 도전형 영역(P1_CSR)을 공유하는 P1_b 트랜지스터는 P1_a 트랜지스터와 워드라인 방향(-Y)으로 인접하게 배치될 수 있다. P1_b 트랜지스터는 P1_a 트랜지스터와 유사한 구조를 가질 수 있다. 즉, P1_b 트랜지스터는 일정 크기의 액티브 영역(AR)을 비트라인 방향(X)으로 형성된 게이트(P1b_G)와 게이트(P1b_G)에 의해 액티브 영역(AR)이 분할되는 도전형 영역들(P1b_DR, P1_CSR)을 포함할 수 있다. 이와 같이, P1_a 트랜지스터와 P1_b 트랜지스터는 P1_CSR 영역과 같은 액티브 영역(AR)의 일정 영역을 공유할 수 있으며, P1_CSR 영역은 도 4의 제1 노드(ND1_a)와 대응할 수 있다. 또한, P1_CSR 영역에는 P1_a 트랜지스터와 P1_b 트랜지스터에서 공유되는 소스가 형성될 수 있다.
제1 상보 비트라인(BLB1)은 다이렉트 컨택(DC)을 통해 P1_a 트랜지스터의 게이트(P1a_G)와 연결될 수 있으며, 제1 상보 비트라인(BLB1)으로부터 형성된 제3 연장 라인(EX_BLB1b)은 다이렉트 컨택(DC)을 통해 P1b_DR 영역에 형성된 P1_b 트랜지스터의 드레인과 연결될 수 있다. 제1 비트라인(BL1)은 다이렉트 컨택(DC)을 통해 P1_b 트랜지스터의 게이트(P1b_G)와 연결될 수 있으며, 제1 비트라인(BL1)으로부터 형성된 제4 연장 라인(EX_BL1b)은 다이렉트 컨택(DC)을 통해 P1a_DR 영역에 형성된 P1_a 트랜지스터의 드레인과 연결될 수 있다. P1_a 트랜지스터, P1_b 트랜지스터의 공유 소스는 도 4의 제1 노드(ND1_a)를 통해 LA_a 제어라인과 연결될 수 있다. 구체적으로, LA_a 제어라인은 메탈 라인으로써, 다이렉트 컨택(DC) 및 메탈 컨택(MC)을 통해 P1_CSR 영역의 공유 소스와 연결될 수 있다.
도 7에 도시된 제1 비트라인 센스 앰프 영역(R_SA1')의 레이아웃 구조는 예시적인 실시예에 불과한 바, 이에 국한되지 않으며, 트랜지스터 쌍들(예를 들면, N채널 트랜지스터 쌍(N1_a, N1_b), P채널 트랜지스터 쌍(P1_a, P1_b)) 각각이 소정의 액티브 영역(N1_CSR, P1_CSR)을 공유하고, 공유 액티브 영역(N1_CSR, P1_CSR)에 각각 형성된 소스가 하나의 제어라인(LAB_a, LA_a)에 연결되는 사상이 적용되어 다양한 레이아웃 구조들이 구현될 수 있다. 또한, 도 7에서는 연장 라인들(EX_BL1a, EX_BL1b, EX_BLB1a, EX_BLB1b)은 소정의 꺾임을 갖도록 도시되었으나, 서술의 편의를 위한 것으로 이에 국한되지 않고, 트랜지스터들 각각의 드레인들과 연결되도록 다양한 방식으로 형성될 수 있다.
도 8a는 본 개시의 일 실시예에 따른 비트라인 센스 앰프의 레이아웃 구조(LO_c)를 나타내는 도면이고, 도 8b는 도 8a의 제1 비트라인 센스 앰프 영역(R_SA1'')에 대한 레이아웃 구조를 구체적으로 설명하기 위한 도면이다. 도 8c는 본 개시의 일 실시예에 따른 비트라인 센스 앰프의 레이아웃 구조(LO_c')를 나타내는 도면이다.
도 8a에서는, 도 6에 도시된 비트라인 센스 앰프의 레이아웃 구조(LO_b)와 달리, 트랜지스터 쌍들 중 N채널 트랜지스터 쌍(N1_a-N1_b, N2_a-N2_b)만이 각각 동일한 제어라인(LAB_a, LAB_b)과 연결되는 구성을 위해, N채널 트랜지스터 쌍(N1_a-N1_b, N2_a-N2_b)이 각각 제2 노드와 대응되는 액티브 영역을 공유하도록 구현된 비트라인 센스 앰프의 레이아웃 구조(LO_c)를 설명하도록 한다.
도 8a를 참조하면, 비트라인 센스 앰프의 레이아웃 구조(LO_c)는 제1 비트라인 센스 앰프 영역(R_SA1'') 및 제2 비트라인 센스 앰프 영역(R_SA2'')을 포함할 수 있다. 제1 비트라인 센스 앰프 영역(R_SA1'')은 N1_a 트랜지스터가 배치되는 영역(R1_a''), N1_b 트랜지스터가 배치되는 영역(R1_b''), P1_a 트랜지스터가 배치되는 영역(R1_c'') 및 P1_b 트랜지스터가 배치되는 영역(R1_d'')을 포함할 수 있다.
일 실시예에 따른 제1 비트라인 센스 앰프 영역(R_SA1'')의 트랜지스터 배치 예를 설명하면, N1_a 트랜지스터는 N1_b 트랜지스터와 워드라인 방향(Y)으로 인접하게 배치될 수 있고, P1_b 트랜지스터는 P1_a 트랜지스터와 비트라인 방향(X)으로 인접하게 배치될 수 있다. P1_a 트랜지스터는 N1_a 트랜지스터와 비트라인 방향(X)으로 인접하게 배치될 수 있다. 이에 따라, 비트라인 센스 앰프의 레이아웃 구조(LO_c)에서 N1_a 트랜지스터의 소스와 N1_b 트랜지스터의 소스는 같은 LAB_a 제어라인과 연결될 수 있고, P1_a 트랜지스터의 소스와 P1_b 트랜지스터의 소스는 각각 서로 다른 제어라인(LA_a, LA_b)과 연결될 수 있다. 제2 비트라인 센스 앰프 영역(R_SA2'')의 트랜지스터 배치 예는 제1 비트라인 센스 앰프 영역(R_SA1'')의 트랜지스터 배치 예와 유사한 바, 구체적인 서술은 생략한다.
비트라인 센스 앰프의 레이아웃 구조(LO_c)에서 도 6과 달리, P1_a 트랜지스터와 P2_a 트랜지스터는 소스를 공유하고, P1_b 트랜지스터와 P2_b 트랜지스터는 소스를 공유할 수 있다. P1_a 트랜지스터와 P2_a 트랜지스터는 공유 소스를 통해 LA_a 제어라인과 연결되고, P1_b 트랜지스터와 P2_b 트랜지스터는 공유 소스를 통해 LA_b 제어라인과 연결될 수 있다. 이에 대한 구체적인 내용은 도 8b에서 서술한다.
도 8b를 참조하면, 제1 비트라인 센스 앰프 영역(R_SA1'')에는 N1_a 트랜지스터, N1_b 트랜지스터, P1_a 트랜지스터 및 P1_b 트랜지스터가 배치될 수 있으며, 서술의 편의를 위하여 제2 비트라인 센스 앰프 영역에 배치되는 P2_a 트랜지스터 및 P2_b 트랜지스터를 더 도시하였다. N1_a 트랜지스터 및 N1_b 트랜지스터의 배치는 도 6에서 서술된 N1_a 트랜지스터 및 N1_b 트랜지스터의 배치와 동일한 바, 구체적인 서술은 생략한다.
P1_a 트랜지스터는 일정 크기의 액티브 영역(AR)을 비트라인 방향(X)으로 형성된 게이트(P1a_G)와 게이트(P1a_G)에 의해 액티브 영역(AR)이 분할되는 도전형 영역들(P1a_DR, P_CSRa)을 포함할 수 있다. P1_a 트랜지스터는 비트라인 방향(X)과 직교하는 워드라인 방향(Y)으로 형성되는 채널을 포함할 수 있다. 일 예로, P1a_DR 영역에는 P1_a 트랜지스터의 드레인이 형성될 수 있다. P1_a 트랜지스터와 도전형 영역(P_CSRa)을 공유하는 P2_a 트랜지스터는 P1_a 트랜지스터와 워드라인 방향(-Y)으로 인접하게 배치될 수 있다. P2_a 트랜지스터는 P1_a 트랜지스터와 유사한 구조를 가질 수 있다. 즉, P2_a 트랜지스터는 일정 크기의 액티브 영역(AR)을 비트라인 방향(X)으로 형성된 게이트(P2a_G)와 게이트(P2a_G)에 의해 액티브 영역(AR)이 분할되는 도전형 영역들(P2a_DR, P_CSRa)을 포함할 수 있다. 이와 같이, P1_a 트랜지스터와 P2_a 트랜지스터는 P_CSRa 영역과 같은 액티브 영역(AR)의 일정 영역을 공유할 수 있다. LA_a 제어라인은 다이렉트 컨택(DC) 및 메탈 컨택(MC)을 통해 P_CSRa 영역에 형성된 P1_a 트랜지스터와 P2_a 트랜지스터의 공유 소스와 연결될 수 있다.
P1_b 트랜지스터와 P2_b 트랜지스터간의 배치 관계는 P1_a 트랜지스터와 P2_a 트랜지스터간의 배치 관계와 유사할 수 있다. 즉, P1_b 트랜지스터와 P2_b 트랜지스터는 P_CSRb 영역과 같은 액티브 영역(AR)의 일정 영역을 공유할 수 있다. LA_b 제어라인은 다이렉트 컨택(DC) 및 메탈 컨택(MC)을 통해 P_CSRb 영역에 형성된 P1_b 트랜지스터와 P2_b 트랜지스터의 공유 소스와 연결될 수 있다.
반도체 메모리 장치에서 내부 전원이 안정적인 상태 등인 경우와 같이, 내부 전원 전압 인가될 때에 발생하는 노이즈에 강한 조건이 확보되는 때에, 도 8b에 도시된 비트라인 센스 앰프의 레이아웃 구조(R_SA1'')가 적용될 수 있다.
도 8c에서는 도 6의 비트라인 센스 앰프의 레이아웃 구조(LO_b)를 유지하면서, 트랜지스터 쌍들 중 N채널 트랜지스터 쌍(N1_a-N1_b, N2_a-N2_b)만이 각각 동일한 제어라인(LAB_a, LAB_b)과 연결되는 구성을 위해, N채널 트랜지스터 쌍(N1_a-N1_b, N2_a-N2_b)이 각각 제2 노드와 대응되는 액티브 영역을 공유하도록 구현된 비트라인 센스 앰프의 레이아웃 구조(LO_c')를 설명하도록 한다.
도 8c를 참조하면, 비트라인 센스 앰프의 레이아웃 구조(LO_c')는 제1 비트라인 센스 앰프 영역(R_SA1''), 제2 비트라인 센스 앰프 영역(R_SA2''), 제3 비트라인 센스 앰프 영역(R_SA3'') 및 제4 비트라인 센스 앰프 영역(R_SA4'')을 포함할 수 있다. 일 실시예로, 제2 비트라인 센스 앰프 영역(R_SA2'')은 제1 비트라인 센스 앰프 영역(R_SA1'')과 비트라인 방향(X)으로 인접할 수 있고, 제3 비트라인 센스 앰프 영역(R_SA3'')은 제1 비트라인 센스 앰프 영역(R_SA1'')과 워드라인 방향(-Y)으로 인접할 수 있으며, 제4 비트라인 센스 앰프 영역(R_SA4'')은 제2 비트라인 센스 앰프 영역(R_SA2'')과 워드라인 방향(-Y)으로 인접할 수 있다.
전술한 바와 같이, N1_a 트랜지스터-N1_b 트랜지스터 쌍 및 N2_a 트랜지스터-N2_b 트랜지스터 쌍은 공유 액티브 영역에 형성된 소스를 공유할 수 있으며, 공유 소스를 통해 N1_a 트랜지스터-N1_b 트랜지스터 쌍 및 N2_a 트랜지스터-N2_b 트랜지스터 쌍 각각은 LAB_a 제어라인 및 LAB_b 제어라인에 연결될 수 있다. P1_b 트랜지스터는 제3 비트라인 센스 앰프에 배치되는 P3_a 트랜지스터와 소정의 액티브 영역을 공유하고, 공유 액티브 영역에 형성된 소스를 공유할 수 있으며, P1_b 트랜지스터 및 P2_a 트랜지스터는 공유 소스를 통해 LA_a1 제어라인에 연결될 수 있다. 또한, P2_b 트랜지스터는 제4 비트라인 센스 앰프에 배치되는 P4_a 트랜지스터와 소정의 액티브 영역을 공유하고, 공유 액티브 영역에 형성된 소스를 공유할 수 있으며, P2_b 트랜지스터 및 P4_a 트랜지스터는 공유 소스를 통해 LA_a2 제어라인에 연결될 수 있다. 또한, P1_a 트랜지스터는 P1_a 트랜지스터의 소스를 통해 LA_b1 제어라인에 연결되고, P2_a 트랜지스터는 P2_a 트랜지스터의 소스를 통해 LA_b2 제어라인에 연결될 수 있다. 서술의 편의상, P1_a 트랜지스터와 P2_a 트랜지스터 각각의 소스를 공유하는 트랜지스터들에 대해서는 도시하지 않았으나, P1_a 트랜지스터 및 P2_a 트랜지스터는 각각 인접하게 배치된 소정의 트랜지스터들과 소스를 공유할 수 있다.
도 8a 및 도 8c를 정리하면, 제1 비트라인 센스 앰프 영역에 배치된 트랜지스터들 중 제1 비트라인 센스 앰프 영역에 배치된 다른 트랜지스터와 소스를 공유하지 않는 트랜지스터는, 제1 비트라인 센스 앰프 영역에 인접한 제2 비트라인 센스 앰프 영역 또는 제3 비트라인 센스 앰프 영역에 배치된 트랜지스터와 소스를 공유하도록 배치될 수 있다.
도 9는 본 개시의 일 실시예에 따른 비트라인 센스 앰프의 레이아웃 구조(LO_d)를 나타내는 도면이다.
도 9에서는, 도 6에 도시된 비트라인 센스 앰프의 레이아웃 구조(LO_b)와 달리 트랜지스터 쌍들 중 P채널 트랜지스터 쌍(P1_a-P1_b, N2_a-N2_b)만이 각각 동일한 제어라인(LA_a, LA_b)과 연결되는 구성을 위해, P채널 트랜지스터 쌍(P1_a-P1_b, P2_a-P2_b)이 각각제1 노드와 대응되는 액티브 영역을 공유하도록 구현된 비트라인 센스 앰프의 레이아웃 구조(LO_d)를 설명하도록 한다.
도 9를 참조하면, 비트라인 센스 앰프의 레이아웃 구조(LO_d)는 제1 비트라인 센스 앰프 영역(R_SA1''') 및 제2 비트라인 센스 앰프 영역(R_SA2''')을 포함할 수 있다. 제1 비트라인 센스 앰프 영역(R_SA1''')은 N1_a 트랜지스터가 배치되는 영역(R1_a'''), N1_b 트랜지스터가 배치되는 영역(R1_b'''), P1_a 트랜지스터가 배치되는 영역(R1_c''') 및 P1_b 트랜지스터가 배치되는 영역(R1_d''')을 포함할 수 있다.
일 실시예에 따른 제1 비트라인 센스 앰프 영역(R_SA1''')의 트랜지스터 배치 예를 설명하면, P1_a 트랜지스터는 N1_a 트랜지스터와 비트라인 방향(X)으로 인접하게 배치될 수 있고, P1_b 트랜지스터는 P1_a 트랜지스터와 워드라인 방향(-Y)으로 인접하게 배치될 수 있다. N1_b 트랜지스터는 P1_a 트랜지스터와 비트라인 방향(X)으로 일정 간격을 두고 떨어져 배치될 수 있다. 이에 따라, 비트라인 센스 앰프의 레이아웃 구조(LO_d)에서 P1_a 트랜지스터와 P1_b 트랜지스터의 공유 소스는 LA_a 제어라인과 연결될 수 있다. 다만, N1_a 트랜지스터와 N1_b 트랜지스터는 소스를 공유하지 않기 때문에, 서로 다른 LAB_a 제어라인과 LAB_b 제어라인에 각각 연결될 수 있다. 제2 비트라인 센스 앰프 영역(R_SA2''')의 트랜지스터 배치 예는 제1 비트라인 센스 앰프 영역(R_SA1''')의 트랜지스터 배치 예와 유사한 바, 구체적인 서술은 생략한다.
다만, 도 9에 도시된 비트라인 센스 앰프의 레이아웃 구조(LO_d)는 예시적 실시예에 불과한 바, 이에 국한되지 않고, 도 6의 비트라인 센스 앰프의 레이아웃 구조(LO_b)를 유지하면서, 트랜지스터 쌍들 중 P채널 트랜지스터 쌍(P1_a-P1_b, P2_a-P2_b)만이 각각 동일한 제어라인(LA_a, LA_b)과 연결되는 구성을 위해, P채널 트랜지스터 쌍(P1_a-P1_b, P2_a-P2-b)이 각각 제1 노드와 대응되는 액티브 영역을 공유하도록 비트라인 센스 앰프의 레이아웃 구조(LO_d)를 구현할 수 있다.
도 10a 내지 도 10d 및 도 11은 비트라인 센싱 앰프의 동작을 설명하기 위한 도면이다.
도 10a를 참조하면, 비트라인 센스 앰프(150_1)는 비트라인(BL_1)과 상보 비트라인(BLB_1)을 프리차지 전압(Vpre)으로 프리차지할 수 있다. 이에 따라, 비트라인(BL_1)과 상보 비트라인(BLB_1)은 하나의 노드로 연결되고 프리차지 전압(Vpre)으로 프리차지될 수 있다. 이 때, 제어라인들(LA, LAB)은 프리차지 전압(Vpre)으로 프리차지될 수 있다.
도 10b를 참조하면, 비트라인(BL_1)는 제1 노드(ND1_a) 및 P1_b 트랜지스터의 게이트와 연결되고, 상보 비트라인(BLB_1)는 제2 노드(ND1_b) 및 P1_a 트랜지스터의 게이트와 연결될 수 있다. 이 때, 제1 제어라인(LA)은 프리차지 전압(Vpre)에서 내부 전원 전압(VINTA)으로 천이되고, 제2 제어라인(LAB)는 프리차지 전압(Vpre)에서 접지 전압(VSS)으로 천이될 수 있다. 이 후, 제1 제어라인(LA)은 내부 전원 전압(VINTA)에서 프리차지 전압(Vpre)으로 천이되고, 제2 제어라인(LAB)는 접지 전압(VSS)에서 프리차지 전압(Vpre)으로 천이될 수 있다. 위와 같은 동작을 통해 오프셋을 제거할 수 있다.
도 10c를 참조하면, 제1 노드(ND1_a)와 P1_b 트랜지스터의 게이트는 연결되고, 제2 노드(ND1_b)와 P1_a 트랜지스터의 게이트는 연결될 수 있다. 이 때, 메모리 셀과 연결된 워드라인이 활성화되고, 메모리 셀의 셀 커패시터에 저장된 전하와 비트라인(BL_1)에 저장된 전하 사이에 차지 쉐어링이 발생할 수 있다.
도 10d를 참조하면, 비트라인 센스 앰프(150_1)는 센싱 및 재저장 동작을 수행할 수 있다. 예를 들어, 메모리 셀에 데이터 `1`이 저장된 경우, 비트라인(BL)은 내부 전원 전압(VINTA)으로 증가하고, 상보 비트라인(BLB)은 접지 전압(VSS)으로 감소할 것이다. 이와 반대로, 메모리 셀(MC)에 데이터 `0`이 저장된 경우, 비트라인(BL)은 접지 전압(VSS)으로 감소하고, 상보 비트라인(BLB)은 내부 전원 전압(VINTA)으로 증가할 것이다. 비트라인 센스 앰프(150_1)에 의해 감지 증폭된 전압차는 비트라인(BL_1)과 상보 비트라인(BLB_1)을 내부 전원 전압(VINTA) 또는 접지 전압(VSS)으로 디벨롭(Develop)시킨다. 센싱 동작 이후, 디벨롭된 전압을 기반으로 메모리 셀에 저장하는 재저장 동작이 수행될 수 있다. 또한, 전압(VINTA) 또는 접지 전압(VSS)으로 디벨롭된 비트라인(BL_1)과 상보 비트라인(BLB_1)은 데이터 라인과 연결되고, 데이터 라인을 통해 데이터 입출력 회로(160, 도 1)로 출력될 수 있다.
도 11을 더 참조하면, 도 10a 내지 도 10d에서 도시된 바와 같이, 비트라인 센스 앰프(150_1)는 프리차지 동작, 오프셋 제거 동작, 차지 쉐어링 동작, 센싱 및 재저장 동작, 프리차지 동작을 순차적으로 수행할 수 있으며, 메모리 셀에 저장된 데이터를 센싱 및 출력할 수 있다.
도 12a 및 도 12b는 본 발명의 실시예들에 따른 비트라인 센스 앰프의 레이아웃 구조가 적용된 비트라인 센스 앰프부(420, 520)를 예시적으로 보여주는 도면들이다.
도 12a를 참조하면, 비트라인 센스 앰프부(420)는 제1 메모리 셀 어레이 블록(410a) 및 제2 메모리 셀 어레이 블록(410b) 사이에 연결될 수 있다. 비트라인 센스 앰프부(420)는 비트라인 센스 앰프(BLSA) 2개가 비트라인 방향으로 인접하게 배치될 수 있다. 각 비트라인 센스 앰프(BLSA)에는 도 6 내지 도 9에서 서술된 본 개시에 따른 레이아웃 구조가 적용될 수 있다. 2개의 비트라인 센스 앰프(BLSA)는 제1 및 제2 비트라인들(BL1, BL2)과 제1 및 제2 상보 비트라인들(BLB1, BLB2)과 연결될 수 있다. 2개의 비트라인 비트라인 센스 앰프(BLSA) 중 하나는 제1 비트라인쌍(BL1, BLB1)의 전압 변화를 감지하고, 나머지 하나는 제2 비트라인쌍(BL2, BLB2)의 전압 변화를 감지할 수 있다.
도 12b를 참조하면, 비트라인 센스 앰프부(520)는 제1 메모리 셀 어레이 블록(510a) 및 제2 메모리 셀 어레이 블록(510b) 사이에 연결될 수 있다. 비트라인 센스 앰프부(520)는 비트라인 센스 앰프(BLSA) 3개가 비트라인 방향으로 인접하게 배치될 수 있다. 각 비트라인 센스 앰프(BLSA)에는 도 6 내지 도 9에서 서술된 본 개시에 따른 레이아웃 구조가 적용될 수 있다. 3개의 비트라인 센스 앰프들(BLSA)은 제1 내지 제3 비트라인들(BL1, BL2, BL3)과 제1 내지 제3 상보 비트라인들(BLB1, BLB2, BLB3)과 연결될 수 있다. 3개의 비트라인 감지 증폭기들(BLSA) 각각은 제1 내지 제3 비트라인쌍((BL1, BLB1), (BL2, BLB2), (BL3, BLB3)) 각각의 전압 변화를 감지할 수 있다.
도 12a 및 도 12b의 비트라인 센스 앰프부(420, 520)는, 메모리 셀 소자의 고집적화에 따른 디자인-룰의 미세화로 인하여 단위 셀의 크기가 감소하는 추세에 따라 선택적으로 적용될 수 있다. 실시예에 따라, n개의 비트라인 센스 앰프들(BLSA)이 인접하게 배치되고, n개의 비트라인 센스 앰프들(BLSA)은 제1 내지 제n 비트라인들(BL1-BLn)과 제1 내지 제n 상보 비트라인들(BLB1-BLBn)과 연결되고, n개의 비트라인 센스 앰프들(BLSA) 각각은 제1 내지 제n 비트라인쌍((BL1, BLB1)-(BLn, BLBn)) 각각의 전압 변화를 감지할 수 있다.
도 13은 본 개시의 일 실시예에 따른 메모리 시스템(1000)을 나타내는 블록도이다 .
도 13를 참조하면, 메모리 시스템(1000)은 메모리 컨트롤러(1200) 및 메모리 모듈(1400)을 포함하며, 메모리 모듈(1400)은 메모리 셀 어레이를 각각 포함하는 하나 이상의 메모리 칩들(1800)과, 메모리 칩들(1800)과 메모리 컨트롤러(1200) 간의 송수신 신호를 라우팅 또는 메모리 칩들(1800)에 대한 메모리 동작을 관리하기 위한 버퍼 칩(1600)을 포함할 수 있다. 메모리 모듈(1400)의 메모리 칩들(1800)은 제1 랭크(R1) 및 제2 랭크(R2)로 구분될 수 있다. 메모리 칩들(1800) 각각에는 도 6 내지 도 9에서 서술된 비트라인 센스 앰프의 레이아웃 구조가 적용된 비트라인 센스 앰프부가 포함될 수 있다. 도 13의 예에서는 메모리 컨트롤러의 기능의 일부가 LRDIMM 형태의 메모리 모듈에서 수행되는 예가 도시되었으나 본 발명의 실시예는 이에 국한될 필요는 없다. 예컨대, FBDIMM 형태의 메모리 모듈이 적용됨에 따라 버퍼 칩으로서 AMB(Advanced Memory Buffer) 칩이 메모리 모듈에 장착될 수도 있다. 이외에도, 다른 형태의 메모리 모듈이 적용되고, 전술한 메모리 컨트롤러의 기능의 적어도 일부가 메모리 모듈에서 수행되도록 구현될 수 있다.
도 14는 본 개시의 일시예에 따른 복수의 레이어들을 구비하는 적층 구조의 반도체 패키지(2000)를 나타내는 블록도이다 .
도 14를 참조하면, 반도체 패키지(2000)는 복수의 레이어(LA1~LAn)를 포함할 수 있다. 제1 레이어(LA1) 내지 제n-1 레이어(LAn) 각각은 복수의 메모리 코어(M_CORE)들을 포함하는 메모리 레이어(또는, 메모리 칩)일 수 있다. 메모리 코어(M_CORE)는 데이터를 저장하기 위한 메모리 셀 어레이, 로우 디코더, 컬럼 디코더 및 센스 앰프 등을 포함할 수 있다. 제n 레이어(LAn)는 버퍼 레이어(또는, 버퍼 칩)일 수 있다. 반도체 패키지(2000)에서 적층 구조의 레이어들(LA1~LAn)은 스루 실리콘 비아(Through Silicon Via; TSV, 2300)를 통해 상호 연결될 수 있다.
버퍼 레이어(LAn)는 외부 메모리 컨트롤러 및 메모리 레이어들(LA1~LAn-1)과 통신하고, 메모리 레이어들(LA1~LAn-1)과 메모리 컨트롤러 간의 송수신 신호를 라우팅할 수 있다. 더 나아가, 버퍼 레이어(LAn)는 메모리 컨트롤러 또는 메모리 레이어들(LA1~LAn-1)로부터 수신한 신호들을 큐잉할 수 있다. 메모리 코어(M_CORE)들 각각에는 도 6 내지 도 9에서 서술된 비트라인 센스 앰프의 레이아웃 구조가 적용된 비트라인 센스 앰프부가 포함될 수 있다.
도 15는 본 발명의 일 실시예에 따른 스택 반도체 칩을 포함하는 반도체 패키지(3000)를 나타내는 도면이다.
도 15를 참조하면, 반도체 패키지(3000)는 인쇄회로기판과 같은 패키지 기판(3100) 상에 실장된 적어도 하나의 스택 반도체 칩(3300)과 시스템-온-칩(System-On-Cip, SOC)(3400)을 포함하는 메모리 모듈일 수 있다. 패키지 기판(3100)상에 인터포저(3200)가 선택적으로 더 제공될 수 있다. 스택 반도체 칩(3300)는 칩-온-칩(CoC, Chip-on-Chip)으로 형성될 수 있다. 스택 반도체 칩(3300)은 로직 칩과 같은 버퍼 칩(3310) 상에 적층된 적어도 하나의 메모리 칩(3320)을 포함할 수 있다. 버퍼 칩(3310) 및 적어도 하나의 메모리 칩(3320)은 스루 실리콘 비아(Through Silicon Via, TSV)에 의해 서로 연결될 수 있다. 메모리 칩들(3320) 각각에는 도 6 내지 도 9에서 서술된 비트라인 센스 앰프의 레이아웃 구조가 적용된 비트라인 센스 앰프부가 포함될 수 있다. 스택 반도체 칩(3300)은 일 예로, 500GB/sec 내지 1TB/sec, 혹은 그 이상의 고대역 메모리(High bandwidth memory, HBM)일 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.

Claims (10)

  1. 반도체 메모리 장치에서의 비트라인 센스 앰프의 레이아웃 구조에 있어서,
    제1 비트라인 및 제1 상보 비트라인과 연결되고, 제1 제어라인 및 제2 제어라인을 통해 제어되는 제1 비트라인 센스 앰프가 배치되고,
    상기 제1 제어라인은, 상기 제1 비트라인 센스 앰프의 제1 노드와 연결되고, 상기 제2 제어라인은, 상기 제1 비트라인 센스 앰프의 제2 노드와 연결되며,
    상기 제1 비트라인 센스 앰프는 상기 제1 노드에 대응하는 제1 액티브 영역 및 상기 제2 노드에 대응하는 제2 액티브 영역 중 어느 하나를 공유하는 적어도 하나의 트랜지스터 쌍을 포함하도록 배치되고,
    상기 제1 액티브 영역을 공유하는 상기 적어도 하나의 트랜지스터 쌍 중 제1 트랜지스터 및 제2 트랜지스터는, 상기 제1 노드 및 상기 제2 노드 중 어느 하나에 연결된 공유 소스 다이렉트 컨택을 포함하는 것을 특징으로 하는 비트라인 센스 앰프의 레이아웃 구조.
  2. 제1항에 있어서,
    상기 제1 비트라인 센스 앰프에 포함된 트랜지스터들 각각의 게이트는 상기 제1 비트라인 또는 상기 제1 상보 비트라인과 수평하게 형성된 것을 특징으로 하는 비트라인 센스 앰프의 레이아웃 구조.
  3. 제1항에 있어서,
    상기 제1 제어라인은 상기 메모리 장치의 내부 전원과 연결되고, 상기 제2 제어라인은 상기 메모리 장치의 접지 단자와 연결되는 것을 특징으로 하는 비트라인 센스 앰프의 레이아웃 구조.
  4. 제1항에 있어서,
    상기 제1 비트라인 센스 앰프에 포함된 트랜지스터들은, 적어도 두개의 P채널 트랜지스터들로 구성된 P채널 트랜지스터 쌍 및 적어도 두개의 N채널 트랜지스터들로 구성된 N채널 트랜지스터 쌍을 포함하는 것을 특징으로 하는 비트라인 센스 앰프의 레이아웃 구조.
  5. 제4항에 있어서,
    상기 P채널 트랜지스터 쌍은 상기 제1 액티브 영역을 공유하는 것을 특징으로 하는 비트라인 센스 앰프의 레이아웃 구조.
  6. 제4항에 있어서,
    상기 N채널 트랜지스터 쌍은 상기 제2 액티브 영역을 공유하는 것을 특징으로 하는 비트라인 센스 앰프의 레이아웃 구조.
  7. 제1항에 있어서,
    상기 비트라인 센스 앰프의 레이아웃 구조는,
    제2 비트라인 및 제2 상보 비트라인과 연결되고, 상기 제1 제어라인 및 제2 제어라인을 통해 제어되는 제2 비트라인 센스 앰프가 더 배치되고,
    상기 제1 제어라인은 상기 제2 비트라인 센스 앰프의 제3 노드와 연결되고, 상기 제2 제어라인은 상기 제2 비트라인 센스 앰프의 제4 노드와 연결되며,
    상기 제2 비트라인 센스 앰프는 상기 제3 노드에 대응하는 제3 액티브 영역 및 상기 제4 노드에 대응하는 제4 액티브 영역 중 어느 하나를 공유하는 적어도 하나의 트랜지스터 쌍을 포함하도록 배치된 것을 특징으로 하는 비트라인 센스 앰프의 레이아웃 구조.
  8. 제7항에 있어서,
    상기 제1 비트라인 센스 앰프는, 상기 제2 액티브 영역을 공유하는 트랜지스터 쌍을 포함하지 않은 때에,
    상기 제1 비트라인 센스 앰프에 포함된 적어도 하나의 트랜지스터는, 상기 제2 비트라인 센스 앰프에 포함된 적어도 하나의 트랜지스터와 상기 제2 액티브 영역을 공유하도록 배치된 것을 특징으로 하는 비트라인 센스 앰프의 레이아웃 구조.
  9. 복수의 워드라인들과 복수의 비트라인들 사이에 연결된 메모리 셀들에 대한 메모리 동작을 위한 센싱 및 증폭 동작을 수행하는 비트라인 센스 앰프의 레이아웃 구조에 있어서,
    제1 비트라인 및 제1 상보 비트라인과 연결되고, 제1 제어라인 및 제2 제어라인을 통해 제어되며, 제1 트랜지스터, 제2 트랜지스터 및 상기 제1 제어라인과 연결된 제1 노드에 대응하는 제1 액티브 영역을 포함하는 제1 비트라인 센스 앰프가 배치되고,
    상기 제1 상보 비트라인과 게이트를 통해 연결되는 상기 제1 트랜지스터와 상기 제1 비트라인과 게이트를 통해 연결되는 상기 제2 트랜지스터가 상기 제1 액티브 영역을 공유하고, 상기 제2 트랜지스터는 상기 제1 트랜지스터와 상기 워드라인의 방향으로 인접하게 배치되며,
    상기 제1 트랜지스터 및 상기 제2 트랜지스터는 상기 제1 노드에 연결된 소스 다이렉트 컨택을 공유하는 것을 특징으로 하는 비트라인 센스 앰프의 레이아웃 구조.
  10. 제9항에 있어서,
    상기 비트라인 센스 앰프의 레이아웃 구조는,
    제2 비트라인 및 제2 상보 비트라인과 연결되고, 상기 제1 제어라인 및 제2 제어라인을 통해 제어되는 제2 비트라인 센스 앰프가 상기 제1 비트라인 또는 상기 제2 비트라인의 방향으로 상기 제1 비트라인 센스 앰프와 인접하게 더 배치되는 것을 특징으로 하는 비트라인 센스 앰프의 레이아웃 구조.
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